KR100817956B1 - 반도체 디바이스 제조 방법 - Google Patents

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Abstract

본 발명은 이중 대머신 구조물(20)을 제공하는 단계를 포함하는 반도체 디바이스를 제조하는 방법에 관한 것이다. 이러한 이중 대머신 구조물(20)은 그 상부에 비아(a via)(3)가 제공되는 제 1 유전층(2)을 가지는 금속층(1)을 포함한다. 제 2 유전층(5)이 제 1 유전층(2) 상에 도포되며, 상호접속 그루브(6)가 제공된다. 비아(3) 및 상호접속 그루브(6)는 상부(a top)(10)를 가지는 금속 리드(a metal lead)(9)를 형성하는 금속으로 충진된다. 이 방법은 제 2 유전층(5)을 제거하는 단계와, 제 1 유전층(2) 및 금속 리드(9)에 처분가능 층(12)을 도포하는 단계와, 처분가능 층(12)을 금속 리드(9)의 상부(10)까지 아래로 평탄화하는 단계와, 처분가능 층(12) 상에 다공성 유전층(13)을 도포하는 단계와, 에어 갭(14)을 형성하기 위하여 다공성 유전층(13)을 통하여 처분가능 층(12)을 제거하는 단계를 더 포함한다. 본 발명에 따르면, 제 2 유전층(5)이 금속 리드(9)가 규정되는 희생층으로 이용된다. 금속 리드(9)를 규정한 후에 이러한 층(5)을 제거함으로써, 금속 리드(9)가 제 1 유전층(2)의 표면 위에 돌출된다. 이러한 방법에 의해서 에어 갭(14)이 금속 리드(9)에 인접하게 형성될 수 있다.

Description

반도체 디바이스 제조 방법{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE HAVING A POROUS DIELECTRIC LAYER AND AIR GAPS}
본 발명은 금속층과, 금속층 상에 제공된 비아(a via)를 포함하는 제 1 유전층과, 제 1 유전층 상에 제공되며 상호접속 그루브(an interconnect groove)를 포함하는 제 2 유전층을 포함하는 이중 대머신 구조물(a dual damascene structure)를 구비하며, 상기 비아 및 상호접속 그루브 내에는 상부면을 가지는 금속 라인(a metal line)을 형성하는 금속이 존재하는 반도체 디바이스를 제조하는 방법에 관한 것이다.
이러한 방법은 WO-A-0 019 523으로부터 공지되어 있다. 공지된 방법에서, 제 1 금속 와이어링 패턴(a first metal wiring pattern)이 기판 상에 획득되며, 이 패턴 상에 "로우 k" 유전층으로 불리는 낮은 유전 상수를 가지는 절연 재료의 제 1 층이 제공된다. 그 위에 에칭 정지부(an etch stopper)로 동작하고, 비아 패턴(a via pattern)이 제공되는 층이 제공된다. 그런 다음, 제 2 로우 k 유전층이 제공되고, 제 2 로우 k 유전층 상에 마스크가 형성된다. 마스크는 패터닝되고, 이 마스크에 의해서 그루브(a groove)가 에칭 정지층까지 제 2 로우 k 유전층 내로 에칭된다. 그런 다음, 제 1 로우 k 유전층을 통해 에칭이 계속되어 비아가 형성된다. 그루브 및 비아는 금속이 하접하는 금속층과 전기적인 접촉을 이루도록 금속으로 충진된다. 과잉 금속이 제거되고, 실질적으로 평탄한 상부면이 형성된다.
집적 회로의 치수가 보다 작아지는 현재의 개발 추세에서, 다양한 도전체들 간의 가능한 낮은 캐패시턴스를 획득하는 것이 바람직하다. 이것은 에어 갭(air gaps)의 이용을 통해서 획득될 수 있다. 그러나, 공지된 기술에 따르면, 이중 대머신 구조물내에 에어 갭을 형성하는 것은 용이하지가 않다.
발명의 개요
본 발명의 목적은 특히 에어 갭이 금속 라인 옆에 형성될 수 있는, 도입부에서 기술된 종류의 방법을 제공하는 것이다.
본 발명에 따르면, 이러한 목적을 위한 방법은
제 2 유전층의 제거 단계와,
제 1 유전층 및 금속 라인 상에의 처분가능 층(a disposable layer)의 제공 단계와,
처분가능 층(a disposable layer)을 금속 라인의 상부면까지 평탄화하는 단계와,
처분가능 층(a disposable)상에의 다공성 유전층의 제공 단계와,
에어 갭을 형성하기 위하여 다공성 유전층을 통한 처분가능 층(a disposable layer)의 제거 단계
를 더 포함하는 특징을 가진다.
에어 갭의 형성을 위한 처분가능 층(a disposable layer)의 이용은 US-A-5 461 003으로부터 공지되어 있다. 그러나, 이 문서에 기술된 방법은 이중 대머신 구조물에 직접 이용할 수 없다. 금속 라인은 이중 대머신 구조물 내의 유전 재료 내에 리세스(recess)되어 놓인다. 본 발명은 사이에 에어 갭이 형성될 수 있는 노출된 금속 라인들을 획득하는 프로세스가 이용될 수 있다는 인식에 근거한다. 이것을 보장하는 것은 본 발명에 따른 방법의 특징부의 제 1 단계이다.
본 발명에 따른 방법의 실시예는 에칭 정지층이 제 1 유전층과 제 2 유전층 사이에 존재하는 특징을 가진다. 에칭 정지층의 이용은 WO-A-0 019 523으로부터 공지되어 있다. 그러나, 이 문서에서, 이 층은 제 1 유전층 내의 비아를 형성하는 하드 마스크로 이용된다. 본 발명에 따른 방법에서, 이 층은 이중 대머신 구조물의 형성 후에 제 2 유전층의 제거 동안에 에칭 정지부로도 이용된다. 본 발명에 따른 애플리케이션에서의 에칭 정지층의 장점은 제 1 유전층이 제 2 유전층의 제거 동안에 차폐되어 에칭 프로세스에 의한 영향을 받지 않는다는 점이다.
본 발명에 따른 방법의 추가적인 실시예는 제 2 유전층의 제거 후에 금속 라인 위에 비도전성 장벽층이 제공되는 특징을 가진다. 금속 라인은 이 장벽에 의해서 완전히 폐쇄되므로, 전자 이동(electromigration)의 문제점이 상쇄된다.
다른 실시예에서는, 금속 라인 및 평탄화된 처분가능 층(a disposable layer)위에 도전성 장벽층이 제공되며, 도전성 장벽층은 금속 라인만을 피복하기 위하여 폴리싱(polishing)에 의해서 구성된다. 도전성 장벽층의 구조화는 사실 자기 정렬적인 프로세스이며 JP 2000-195864로부터 공지되어 있다. 적절한 도전성 장벽 재료는, 예를 들면 Ta, Tin, TaN, W, TiNW이다. 이 실시예의 장점은 금속, 바람직하게 구리로 둘러싸인다(capsulated)는 점이다. 이 구조화에 기인하여, 도전성 장벽층은 다공성 유전층을 통한 처분가능 층(a disposable layer)의 분해 산물(decomposition product)의 제거를 방해하지 않는다. 비도전성 장벽층의 이용과 비교할 때에 다른 장점은 도전성 장벽층은 금속 라인 사이의 유전체(dielectricum)의 일부가 아니라는 점이다. 따라서, 기생 캐피시턴스가 감소된다.
본 발명에 따른 방법의 추가적인 실시예에서는, 사실상 다공성 유전층은 기체 분자에 대하여 투기성이 있는(permeable) 소정의 층으로, 스핀온 재료(a spin-on material)가 다공정 유전층으로 이용된다. 그 자체가 공지된 스핀 코팅 프로세스(a spin coating process)에 의한 다공성 유전층의 제공은 이러한 프로세스가 낮은 온도에서 일어난다는 장점을 가진다. 이러한 낮은 온도는, 예를 들면 처분가능 층(a disposable layer)으로서 폴리머(polymer)의 이용과 함께 폴리머의 너무 이른 저하(premature degradation of the polymer)와 같은 문제점을 방지하는 것을 가능하게 한다.
본 발명에 따른 방법의 추가적인 실시예는 플라즈마 CVD 층이 다공성 유전층으로 이용되는 특징을 가진다. 이 실시예의 장점은 플라즈마 CVD(본 기술 분야의 당업자에게 공지된 화학 기상 증착(Chemical Vapor Deposition)) 층이 본 발명의 방법에 의해서 획득된 구조물에 추가적인 힘을 제공한다는 점이다.
본 발명의 이들 측면 및 다른 측면은 도면을 참조하여 보다 상세히 설명될 것이다.
도 1 내지 도 7은 반도체 디바이스의 제조를 위한 본 발명의 방법에 따른 바람직한 실시예의 많은 단계를 도시한다.
도 1은 이중 대머신 구조의 형성 후의 디바이스를 통한 단면도를 도시하는 도면,
도 2는 제 2 유전층의 제거 후의 디바이스를 도시하는 도면,
도 3은 금속 라인 위의 비도전성 장벽층의 제공 후의 디바이스를 도시하는 도면,
도 4는 처분가능 층(a disposable layer)의 제공 후의 디바이스를 도시하는 도면,
도 5는 처분가능 층(a disposable layer)의 평탄화 이후의 도시하는 도면,
도 6은 처분가능 층(disposable layer)상의 다공성 유전층의 제공 후의 디바이스를 도시하는 도면,
도 7은 처분가능 층의 제거 후의 디바이스를 도시하는 도면.
도 1은 이중 대머신 구조물(20)을 도시한다. 이러한 구조물(20)은 공지된 방식(예를 들면, WO-A-0 019 523 참조)으로 제조되었으며, 제 1 유전층(2)을 포함하며, 제 1 유전층(2)상에는 금속층(1)이 존재한다. 이러한 층(2)은 바람직하게 실록산(a siloxane) 또는, 예를 들어 SiLKTM(다우 케미컬(Dow Chemical))와 같은 폴리아릴렌 에테르(a polyarylene ether)와 같은 로우 k 유전체를 포함한다. 금속층(1)은 본 발명과는 더 이상 관계가 없는 유전층 내에 획득된다. 패터닝된 하드 마스크(4)는 제 1 유전층(2) 상에 제공된다. 하드 마스크(4)는, 예를 들면 SiN을 포함하고, 에칭 정지층으로 동작한다. 제 2 유전층(5)은 에칭 정지층(4)상에 제공된다. 제 2 유전층(5)은 바람직하게 SOG 또는 NanoglassTM(Allied)와 같은 도포 및 제거가 용이한 산화물을 포함하지만, 이와 달리 SiLK와 같은 폴리머를 포함할 수 있다. 그루브(6) 및 비아(3)는 제 2 유전층(5) 상의 하드 마스크 및 제 2 및 제 1 유전층(5 및 2) 사이의 패터닝된 에칭 정지층(4)에 의해서 제 2 및 제 1 유전층(5 및 2) 내에 각기 에칭된다. 제 2 및 제 1 유전층(5 및 2)이 서로에 대하여 선택적으로 에칭될 수 있다면 에칭 정지층(4)을 이용하지 않고서 이러한 구조물을 형성하는 것이 가능하다. 이어서, 그루브(6) 및 비아(3)는 금속으로 충진되며, 이로 인하여 금속 라인(9)이 형성된다. 본 발명에 따른 방법은 구리가 상호적속 금속으로 이용되는 프로세스에서 특히 유용하다. 그러나, 알루미늄과 같은 다른 금속 또한 이용될 수 있다. 구리가 이용된다면, 구리가 그루브(6) 및 비아(3) 내에 증착되기 전에 장벽 및 Cu-시드층(Cu-seed layer)(7)이 그루브(6) 및 비아(3)의 벽 상에 바람직하게 먼저 제공된다. 그러나, 이러한 층(7)이 본 발명에 필수적인 것은 아니다. 그루브(6) 및 비아(3)가 Cu 도금에 의해서 충진된 후에, 구리는 통상적인 방법으로 평탄화된다. 금속 라인(9)에는 이러한 방식으로 상부면(10)이 제공된다. 제 2 유전층(5)내에 그루브(6)를 규정되는 마스크가 최종적으로 제거된다. 이러한 마스크 또한 본 발명에 필수적인 것은 아니다.
도 2에서, 제 2 유전층(5)이 제거된다. 제 2 유전층(5)은 금속 라인을 규정하기 위한 템플릿(a template)의 역할을 하는 희생층으로 이용된다. 희생층(5)의 제거는 SOG 또는 Nanoglass와 같은 산화물의 경우에 HF 딥(an HF dip)에 의해서, 또는 SiLK의 경우에 수소 플라즈마에 의해서 획득될 수 있다. 하접하는 유전체(2)를 피복하는 하드 마스크(4)에서 에칭이 정지한다. 이러한 에칭 처리에 기인하여, 장벽(7)의 존재 유무에 관계없이 금속 라인(9)은 원래대로 남으며, 표면에 놓일 것이다. 존재할 수 있는 소정의 구리 산화물은 산화물 플라즈마에 의해서 구리로 환원될 것이다.
도 3은 비도전성 장벽층(11)이 금속 라인(9) 및 에칭 정지층(4) 위에 제공되는 본 발명에 따른 방법의 실시예에서의 단계를 도시한다. 플라즈마 실리콘 질화물 또는 실리콘 탄화물 장벽이 바람직하게 장벽층(11)으로 이용된다. 금속 라인(9)은 비도전성 장벽층(11)에 의해서 완전히 둘러싸인다. 이로 인하여 전자 이동 문제 및 구리 확산이 상쇄된다.
본 발명에 따른 방법에서의 다음 단계가 도 4에 도시되어 있다. 처분가능 층(a disposable layer)(12)이 금속 라인(9) 위에 제공된다. 바람직하게, 휘발될 수 있거나, 보다 작은 분자로 분해될 수 있는 폴리머가 처분가능 층(disposable layer)(12)으로 이용될 수 있다. 이러한 예에는 PMMA(폴리메틸 메타크릴레이트(polymethyl methacrylate)), 폴리스티렌(polystyrene) 및 폴리비닐 알콜(polyvinyl alcohol)이 있다. UV 포토레지스트 또한 에어 갭의 제조를 위한 기본 재료로 이용될 수 있다. 처분가능 층(disposable layer)(12)을 형성하는 이러한 에어 갭 폴리머가, 예를 들면 적당한 용매에서 용해되며, 이어서 스핀 코팅에 의해서 웨이퍼 상에 제공된다는 점에서 제공될 수 있다.
도 5는 처분가능 층(12)의 평탄화 후의 디바이스를 도시한다. 에어 갭 재료로 폴리머가 이용된다면, 이러한 평탄화는 폴리머가 산소 플라즈마 내에서 에칭 백(etching back)되거나, 혹은 비도전성 장벽층(11)이 금속 라인(9)의 상부면(10)에서 노출될 때까지 폴리싱 백(polishing back)된다는 점에서 발생할 것이다.
도 6에서, 다공성 유전층(13)이 처분가능 층(12) 및 금속 라인(9) 상에 제공된다. 다공성 유전층(13)은 바람직하게 스핀 코팅 프로세스에서 제공되는 SiLK와 같은 로우 k 유전체를 포함한다. 플라즈마 CMD 층은 또한 다공성 유전층(13)으로 이용될 수 있다.
도 7은 본 발명에 따른 방법에 의해서 제조되는 디바이스를 도시한다. 에어 갭(14)이 금속 라인(9)에 인접하여 생성된다. 폴리머가 처분가능 층(disposable layer)(12)으로 이용된다면, 에어 갭(14)은 바람직하게 400℃에서 결합된 큐어링(curing) 및 베이킹(baking) 단계를 통하여 획득될 것이다. 에어 갭 폴리머는 가열(heating)때문에 분해되고, 에어 갭(14)이 다공성 유전층(13) 아래에 생성된다. 에어 갭(14)의 생성이 화살표(15)에 의해서 부호로 도시된다. SiLK를 포함 하는 다공성 유전층(13)이 이중 대머신 구조물(20)에서, 예를 들면 0.5㎛인 비아(3)의 높이에 상응하는 두께에 대한 문제점없이 스핀온될 수 있음을 알게되었다. 이러한 두께에서의 SiLK는 모든 폴리머 재료의 제거에 대하여 여전히 충분히 투기성이 있음을 알게 되었다.
이렇게 획득된 디바이스는 추가적인 프로세스를 거칠 수도 있다. 따라서, 하드 마스크가 다공성 유전층상에 제공될 수 있다. 이러한 마스크는 컨택트 홀(contact holes)이 생성될 위치를 통하여 패터닝되고 에칭된다. 그런 다음 희생층이 다시 제공되고, 금속 라인이 하드 마스크에 의해서 규정된다. 이러한 방식으로 본 발명에 따른 방법이 여러번 반복되어 다수의 상호접속층이 생성된다.

Claims (9)

  1. 반도체 디바이스를 제조하는 방법으로서,
    이중 대머신 구조물(a dual damascene structure)(20)을 제공하는 단계―상기 이중 대머신 구조물은 금속층(1)과, 상기 금속층(1) 상에 제공된 비아(a via)(3)를 포함하는 제 1 유전층(2)과, 상기 제 1 유전층(2) 상에 제공되며 상호접속 그루브(an interconnect groove)(6)를 포함하는 제 2 유전층을 포함하며, 상기 비아(3) 및 상기 상호접속 그루브(6) 내에는 상부면(10)을 가지는 금속 라인(a metal line)(9)을 형성하는 금속이 존재함―와,
    상기 제 2 유전층(5)을 제거하는 단계와,
    상기 제 1 유전층(2) 및 상기 금속 라인(9) 상에 처분가능 층(a disposable layer)(12)을 제공하는 단계와,
    상기 처분가능 층(12)을 상기 금속 라인(9)의 상기 상부면(10)까지 평탄화하는 단계와,
    상기 처분가능 층(disposable layer)(12) 상에 다공성 유전층(a porous dielectric layer)(13)을 제공하는 단계와,
    에어 갭(air gaps)(14)을 형성하기 위하여 상기 다공성 유전층(13)을 통하여 상기 처분가능 층(disposable layer)(12)을 제거하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    에칭 정지층(an etch stopper layer)(4)이 상기 제 1 유전층(2)과 상기 제 2 유전층(5) 사이에 존재하는 반도체 디바이스 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 금속은 Cu인 반도체 디바이스 제조 방법.
  4. 제 3 항에 있어서,
    상기 제 2 유전층(5)이 제거된 후에 비도전성 장벽층(11)이 상기 금속 라인(9) 위에 제공되는 반도체 디바이스 제조 방법.
  5. 제 4 항에 있어서,
    상기 비도전성 장벽층(11)으로서 실리콘 질화물 또는 실리콘 탄화물이 이용되는 반도체 디바이스 제조 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 다공성 유전층(13)으로서 스핀온 재료(a spin-on material)가 이용되는 반도체 디바이스 제조 방법.
  7. 제 6 항에 있어서,
    상기 스핀온 재료는 폴리머를 포함하는 반도체 디바이스 제조 방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 다공성 유전층(13)으로서 플라즈마 CVD 층(a plasma CVD layer)이 이용되는 반도체 디바이스 제조 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 처분가능 층(disposable layer)(12)은 폴리머(a polymer)를 포함하고,
    상기 처분가능 층(disposable layer)(12)을 제거하는 단계는 가열 단계를 포함하는 반도체 디바이스 제조 방법.
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030008129A1 (en) * 2001-06-27 2003-01-09 International Business Machines Corporation Dielectric material and process of insulating a semiconductor device using same
US20030219968A1 (en) * 2001-12-13 2003-11-27 Ercan Adem Sacrificial inlay process for improved integration of porous interlevel dielectrics
US6946382B2 (en) * 2002-04-02 2005-09-20 Dow Global Technologies Inc. Process for making air gap containing semiconducting devices and resulting semiconducting device
JP4574145B2 (ja) * 2002-09-13 2010-11-04 ローム・アンド・ハース・エレクトロニック・マテリアルズ，エル．エル．シー． エアギャップ形成
JP2004274020A (ja) * 2002-09-24 2004-09-30 Rohm & Haas Electronic Materials Llc 電子デバイス製造
US6949456B2 (en) * 2002-10-31 2005-09-27 Asm Japan K.K. Method for manufacturing semiconductor device having porous structure with air-gaps
US20040084774A1 (en) * 2002-11-02 2004-05-06 Bo Li Gas layer formation materials
US6917109B2 (en) * 2002-11-15 2005-07-12 United Micorelectronics, Corp. Air gap structure and formation method for reducing undesired capacitive coupling between interconnects in an integrated circuit device
US7138329B2 (en) * 2002-11-15 2006-11-21 United Microelectronics Corporation Air gap for tungsten/aluminum plug applications
US7449407B2 (en) * 2002-11-15 2008-11-11 United Microelectronics Corporation Air gap for dual damascene applications
US7294934B2 (en) * 2002-11-21 2007-11-13 Intel Corporation Low-K dielectric structure and method
FR2851373B1 (fr) * 2003-02-18 2006-01-13 St Microelectronics Sa Procede de fabrication d'un circuit electronique integre incorporant des cavites
US7238604B2 (en) * 2003-04-24 2007-07-03 Intel Corporation Forming thin hard mask over air gap or porous dielectric
EP1631985A1 (en) * 2003-05-26 2006-03-08 Koninklijke Philips Electronics N.V. Method of manufacturing a substrate, having a porous dielectric layer and air gaps, and a substrate
TWI292933B (en) 2004-03-17 2008-01-21 Imec Inter Uni Micro Electr Method of manufacturing a semiconductor device having damascene structures with air gaps
TWI273671B (en) 2004-03-18 2007-02-11 Imec Inter Uni Micro Electr Method of manufacturing a semiconductor device having damascene structures with air gaps
US8263316B2 (en) * 2004-10-01 2012-09-11 Rohm And Haas Electronic Materials Llc Electronic device manufacture
TW200721379A (en) * 2005-07-08 2007-06-01 St Microelectronics Crolles 2 Controlling lateral distribution of air gaps in interconnects
US8399349B2 (en) 2006-04-18 2013-03-19 Air Products And Chemicals, Inc. Materials and methods of forming controlled void
US7871922B2 (en) * 2007-04-10 2011-01-18 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for forming interconnect structures that include forming air gaps between conductive structures
DE102009010845B4 (de) * 2009-02-27 2016-10-13 Advanced Micro Devices, Inc. Verfahren zur Herstellung eines Mikrostrukturbauelements mit einer Metallisierungsstruktur mit selbstjustierten Luftspalten und wieder aufgefüllten Luftspaltausschließungszonen
JP2010258213A (ja) * 2009-04-24 2010-11-11 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
CN101982879A (zh) * 2010-10-15 2011-03-02 复旦大学 一种低介电常数介质与铜互连的结构及其集成方法
JP5570953B2 (ja) 2010-11-18 2014-08-13 株式会社東芝 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
SG10201408390TA (en) * 2010-11-18 2015-01-29 Toshiba Kk Nonvolatile semiconductor memory device and manufacturing method of nonvolatile semiconductor memory device
CN102891100B (zh) * 2011-07-22 2015-04-29 中芯国际集成电路制造(上海)有限公司 浅槽隔离结构及其形成方法
CN103531524B (zh) * 2012-07-02 2017-02-08 中芯国际集成电路制造(上海)有限公司 含有空气隙的互连结构的制备方法
US9034756B2 (en) * 2012-07-26 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit interconnects and methods of making same
CN106783730B (zh) * 2016-12-28 2020-09-04 上海集成电路研发中心有限公司 一种形成空气隙/铜互连的方法
DE112019003245T5 (de) 2018-06-27 2021-04-08 Sony Semiconductor Solutions Corporation Halbleitervorrichtung und verfahren zur herstellung einer halbleitervorrichtung
CN110858578B (zh) * 2018-08-23 2021-07-13 联华电子股份有限公司 管芯封环及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0519852A1 (en) * 1991-06-18 1992-12-23 International Business Machines Corporation An air-filled isolation trench with chemically vapor deposited silicon dioxide cap
US5461003A (en) 1994-05-27 1995-10-24 Texas Instruments Incorporated Multilevel interconnect structure with air gaps formed between metal leads
EP0911697A2 (en) * 1997-10-22 1999-04-28 Interuniversitair Microelektronica Centrum Vzw A fluorinated hard mask for micropatterning of polymers
US6071809A (en) 1998-09-25 2000-06-06 Rockwell Semiconductor Systems, Inc. Methods for forming high-performing dual-damascene interconnect structures

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3708732B2 (ja) 1998-12-25 2005-10-19 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US6265321B1 (en) * 2000-04-17 2001-07-24 Chartered Semiconductor Manufacturing Ltd. Air bridge process for forming air gaps

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0519852A1 (en) * 1991-06-18 1992-12-23 International Business Machines Corporation An air-filled isolation trench with chemically vapor deposited silicon dioxide cap
US5461003A (en) 1994-05-27 1995-10-24 Texas Instruments Incorporated Multilevel interconnect structure with air gaps formed between metal leads
EP0911697A2 (en) * 1997-10-22 1999-04-28 Interuniversitair Microelektronica Centrum Vzw A fluorinated hard mask for micropatterning of polymers
US6071809A (en) 1998-09-25 2000-06-06 Rockwell Semiconductor Systems, Inc. Methods for forming high-performing dual-damascene interconnect structures

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