KR100816731B1 - 반도체 소자 제조방법 - Google Patents
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Abstract
본 발명은 반도체 제조 공정의 원가를 감소시키면서 고집적 반도체 소자 형성을 위한 절연막 증착시 절연막 내 보이드 발생을 억제할 수 있는 반도체 소자 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상부에 도전 패턴을 형성하는 단계와, 상기 도전 패턴의 표면이 산화되도록 산화 케미컬을 이용한 세정공정을 실시하여 상기 도전 패턴의 표면에 보호막을 형성하는 단계와, 상기 보호막을 식각하여 상기 도전 패턴의 양측벽에 스페이서를 형성하는 단계와, 이웃하는 상기 도전 패턴 사이의 빈 공간이 매립되도록 상기 도전 패턴 상부에 절연막을 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.
세정공정, 산화 케미컬, 산화공정, 보호막, 스페이서
Description
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자 제조방법을 설명하기 위하여 도시한 공정 단면도.
도 2 및 도 3은 본 발명의 실시예에 따라 세정공정시 DSP 케미컬을 이용하는 경우 금속배선(M) 표면에 산화막(O)이 자동으로 생성됨을 보여주는 SEM(Scanning Electron Microscope) 사진.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 기판
11 : 도전 패턴
12 : Ti
13 : TiN
14 : 반사방지막 패턴
15 : 세정공정
16 : 보호막
17 : 에치백 공정
16A : 스페이서
18 : 절연막
본 발명은 반도체 소자 제조기술에 관한 것으로, 특히 0.60㎛ 테크놀로지(technology) 이하의 낸드(NAND) 플래시 메모리 소자 제조방법에 관한 것이다.
반도체 메모리 소자의 고집적화에 따라, 보다 빠른 속도의 메모리 소자가 필요해지고 있다. 현재, 이러한 빠른 속도의 플래시 메모리 소자를 제조하기 위해 금속배선의 속도를 높이는 방법이 모색되고 있으며, 이들의 구성물질로 텅스텐, 알루미늄, 구리 등의 면저항(Rs)이 낮은 금속을 사용하고 있다.
또한, 반도체 메모리 소자의 고집적화에 따라, 상기한 금속배선 간의 간격이 점차 줄어들고 있다. 따라서, 금속배선 형성 후 후속으로 증착되는 절연막의 갭필 마진(gap-fill margin)이 감소하여 절연막 내에 보이드(void)가 발생하게 되었다.
따라서, 종래에는 이러한 보이드 발생을 억제하기 위하여 절연막의 갭필 마진을 증가시키기 위한 한 방편으로 금속배선의 양측벽에 산화막으로 이루어진 스페이서를 형성하고 있다. 예컨대, 금속배선이 형성된 전체 구조 상부면 단차를 따라 산화막을 CVD(Chemical Vapor Deposition) 방식으로 증착한 후, 에치백(etch-back)과 같은 건식식각공정을 실시하여 스페이서를 형성한다.
그러나, 이와 같이 스페이서 형성공정을 별도로 추가하다 보면 별도의 CVD 장비를 필요로 하므로, 장비에 대한 투자비용이 증가하게 되어 반도체 제조 공정의 원가를 증가시키게 된다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 반도체 제조 공정의 원가를 감소시킬 수 있는 반도체 소자 제조방법을 제공하는데 목적이 있다.
또한, 본 발명은 고집적 반도체 소자 형성을 위한 절연막 증착시 절연막 내 보이드 발생을 억제할 수 있는 반도체 소자 제조방법을 제공하는데 다른 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 상부에 도전 패턴을 형성하는 단계와, 상기 도전 패턴의 표면이 산화되도록 산화 케미컬을 이용한 세정공정을 실시하여 상기 도전 패턴의 표면에 보호막을 형성하는 단계와, 상기 보호막을 식각하여 상기 도전 패턴의 양측벽에 스페이서를 형성하는 단계와, 이웃하는 상기 도전 패턴 사이의 빈 공간이 매립되도록 상기 도전 패턴 상부에 절연막을 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.
본 발명은, 도전 패턴 형성 후 실시하는 세정공정시 산화 케미컬을 이용하여 도전 패턴의 표면에 보호막을 형성하고 이를 식각하여 스페이서를 형성함으로써, 기존에 스페이서 형성을 위해 필요로 하던 별도의 CVD 증착공정을 생략할 수 있다. 따라서, CVD 증착공정을 진행하기 위한 CVD 장비를 사용할 필요가 없어 반도체 제조 공정의 원가를 감소시킬 수 있다.
또한, 본 발명은 이웃하는 도전 패턴 간 간격이 상부에서보다 하부에서 더 넓도록 보호막을 마스크 없이 에치백(etch-back) 식각하여 스페이서를 형성함으로써, 이웃하는 도전 패턴 사이 빈 공간의 입구 폭이 바닥부 폭보다 넓도록 하여 후속 절연막 증착시 절연막 내 보이드 발생을 억제할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자 제조방법을 설명하기 위하여 도시한 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 트랜지스터(미도시) 및 절연막(미도시)이 형성된 기판(10) 상부에 트랜지스터에 신호를 인가하기 위한 복수의 금속배선용 도전 패턴(11)을 형성한다. 예컨대, 도전 패턴(11)은 기판(10) 상부에 도전 물질을 증착한 후 도전 물질 상에 반사방지(ARC, Anti Reflective Coating)막 패턴(14)을 형성하고, 반사방지막 패턴(14)으로 인해 노출된 도전 물질을 식각하여 기판(10) 일부를 노출시킴으로써 형성된다. 바람직하게, 도전 물질은 텅스텐, 알루미늄 및 폴리실리콘 중 어느 하나로 이루어지고, 반사방지막 패턴(14)은 Ti(12)/TiN(13) 적층막으로 이루어진다. 이외에도, 반사방지막 패턴(14)은 Ti 단일막 또는 TiN 단일막으로 이루어질 수도 있다.
이어서, 도전 물질의 식각시 발생된 파티클(particle)을 제거하기 위한 세정공정(15)을 실시한다. 이때, 세정공정(15)은 반사방지막 패턴(14)을 포함한 도전 패턴(11)의 표면이 산화되도록 산화 케미컬을 이용하여 실시한다. 이로써, 반사방지막 패턴(14)을 포함한 도전 패턴(11)의 표면에는 산화막으로 이루어진 보호막(16)이 형성된다. 예컨대, 세정공정(15)시에는 산화 케미컬로 DSP(Dilute Sulfuric acid/hydrogen Peroxide) 케미컬을 이용한다. DSP 케미컬이란 H2SO4, H2O2, DIW(순수, DeIonized water) 및 HF가 혼합된 혼합 케미컬을 말한다. 바람직하게는, DSP 케미컬은 H2SO4, H2O2, DIW 및 HF를 각각 1~6, 50~500, 1~10, 10~50ppm씩 혼합하여 사용한다.
구체적으로, 이러한 세정공정(15)시에는 상기 산화 케미컬에 포함된 H2O2에 의해 자동으로 산화현상이 발생하게 되어 도전 패턴(11)을 포함한 반사방지막 패턴(14)의 표면에 산화막으로 이루어진 보호막(16)이 자동 생성된다. 이때, 보호막(16)의 생성 두께는 DSP 케미컬의 농도에 의해 결정되는데, DSP 케미컬의 농도가 높아질 수록 보호막(16)의 두께 또한 증가된다.
산화 케미컬에 의한 보호막(16) 형성을 화학반응식으로 표현하면 하기의 반응식 1과 같다. 여기서는, 일례로 도전 패턴(11)이 텅스텐으로 이루어진 경우에 한정하여 설명하기로 한다.
구체적으로, 상기 반응식 1의 세부반응식을 살펴보면 하기의 반응식 2와 같다.
W + 3O2 - ⇒ WO3 + 6e-, W0 : 산화(oxidation)
여기서, 상기 보호막(16)은 후속 공정에 의한 도전 패턴(11)으로의 불순물 유입을 차단할 수 있고, 수소 및 대기 중의 수분(moisture)이 유입되는 것을 방지할 수 있으며 후속 공정에 의한 플라즈마 데미지(damage)를 방지할 수 있다.
또한, 도전 패턴(11)을 이루는 도전 물질 증착시 웨이퍼가 심하게 스트레 스(stress) 받을 경우 웨이퍼 크랙(crack)이 발생되는데, 이때 보호막(16)은 스트레스에 대한 완충막 역할을 하게 된다. 이에 대한 원리는 다음과 같다. 통상, 도전 물질, 예컨대 알루미늄 증착시에는 그레인(grain)이 크게 형성되는데 이때 형성된 그레인은 곧 웨이퍼 크랙을 유발하게 된다. 그러나, 본 발명의 실시예에서와 같이 DSP 케미컬에 의한 세정공정을 통해 산화현상을 유도하게 되면 산화막으로 그레인 사이의 공극 부분이 채워지면서 스트레스가 완화되는 것이다.
더불어, 보호막(16)은 포토레지스트(미도시)를 구성하는 카본계 물질(carbon)에 의해 도전 패턴(11)이 영향받는 것을 방지할 수 있다.
이어서, 도 1b에 도시된 바와 같이, 마스크 없이 에치백 공정(17)을 실시하여 보호막(16, 도 1a 참조)을 식각한다. 이로써, 도전 패턴(11)의 양측벽에는 상부에서 하부로 갈수록 그 두께가 두꺼워지는 형태의 스페이서(16A)가 형성된다. 이러한 스페이서(16A) 형성으로 인해 이웃하는 도전 패턴(11) 사이 빈 공간의 입구 폭(W1)이 바닥부 폭(W2)보다 크게 된다.
이어서, 도 1c에 도시된 바와 같이, 이웃하는 도전 패턴(11) 사이의 빈 공간이 완전히 매립되도록 도전 패턴(11) 상부, 즉 반사방지막 패턴(14) 상에 절연막(18)을 증착한다. 바람직하게는, 절연막(18)으로 고밀도 플라즈마 산화막(HDP, High Density Plasma 산화막)을 증착한다. 이때, 스페이서(16A) 형성으로 인해 입구 폭(W1)이 넓은 도전 패턴(11) 사이의 빈 공간에는 보이드 없이 막질이 치밀한 절연막(18)이 매립된다. 이는, 이웃하는 도전 패턴(11) 사이 빈 공간의 입구 폭(W1)이 바닥부 폭(W2)보다 넓어 CVD 방식을 이용한 절연막(18) 증착시 매립 특성이 향상되기 때문이다.
도 2 및 도 3은 본 발명의 실시예에 따라 세정공정시 DSP 케미컬을 이용하는 경우 금속배선(M) 표면에 산화막(O)이 자동으로 생성됨을 보여주는 SEM(Scanning Electron Microscope) 사진이다. 도 3에서는, 일례로 알루미늄 금속배선(Al) 표면에 형성된 산화막(O)을 도시하고 있다. 이때, 알루미늄 금속배선(Al) 상에는 장벽 금속막(barrier metal, B)이 형성되어 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 도전 패턴 형성 후 실시하는 세정공정시 산화 케미컬을 이용하여 도전 패턴의 표면에 보호막을 형성하고 이를 식각하여 스페이서를 형성함으로써, 기존에 스페이서 형성을 위해 필요로 하던 별도의 CVD 증착공정을 생략할 수 있다. 따라서, 반도체 제조 공정의 원가를 감소시킬 수 있다.
또한, 본 발명에 의하면, 이웃하는 도전 패턴 간 간격이 상부에서보다 하부 에서 더 넓도록 보호막을 마스크 없이 에치백 식각하여 스페이서를 형성함으로써, 이웃하는 도전 패턴 사이 빈 공간의 입구 폭이 바닥부 폭보다 넓도록 하여 후속 절연막 증착시 절연막 내 보이드 발생을 억제할 수 있다.
Claims (9)
- 기판 상부에 도전 패턴을 형성하는 단계;상기 도전 패턴의 표면이 산화되도록 산화 케미컬을 이용한 세정공정을 실시하여 상기 도전 패턴의 표면에 보호막을 형성하는 단계;상기 보호막을 식각하여 상기 도전 패턴의 양측벽에 스페이서를 형성하는 단계; 및이웃하는 상기 도전 패턴 사이의 빈 공간이 매립되도록 상기 도전 패턴 상부에 절연막을 형성하는 단계를 포함하는 반도체 소자 제조방법.
- 제 1 항에 있어서,상기 스페이서를 형성하는 단계에서는 상기 도전 패턴 사이의 빈 공간의 입구 폭이 바닥부 폭보다 넓도록 마스크 없이 에치백 공정을 실시하는 반도체 소자 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 세정공정시에는 상기 산화 케미컬로 H2SO4, H2O2, 순수(DeIonized water) 및 HF가 혼합된 케미컬을 이용하는 반도체 소자 제조방법.
- 제 3 항에 있어서,상기 산화 케미컬은 H2SO4 , H2O2 , 순수 및 HF를 각각 1~6ppm, 50~500ppm, 1~10ppm, 10~50ppm으로 혼합하여 형성하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 보호막은 상기 H2O2가 반응하여 이루어지는 산화현상을 통해 산화막으로 형성하는 반도체 소자 제조방법.
- 제 5 항에 있어서,상기 도전 패턴은 알루미늄, 텅스텐 및 폴리실리콘 중 어느 하나로 형성하는 반도체 소자 제조방법.
- 제 6 항에 있어서,상기 도전 패턴을 형성하는 단계는,상기 기판 상부에 도전 물질을 증착하는 단계;상기 도전 물질 상에 반사방지막 패턴을 형성하는 단계; 및상기 반사방지막 패턴을 통해 상기 도전 물질을 식각하는 단계를 포함하는 반도체 소자 제조방법.
- 제 7 항에 있어서,상기 반사방지막 패턴은 Ti/TiN 적층막, Ti 단일막 및 TiN 단일막 중 어느 하나의 형태로 형성하는 반도체 소자 제조방법.
- 제 5 항에 있어서,상기 보호막의 식각은 건식식각공정으로 이루어지는 반도체 소자 제조방법.
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| KR20020021408A (ko) * | 1999-08-17 | 2002-03-20 | 이사오 우치가사키 | 화학기계연마용 연마제 및 기판의 연마법 |
| KR20050116604A (ko) * | 2004-06-08 | 2005-12-13 | 주식회사 하이닉스반도체 | 금속막 세정 방법 |
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2006
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| KR20050116604A (ko) * | 2004-06-08 | 2005-12-13 | 주식회사 하이닉스반도체 | 금속막 세정 방법 |
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