KR100810777B1 - 성막 방법 및 컴퓨터 판독 가능한 기록 매체 - Google Patents

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Abstract

처리 용기 내에서 피처리 기판 표면에 소정의 처리 온도로 산화막을 형성하는 성막 방법은, 상기 기판을 상기 소정의 처리 온도까지 승온하는 승온 공정을 포함하고, 상기 승온 공정은, 상기 기판을, 상기 기판의 온도가 450℃의 온도에 도달하기 전에, 산소를 포함하는 분위기 중에 유지하는 공정을 포함한다.

Description

성막 방법 및 컴퓨터 판독 가능한 기록 매체{METHOD FOR FORMING FILM AND COMPUTER READABLE RECORDING MEDIUM}
본 발명은 일반적으로 반도체 장치에 관한 것으로, 특히 초미세화 고속 반도체 장치의 제조에 적합한 절연막의 성막 방법에 관한 것이다.
오늘날의 초고속 반도체 장치에서는, 미세화 프로세스의 진보와 함께, 0.1㎛ 이하의 게이트 길이가 가능하게 되고 있다. 일반적으로 미세화와 함께 반도체 장치의 동작 속도는 향상하지만, 이와 같이 매우 미세화된 반도체 장치에서는, 게이트 절연막의 막두께를, 미세화에 따른 게이트 길이의 단축에 따라서, 스케일링 쪽을 따라 감소시킬 필요가 있다.
그러나, 게이트 길이가 0.1㎛ 이하로 되면, 게이트 절연막의 두께도 종래의 열산화막을 사용한 경우, 1~2㎚, 또는 그 이하로 설정할 필요가 있지만, 이와 같이 매우 얇은 게이트 절연막에서는 터널 전류가 증대하고, 그 결과 게이트 리크 전류가 증대하는 문제를 회피할 수 없다.
이러한 사정에 의해, 비유전률이 종래의 열산화막보다도 훨씬 크고, 이 때문 에 실제의 막두께가 크더라도 SiO2막으로 환산한 경우의 막두께가 작은 Ta2O5나 Al2O3, ZrO2, HfO2, 또는 ZrSiO4 혹은 HfSiO4와 같은 고유전체(이른바 high-K) 재료를 게이트 절연막에 대하여 적용하는 것이 제안되고 있다. 이러한 고유전체 재료를 사용함으로써, 게이트 길이가 0.1㎛ 이하로 매우 짧은 초고속 반도체 장치에서도 2~3㎚ 정도의 물리적 막두께의 게이트 절연막을 사용할 수 있어, 터널 효과에 따른 게이트 리크 전류를 억제할 수 있다.
이러한 고유전체 재료에 의해 게이트 절연막을 형성할 경우에는, 실리콘 기판 표면과 게이트 절연막 사이에, 바람직하게는 0.4㎚ 정도의 막두께의 실리콘 산화막 혹은 실리콘 산질화막을 계면막으로서 형성하는 것이 바람직하다. 예를 들면, WO03/049173호 공보를 참조한다. 이 WO03/049173호 공보에 기재된 기술에서는, 450℃ 이하의 저온에서 실리콘 기판 표면에 고품질 절연막을, 실리콘 산화막인 경우 0.4㎚ 정도의 막두께로, 실리콘 산질화막인 경우 0.5㎚ 정도의 막두께로 형성하는 것이 가능하다.
발명의 개시
발명이 해결하고자 하는 과제
이와 같이, 상기 WO03/049173호 공보에 기재된 기술을 사용함으로써, 450℃ 이하의 저온에서 고품질의 실리콘 산화막 혹은 실리콘 질화막을 실리콘 기판 표면에 형성할 수 있지만, 한편, 성막 처리를 상기 450℃의 온도보다도 높은, 예를 들 어 650~750℃ 정도의 온도로 실행함으로써, 보다 고품질의 실리콘 산화막 혹은 질화막을 얻고자 하는 요망이 존재한다.
그러나, 이와 같이 450℃를 초과하는 온도에서 막두께가 0.4~0.5㎚인 산화막 혹은 산질화막을 형성하려고 한 경우, 이하에 설명하는 바와 같이 여러 가지의 문제가 발생한다.
종래, 실리콘 기판을 피처리 기판으로서 성막 장치의 처리 용기 중에 도입한 경우, 소정의 처리 온도에 도달할 때까지의 동안, 피처리 기판을 처리 용기 중에서 산소 분위기 중에서 유지하는 것이 행해지고 있다. 이는, 피처리 기판을 초저산소 분압 분위기 중에서 유지한 경우에 발생하는, 분위기 중에 잔류하는 극히 미량의 산소와 기판 표면의 실리콘이 반응하여 휘발성의 SiO가 형성되고, SiO의 휘발에 기인하는 에칭에 의해 피처리 기판 표면에 요철이 발생하는 문제(M.Offenberg, J.Vac.Sci.Technol.A9, pp.1058, 1991)를 회피하기 위함이다.
그러나, 이와 같이 성막 초기의 승온 공정에서 산화 분위기를 사용한 경우에 성막을 열산화 처리가 가능한 900℃ 전후의 온도로 실행하려고 하면, 기판 표면에는 소망하는 성막을 개시하는 시점에서 벌써 1㎚에도 도달하는 산화막이 형성되어 버리는 문제가 발생한다. 특히 게이트 절연막의 경우, 이러한 증막(增膜)은 게이트 절연막의 박막화 한계를 올리게 되어, 미세화에 의한 게이트 길이의 단축 및 이에 따르는 반도체 장치의 동작 속도 향상에 대하여 제약을 하게 된다. 특히 이렇게 해서 형성된 절연막을 계면막으로서 사용하고, 이 위에 고유전체막을 형성해서 고유전체 게이트 절연막을 형성하는 경우, 이러한 계면막의 증막은, 고유전체막을 사용함으로써 얻어지는 산화막 환산 막두께의 저감 효과를 상쇄해 버린다.
또한, 이러한 산화막이 형성되지 않도록, 초기 승온 공정을 비산화 분위기에서 실행한 경우, 앞서 설명한 요철 문제 이외에도, 실리콘 기판 표면에 부착한 대기 중의 유기물이 승온에 따라 기판 표면의 실리콘과 반응하여, SiC를 형성하는 문제가 알려져 있다. 예를 들면, WO03/063220호 공보, 및 Kawase 외, Technical Report of IEICE, SDM2002-189, (2002-10)를 참조한다. 후자의 문헌(Kawase 외)에서는, SiC의 형성은, 수소 종단된 실리콘 기판 표면에 있어서 기판 온도가 450℃를 초과한 시점에서 개시되는 것이 보고되고 있다. 이 450℃의 온도는 실리콘 기판 표면을 종단하고 있었던 수소가 기판 표면으로부터 탈리하는 온도와 일치한다.
이와 같이 SiC가 형성된 기판 표면 상에 산화막 등의 절연막을 형성하면, SiC의 밴드 갭이 작기 때문에, 터널 리크 전류가 발생해 버려, 절연막의 리크 전류가 현저히 증가해 버린다.
이에 반하여, 전자의 문헌(WO03/063220호 공보)에서는, 실리콘 기판 표면을 파장이 172㎚인 자외광에 의해 활성화하고, 이 상태에서 질소 가스 등의 비활성 가스를 흘림으로써, 기판 표면의 유기물을 제거하는 전처리 공정을 기재하고 있다. 이러한 전처리 공정을 실행한 실리콘 기판에서는, 실리콘 원자의 이동을 피닝(pinning)하는 SiC가 제거되기 때문에, 실리콘 원자가 자유롭게 이동할 수 있고, 900℃ 정도의 열처리에 의해, 실리콘의 원자층 단계가 관찰되는 정도의 매우 평탄한 기판 표면을 실현하고 있다.
이러한 사정에서, 간단한 프로세스로 고품질 실리콘 산화막 혹은 실리콘 산 질화막을, SiC를 생성할 수 있는 450℃ 이상의 온도에서, 증막을 발생하지 않고, 또한 기판 표면에 SiC를 형성하지 않으며, 또한 기판 표면에 요철을 발생하지 않고, 높은 스루풋으로 형성할 수 있는 성막 방법이 요망되고 있다.
그래서, 본 발명은 상기한 문제를 해결한 새롭고 유용한 성막 방법을 제공하는 것을 개괄적 과제로 한다.
본 발명의 보다 구체적인 과제는, 450℃ 이상의 기판 온도에서, 간단한 프로세스로 고품질 실리콘 산화막 혹은 실리콘 산질화막을, 증막을 발생하지 않고, 또한 기판 표면에 SiC를 형성하지 않으며, 또한 기판 표면에 요철을 발생하지 않고, 높은 스루풋으로 형성할 수 있는 성막 방법을 제공하는 것에 있다.
본 발명의 다른 과제는, 피처리 기판의 450℃ 이상의 온도로의 승온 공정에서, 증막을 발생하지 않고, 또한 SiC 형성을 억제할 수 있는 기판 처리 방법을 제공하는 것에 있다.
또한, 본 발명의 다른 과제는, 실리콘 기판 상에 형성된 절연막에 있어서, 막질 및 절연막/실리콘 기판 계면 특성을 향상시킬 수 있는 기판 처리 방법을 제공하는 것에 있다.
특허 문헌 1: WO03/049173호 공보
특허 문헌 2: WO03/063220호 공보
특허 문헌 3: WO02/054473호 공보
특허 문헌 4: 일본 특허 공개 평성 제9-153489호 공보
특허 문헌 5: 일본 특허 공개 평성 제11-162970호 공보
특허 문헌 6: 일본 특허 공개 제2000-294550호 공보
비특허 문헌 1: M.Offenberg, J.Vac.Sci.Technol.A9, pp.1058, 1991
비특허 문헌 2: Kawase 외, Technical Report of IEICE, SDM 2002-189, (2002-10)
비특허 문헌 3: S.R.Kasi 외, J.Vac.Sci.Technol.A10(4), Jul/Aug 1982, pp.795
비특허 문헌 4: K.Takahashi 외, Jpn.J.Appl.Phys.41, L223, 2002
과제를 해결하기 위한 수단
본 발명은 상기 과제를,
처리 용기 내에서 피처리 기판 표면에 소정의 처리 온도로 산화막을 형성하는 성막 방법으로서,
상기 기판을 상기 소정의 처리 온도까지 승온하는 승온 공정을 포함하고,
상기 승온 공정은, 상기 기판을, 상기 기판의 온도가 450℃의 온도에 도달하기 전에, 산소를 포함하는 분위기 중에 유지하는 공정을 포함하는 것을 특징으로 하는 성막 방법에 의해, 해결한다.
또한, 본 발명은 상기 과제를,
피처리 기판 표면에 산화막을 형성하는 공정과,
상기 산화막을 비활성 가스 분위기 중에서 열처리하는 공정을 갖고,
상기 산화막을 형성하는 공정은,
상기 기판 표면에 산소를 포함하는 가스를 공급하는 공정과,
상기 산소를 포함하는 가스를 자외광에 의해 여기하여, 산소 래디컬을 형성하는 공정과,
상기 산소 래디컬에 의해 상기 기판 표면을 산화하는 공정을 포함하고,
상기 기판 표면을 산화하는 공정은, 450℃ 이하의 기판 처리 온도에서 실행되고,
상기 열처리 공정은, 상기 기판 처리 온도보다도 높은 온도에서 실행되는 것을 특징으로 하는 성막 방법에 의해, 해결한다.
발명의 효과
본 발명에 의하면, 피처리 기판의 승온을, 산소를 포함하는 분위기 중에서 실행할 때에 자외광 조사를 행함으로써, 기판 온도가 450℃를 초과하여 기판 표면을 종단하고 있는 수소가 탈리함으로써 기판 표면이 활성화할 때에, 기판 표면이 조속히 산소 원자에 의해 덮여지고, 기판 표면에 잔류하는 유기물 혹은 탄소가 산소와 반응해서 제거되어, 기판 표면에서의 SiC 형성을 효과적으로 억제하는 것이 가능하게 된다. 특히 자외광 조사를 행함으로써, 피처리 기판의 승온 중에 SiC 형성을 억제하기 위해서 도입할 필요가 있는 산소 가스의 분압을 현저히 저감하는 것이 가능하게 되어, 승온 중에 있어서의, 환언하면 실질적인 성막 공정의 개시 전에 있어서의 실리콘 기판 표면으로의 산화막의 형성이 효과적으로 억제된다. 그 결과, 소망하는 성막을, SiC 형성을 억제하면서, 높은 스루풋으로 실행하는 것이 가 능하게 된다.
또한, 본 발명에 의하면, 처음으로 피처리 기판 표면에 산화막을, 자외광 여기한 산소 래디컬에 의해 상기 450℃ 이하의 기판 온도에 있어서 형성함으로써, 그 후의 열처리를 위해서 450℃를 초과하는 온도까지 기판 온도를 승온해도 SiC 형성을 억제할 수 있어, 막특성이 향상한다. 또한, 기판과 산화막의 계면이 평탄화되어, 계면 특성이 향상한다.
도 1은 본 발명에서 사용되는 기판 처리 장치의 구성을 나타내는 도면,
도 2는 도 1의 기판 처리 장치를 사용하여 실행되는 UV-O2 처리의 개요를 나타내는 도면,
도 3은 도 2의 UV-O2 처리에 있어서 출현하는 산화막 성장의 정류 현상을 나타내는 도면,
도 4(a)는 도 2의 UV-O2 처리시의 실리콘 기판 표면 근방의 상태를 나타내는 도면,
도 4(b)는 도 2의 UV-O2 처리시의 실리콘 기판 표면 근방의 상태를 나타내는 다른 도면,
도 5는 도 2의 UV-O2 처리에 의한 산화막의 성장 상태를 나타내는 도면,
도 6은 도 1의 기판 처리 장치를 사용하여 실행되는 RF-N2 처리의 개요를 나타내는 도면,
도 7은 본 발명의 실시예 1에 따른 성막 방법을 나타내는 흐름도,
도 8은 본 발명의 실시예를 나타내는 도면,
도 9는 본 발명의 실시예를 나타내는 다른 도면,
도 10은 본 발명의 실시예를 나타내는 다른 도면,
도 11은 본 발명의 실시예를 나타내는 다른 도면,
도 12는 본 발명의 실시예를 나타내는 다른 도면,
도 13은 본 발명의 실시예를 나타내는 다른 도면,
도 14는 본 발명의 실시예를 나타내는 다른 도면,
도 15는 본 발명의 실시예를 나타내는 다른 도면,
도 16은 본 발명의 실시예를 나타내는 다른 도면,
도 17은 본 발명의 실시예를 나타내는 다른 도면,
도 18은 본 발명의 실시예를 나타내는 다른 도면,
도 19는 본 발명의 실시예를 나타내는 다른 도면,
도 20은 본 발명의 실시예를 나타내는 다른 도면,
도 21은 본 발명의 실시예를 나타내는 다른 도면,
도 22는 본 발명의 실시예의 결과를 정리해서 나타내는 도면,
도 23은 본 발명의 실시예의 결과를 정리해서 나타내는 다른 도면,
도 24는 본 발명의 실시예 2에 따른 성막 방법을 나타내는 흐름도,
도 25(a)는 도 24의 변형예에 따른 성막 방법을 나타내는 흐름도,
도 25(b)는 도 24의 변형예에 따른 성막 방법을 나타내는 흐름도,
도 26은 본 발명의 기초로 되는 실험을 나타내는 도면,
도 27은 본 발명의 기초로 되는 실험을 나타내는 다른 도면,
도 28은 본 발명의 기초로 되는 실험을 나타내는 다른 도면,
도 29는 본 발명의 기초로 되는 실험을 나타내는 다른 도면,
도 30은 본 발명의 기초로 되는 실험을 나타내는 다른 도면,
도 31은 본 발명의 기초로 되는 실험을 나타내는 다른 도면,
도 32(a)는 본 발명의 효과를 나타내는 도면,
도 32(b)는 본 발명의 효과를 나타내는 다른 도면,
도 33은 본 발명의 실시예 2의 효과를 나타내는 도면,
도 34는 도 33의 효과에 대응하는 메카니즘을 설명하는 도면,
도 35는 본 발명의 효과를 나타내는 다른 도면,
도 36은 본 발명의 실시예 2의 하나의 변형예에 따른 기판 처리 시스템의 구성을 나타내는 도면,
도 37은 도 36의 기판 처리 시스템의 변형예를 나타내는 도면,
도 38은 도 36의 기판 처리 시스템의 또 다른 변형예를 나타내는 도면,
도 39a는 본 발명의 실시예 3에 따른 기판 처리 시스템의 구성을 나타내는 도면,
도 39b는 도 39a의 기판 처리 시스템에서 사용되는 제어 장치의 구성을 나타내는 도면.
부호의 설명
20 : 기판 처리 장치 21 : 처리 용기
21A : 배기구 21B : 프로세스 공간
21C : 기판 반입ㆍ반출실 21G : 석영 라이너
21c, 22b, 22c : 퍼지 라인 21D : 가스 노즐
22 : 기판 유지대 22A : 히터
22B : 자기 밀봉조 22C : 기판 회전 기구
23A, 23C, 23D, 24A, 24C, 29A, 29C, 29D : 밸브
23B, 29B : 터보 분자 펌프 24 : 드라이 펌프
25 : 자외광원 25A : 광학창
26 : 리모트 플라즈마원 27 : 기판 반송 유닛
27A : 게이트 밸브 28 : 자기 밀봉
발명을 실시하기 위한 최선의 형태
[장치]
처음으로, 본 발명에서 사용되는 기판 처리 장치(20)를 설명한다.
도 1은 본 발명에서 사용되는 기판 처리 장치(20)의 구성을 나타낸다.
도 1을 참조하면, 기판 처리 장치(20)는, 히터(22A)를 구비하여 프로세스 위치와 기판 반입ㆍ반출 위치 사이를 상하 움직임이 자유롭게 마련된 기판 유지대(22)를 수납하고, 상기 기판 유지대(22)와 함께 프로세스 공간(21B)을 화성(畵成)하는 처리 용기(21)를 구비하고 있으며, 상기 기판 유지대(22)는 구동 장치(22C)에 의해 회동된다. 또한, 상기 처리 용기(21)의 내벽면은 석영 유리로 이루어지는 내부 라이너(21G)에 의해 덮여져 있고, 이에 따라, 노출 금속면으로부터의 피처리 기판의 금속 오염을 1×1010원자/㎠ 이하의 레벨로 억제하고 있다.
또한, 상기 기판 유지대(22)와 구동 장치(22C)와의 결합부에는 자기 밀봉(28)이 형성되고, 자기 밀봉(28)은 진공 환경에 유지되는 자기 밀봉실(22B)과 대기 환경 중에 형성되는 구동 장치(22C)를 분리하고 있다. 자기 밀봉(28)은 액체이기 때문에, 상기 기판 유지대(22)는 회동 자유롭게 유지된다.
도시된 상태에서는, 상기 기판 유지대(22)는 프로세스 위치에 있어, 하측에 피처리 기판의 반입ㆍ반출을 위한 반입ㆍ반출실(21C)이 형성되어 있다. 상기 처리 용기(21)는 게이트 밸브(27A)를 거쳐서 기판 반송 유닛(27)에 결합되어 있으며, 상기 기판 유지대(22)가 반입ㆍ반출실(21C) 중에 하강한 상태에 있어서, 상기 게이트 밸브(27A)를 거쳐서 기판 반송 유닛(27)으로부터 피처리 기판 W가 기판 유지대(22) 상에 반송되고, 또한 처리 완료된 기판 W가 기판 유지대(22)로부터 기판 반송 유닛(27)에 반송된다.
도 1의 기판 처리 장치(20)에서는, 상기 처리 용기(21)의 게이트 밸브(27A) 에 가까운 부분에 배기구(21A)가 형성되어 있고, 상기 배기구(21A)에는 밸브(23A) 및 APC(자동 압력 제어 장치)(24B)를 거쳐서 터보 분자 펌프(23B)가 결합되어 있다. 상기 터보 분자 펌프(23B)에는, 또한 드라이 펌프 및 기계식 가압 펌프를 결합해서 구성한 펌프(24)가 밸브(23C)를 거쳐서 결합되어 있으며, 상기 터보 분자 펌프(23B) 및 드라이 펌프(24)를 구동함으로써, 상기 프로세스 공간(21B)의 압력을 1.33×10-1~1.33×10-4㎩(10-3~10-6Torr)까지 감압하는 것이 가능하게 된다.
한편, 상기 배기구(21A)는 밸브(24A) 및 APC(24B)를 거쳐서 직접적으로 펌프(24)에 결합되어 있으며, 상기 밸브(24A)를 개방함으로써, 상기 프로세스 공간은 상기 펌프(24)에 의해 1.33㎩~1.33㎪(0.01~10Torr)의 압력까지 감압된다.
상기 처리 용기(21)에는, 피처리 기판 W를 사이에 두고서 상기 배기구(21A)와 대향하는 쪽에 산소 가스가 공급되는 처리 가스 공급 노즐(21D)이 마련되어 있으며, 상기 처리 가스 공급 노즐(21D)에 공급된 산소 가스는 상기 프로세스 공간(21B) 중을 상기 피처리 기판 W의 표면을 따라 흐르고, 상기 배기구(21A)로부터 배기된다.
이와 같이 상기 처리 가스 공급 노즐(21D)로부터 공급된 처리 가스를 활성화하여 산소 래디컬을 생성시키기 때문에, 도 1의 기판 처리 장치(20)에서는 상기 처리 용기(21) 상, 상기 처리 가스 공급 노즐(21D)과 피처리 기판 W 사이의 영역에 대응해서 석영창(25A)을 갖는 자외광원(25)이 마련된다. 즉, 상기 자외광원(25)을 구동하여 처리 용기(21) 내에 자외광을 조사함으로써 상기 처리 가스 공급 노 즐(21D)로부터 프로세스 공간(21B)에 도입된 산소 가스가 활성화되고, 그 결과 형성된 산소 래디컬이 상기 피처리 기판 W의 표면을 따라 흐른다. 이에 따라, 산소 래디컬과 실리콘이 반응하여 산화가 발생하고, 상기 피처리 기판 W의 표면에 1㎚ 이하의 막두께의, 특히 2~3원자층분의 두께에 상당하는 약 0.4㎚의 막두께의 래디컬 산화막을 형성하는 것이 가능하게 된다.
또한, 상기 처리 용기(21)에는 상기 피처리 기판 W에 대하여 배기구(21A)와 대향하는 쪽에 리모트 플라즈마원(26)이 형성되어 있다. 그래서, 상기 리모트 플라즈마원(26)에 Ar 등의 비활성 가스와 함께 질소 가스를 공급하고, 이를 플라즈마에 의해 활성화함으로써 질소 래디컬을 형성하는 것이 가능하다. 이렇게 해서 형성된 질소 래디컬은 상기 피처리 기판 W의 표면을 따라 흘러, 기판 표면을 질화한다. 또한, 리모트 플라즈마원(26)에 질소를 대신하여 산소를 도입함으로써, 기판 표면을 산화하는 것도 가능하다.
도 1의 기판 처리 장치(20)에서는, 또한 상기 반입ㆍ반출실(21C)을 질소 가스에 의해 퍼지하는 퍼지 라인(21c)이 마련되고, 또한 상기 자기 밀봉실(22B)을 질소 가스에 의해 퍼지하는 퍼지 라인(22b) 및 그 배기 라인(22c)이 마련되어 있다.
보다 상세하게 설명하면, 상기 배기 라인(22c)에는 밸브(29A)를 거쳐서 터보 분자 펌프(29B)가 결합되고, 상기 터보 분자 펌프(29B)는 밸브(29C)를 거쳐서 펌프(24)에 결합되어 있다. 또한, 상기 배기 라인(22c)은 펌프(24)와 밸브(29D)를 거쳐서 직접적으로 결합되어 있고, 이에 따라 자기 밀봉실(22B)을 다양한 압력으로 유지하는 것이 가능하게 된다.
상기 반입ㆍ반출실(21C) 내는 펌프(24)에 의해 밸브(24C)를 거쳐서 배기되고, 또는 터보 분자 펌프(23B)에 의해 밸브(23D)를 거쳐서 배기된다. 상기 프로세스 공간(21B) 중에 있어서 오염이 발생하는 것을 회피하기 위해서, 상기 반입ㆍ반출실(21C)은 프로세스 공간(21B)보다도 저압으로 유지되고, 또한 상기 자기 밀봉실(22B)은 차동 배기됨으로써 상기 반입ㆍ반출실(21C)보다도 더욱 저압으로 유지된다.
이하에, 도 3의 기판 처리 장치(20)를 사용하여 실행하는 피처리 기판 W 표면의 자외광 래디컬 산화 처리, 및 그 후에 실행되는 리모트 플라즈마 래디컬 질화 처리에 대해서 설명한다.
자외광 래디컬 산화(UV- O 2 ) 처리
도 2는 각각 도 1의 기판 처리 장치(20)를 사용하여 피처리 기판 W의 래디컬 산화를 실행하는 경우를 나타내는 측면도이다.
도 2를 참조하면, 상기 프로세스 공간(21B) 중에는 처리 가스 공급 노즐(21D)로부터 산소 가스가 공급되어, 피처리 기판 W의 표면을 따라 흐른 후, 배기구(21A), APC(23D), 터보 분자 펌프(23B) 및 펌프(24)를 통해서 배기된다. 터보 분자 펌프(23B) 및 APC(23D)를 사용함으로써, 상기 프로세스 공간(21B)의 도달 진공도가 기판 W의 산소 래디컬에 의한 산화에 필요한 10-3~10-6Torr의 범위로 설정된다.
이와 동시에, 바람직하게는 172㎚ 파장의 자외광을 발생하는 자외광원(25)을 구동함으로써, 이렇게 해서 형성된 산소 가스류 중에 산소 래디컬이 형성된다. 형성된 산소 래디컬은 상기 피처리 기판 W의 표면을 따라 흐를 때에, 회동하고 있는 기판 표면을 산화한다. 이러한 피처리 기판 W의 자외광 여기 산소 래디컬에 의한 산화(이하, UV-O2 처리)에 의해, 실리콘 기판 표면에 1㎚ 이하의 막두께의 매우 얇은 산화막, 특히 2~3원자층에 상당하는 약 0.4㎚ 막두께의 산화막을, 양질이고 안정하게 양호한 재현성을 형성하는 것이 가능하게 된다.
도 3은, 도 1의 기판 처리 장치에 있어서, 도 2의 공정에 의해 실리콘 기판 W 상에 실리콘 산화막을 형성한 경우에 형성되는 산화막의 막두께, 즉 산화막 성장과 처리 시간과의 관계를 개략적으로 나타낸다.
도 3에 도시하는 바와 같이 산화막의 막두께는, 성장 개시 후, 약 0.4㎚의 막두께에 도달한 시점에서 정류하여(막 성장이 정지한 상태), 어느 정도의 정류 시간이 경과한 후, 급격히 성장이 재개되는 것이 인지된다.
도 3의 관계는, 실리콘 기판 표면의 산화 처리에 있어서, 상기의 정류 현상을 이용함으로써, 0.4㎚ 전후의 막두께의 매우 얇은 산화막을 안정하게 형성할 수 있는 것을 의미하고 있다. 또한, 이러한 정류 시간이 어느 정도 계속되기 때문에, 형성되는 산화막은 균일한 두께를 갖는 것을 알 수 있다. 즉, 도 2의 공정에 의해, 약 0.4㎚ 두께의 산화막을 실리콘 기판 상에, 균일한 두께로 형성하는 것이 가능하게 된다. 여기서, 상기 0.4㎚의 막두께는 XPS법에 의해 구한 것으로, 실리콘 원자 2~3원자층분의 두께에 상당한다.
도 4(a), 4(b)는 이러한 실리콘 기판 상으로의 얇은 산화막의 형성 과정을 개략적으로 나타낸다. 이들 도면에서는, 실리콘(100) 기판 상의 구조를 극히 단순화하고 있는 것에 주의해야 한다.
도 4(a)를 참조하면, 실리콘 기판 표면에는, 실리콘 원자 1개당 2개의 산소 원자가 결합하여, 1원자층의 산소층이 형성되어 있다. 이 대표적인 상태에서는, 기판 표면의 실리콘 원자는 기판 내부의 2개의 실리콘 원자와 기판 표면의 2의 산소 원자에 의해 배위(配位)되어, 아산화물(suboxide)(Si2+)를 형성하고 있다.
이에 반하여, 도 4(b)의 상태에서는 실리콘 산화막 중의 실리콘 원자는 4개의 산소 원자에 의해 배위되어 있어, 안정한 Si4 +의 상태를 취한다. 이것이 이유로, 도 4(a)의 상태에서는 조속히 산화가 진행하여, 도 4(b)의 상태로 되어서 산화가 정류하는 것으로 생각된다. 도 4(b)의 상태에서의 산화막의 두께는 약 0.4㎚이며, 이는 도 3에서 관측되는 정류 상태에서의 산화막 두께와 양호하게 일치한다.
이러한 0.4㎚의 막두께에 있어서의 산화막 두께의 정류 현상은, 도 2의 UV-O2 래디컬 산화 프로세스에 한정되는 것이 아니라, 마찬가지로 얇은 산화막을 양호한 정밀도로 형성할 수 있는 산화막 형성 방법이면, 동일하게 볼 수 있는 것이라고 생각된다.
도 4(b)의 상태로부터 더욱 산화를 계속하면, 산화막의 두께는 다시 증대한다.
도 3에서 설명한 산화막 성장의 약 0.4㎚에서의 막 성장이 둔화 내지 정지하는 현상의 결과, 도 5(a)에 나타내는 바와 같이 실리콘 기판(41) 상에 형성된 산화막(42)에 당초 막두께의 변화 내지 요철이 존재하고 있더라도, 산화막 성장시에 막두께의 증대가 도 5(b)에 나타내는 바와 같이 0.4㎚의 근방에 있어서 정류하기 때문에, 정류 기간 내에서 산화막 성장을 계속함으로써, 도 5(c)에 나타내는 매우 평탄한, 균일한 막두께의 산화막(42)을 얻을 수 있다.
리모트 플라즈마 래디컬 질화 (RF- N 2 ) 처리
도 6은 도 1의 기판 처리 장치(20)를 사용하여 피처리 기판 W의 래디컬 질화(RF-N2 처리)를 실행하는 경우를 나타내는 측면도이다.
도 6을 참조하면, 상기 기판 처리 장치(20)에는 상기 리모트 플라즈마 래디컬원(26)으로서 토로이달(toroidal)형의 리모트 플라즈마원이 사용되고 있으며, 상기 리모트 플라즈마 래디컬원에 Ar 가스와 질소 가스를 공급하여, 플라즈마를 수 100㎑의 주파수로 고주파 여기함으로써 질소 래디컬이 형성된다. 형성된 질소 래디컬은 상기 피처리 기판 W의 표면을 따라서 흘러, 상기 배기구(21A) 및 펌프(24)를 거쳐서 배기된다. 그 결과, 상기 프로세스 공간(21B)은 기판 W의 래디컬 질화에 적당한, 1.33㎩~1.33㎪(0.01~10Torr) 범위의 프로세스압으로 설정된다. 특히 6.65~133㎩(0.05~1.0Torr)의 압력 범위를 사용하는 것이 바람직하다. 이렇게 해서 형성된 질소 래디컬은 상기 피처리 기판 W의 표면을 따라서 흐를 때에, 피처리 기 판 W의 표면을 질화한다.
도 1의 기판 처리 장치(20)를 사용함으로써, 상기 피처리 기판 W의 표면에 상기 UV-O2 처리에 의해 매우 얇은 산화막을 형성하고, 그 후에 필요에 따라서 상기 산화막 표면을 상기 RF-N2 처리에 의해, 더욱 질화하는 것이 가능하게 된다.
도 6의 질화 공정에서는, 질화 처리에 앞서는 퍼지 공정에서는 상기 밸브(23A 및 23C)가 개방되고, 밸브(24A)가 폐쇄됨으로써 상기 처리 공간(21B)의 압력이 1.33×10-1~1.33×10-4㎩의 압력까지 감압되어, 처리 공간(21B) 중에 잔류하고 있는 산소나 수분이 퍼지된다. 그 후의 질화 처리에서는 밸브(23A 및 23C)는 폐쇄되고, 터보 분자 펌프(23B)는 프로세스 공간(21B)의 배기 경로에는 포함되지 않는다. 이와 같이 도 6의 질화 공정에서는, 프로세스가 상기 1.33㎩~1.33㎪(0.01~10Torr)의 프로세스압으로 실행되기 때문에, 상기 1.33×10-1~1.33×10-4㎩로의 감압 공정시에 처리 용기 내에 잔류한 산소 또는 수분은, 프로세스시에는 질소 가스에 의해 치환되고, 도 6의 질화 공정에서, 산화에 의한 증막이 발생하는 일은 없다.
[실시예]
이와 같이, 도 1의 기판 처리 장치(20)를 사용함으로써, 450℃ 이하의 저온에서 고품질의 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 실리콘 기판 표면에 형성할 수 있지만, 앞서도 설명한 바와 같이, 상기 UV-O2 처리 또는 상기 RF-N2 처리를 보다 높은 기판 온도로 실행함으로써, 보다 고품질의 실리콘 산화막 또는 질화막을 얻고자 하는 요망이 존재한다.
이하, 이러한 요망에 대응한 본 발명의 바람직한 실시예에 대해서 설명한다.
[실시예 1]
도 7은 본 발명의 실시예 1에 있어서의 성막 처리를 나타내는 흐름도이다.
도 7을 참조하면, 본 실시예에서는 공정 11에서 실리콘 기판을 도 1의 기판 처리 장치(20)의 처리 용기(21) 중에 도입하고, 공정 12에서 이를 450℃ 이상, 예를 들면 650~750℃ 정도의 처리 온도로 승온하며, 공정 13에서 상기 UV-O2 처리를 상기 처리 온도에 있어서 실행하여, 상기 실리콘 기판 표면에 고품질의 실리콘 산화막(래디컬 산화막)을 형성한다. 또한, 필요에 따라서 공정 14에서 상기 실리콘 산화막을 RF-N2 처리를 실행함으로써, 산질화막으로 변환한다.
도 8은 도 7의 승온 공정 12로서, 종래 사용되고 있는 승온 레시피의 하나를 나타낸다.
도 8을 참조하면, DHF(묽은 불산) 세정하여 표면을 청정하게 형성된 30㎝ 직경의 실리콘 기판이 상기 처리 용기(21) 중에 피처리 기판 W로서 도입되어, 665㎩(5Torr)의 압력 하, 질소 가스를 3000SCCM의 유량 공급하고, 이 상태에서 상기 실리콘 기판을 750℃로 유지된 기판 유지대(22) 상에 30초간 유지한다(Recover 1). 이 동안에 상기 피처리 기판 W는 상기 소정의 처리 온도까지 승온한다(승온 레시피).
상기 승온 레시피 후, 피처리 기판 W의 휘어짐을 해소하는 휘어짐 복구 레시피가 실행된다. 이 휘어짐 복구 레시피는, 상기 승온 레시피 및 이하에 설명하는 Pre-UVO2 레시피와 함께, 도 7의 공정 13의 UV-O2 프로세스에 선행하는 승온 공정 12의 기판 컨디셔닝(conditioning) 레시피를 구성한다.
보다 구체적으로는, 먼저 상기 질소 가스 유량을 3000~100SCCM으로 설정하고, 상기 기판 유지대(22) 상에 마련된 리프터 핀을 구동하여 기판 W를 기판 유지대(22)로부터 들어 올리며(Pin-Up), 또한 상기 터보 분자 펌프(23B)에 의해 상기 처리 용기(21) 내부의 프로세스 공간(21B)을 10초간 잠그고 0.798㎩(0.006Torr)의 압력까지 감압한다. 또한, 상기 프로세스 공간(21B)에 질소 가스를 100SCCM의 유량으로 공급하여 상기 0.798㎩의 압력을 유지하면서, 이 상태를 60초간 유지함으로써, 상기 기판 W의 휘어짐을 해소한다(Recover 2).
또한, 그 후, 질소 가스의 공급을 정지하면 상기 리프터 핀을 하강시키고(Pin-Down), 휘어짐이 해소된 기판 W를 기판 유지대(22) 상에 유지한다. 또한, 이 상태에서, 질소 가스 공급 정지와 동시에, 또는 그 후에, 산소 가스를 상기 처리 용기(21) 중에 450SCCM의 유량으로 10초간 도입하여 프로세스 공간(21B)의 압력을 13.3㎩(0.1Torr)로 설정하고, 자외광을 조사하는 pre-UVO2 처리를 실행하여(자외광 조사는 필수적이지 않음), 앞서 설명한 공정 13에서의 UV-O2 처리의 개시에 구비 한다. 또한, 이하에 계속되는 실험에서는, 기판 유지대(22)의 유지 온도와 열전쌍 부착 기판에서 측정한 기판 온도 사이에는 50℃의 차가 있고, 실제의 기판 처리 온도는, 이 경우 700℃ 정도이다. 이러한 pre-UVO2 처리의 결과, 처리 용기 내의 질소 가스가 산소 가스에 의해 치환되는 동시에, UV-O2 처리에 구비한 산소 가스의 프리플로(free flow)가 이루어져, 상기 UV-O2 처리시의 산소 유량이 안정된다.
도 9는 상기 도 8의 레시피에서 승온한 실리콘 기판에 대해서 구한, C1s(탄소1s 궤도)의 XPS(X-ray photoelectron spectroscopy) 스펙트럼을 나타낸다. 단, 도 9(a)는 기판 중심부에서의 XPS 스펙트럼을, 도 9(b)는 기판 주변부에서의 XPS 스펙트럼을 나타낸다.
도 9를 참조하면, 탄소1s 궤도의 XPS 스펙트럼은 285eV 근방에 피크를 갖지만, 이 탄소는 주로 분위기로부터 기판 표면에 흡착된 유기물에 유래되는 것으로 생각된다. 이 피크의 근방, 다소 낮은 에너지 쪽에는 SiC의 피크가 존재하고 있으며, 특히 도 9(b)의 기판 주변부에 대한 데이터에서는, 스펙트럼 중에, 흡착 유기물 분자 유래의 실질적인 SiC의 피크가 관측되는 것을 알 수 있다.
도 9의 결과는, 이러한 승온 레시피를 실행한 경우, 실리콘 기판의 특히 주변부에서, 유기물에 기인하는 SiC가 불순물로서 형성되기 쉬운 것을 의미하고 있다. 이는 앞서의 WO03/063220, 또는 Kawase 외의 보고와 조화적이다.
도 10은 본 발명의 실시예에 따른 승온 레시피를 나타낸다.
도 10을 참조하면, DHF(묽은 불산) 세정하여 표면을 청정하게 형성된 30㎝ 직경의 실리콘 기판이 상기 처리 용기(21) 중에 피처리 기판 W로서 도입되어, 665㎩(5Torr)의 압력 하, 질소 가스를 2000SCCM, 산소 가스를 1000SCCM의 유량으로 각각 공급하고, 이 상태에서 상기 기판 W를 예를 들면 750℃로 유지된 기판 유지대(22) 상에 30초간 유지한다(Recover 1). 이 동안에 상기 피처리 기판 W는 상기 소정의 처리 온도까지 승온한다(승온 레시피). 이 Recover 1공정에서는, 450℃의 온도로 승온할 때까지 피처리 기판을 산소 분위기 중에 유지하는 것이 중요하며, 또한 실리콘 기판 표면에, 두께가 0.4㎚ 이하인 매우 얇은 산화막이 형성되는 것이 중요하다. 이러한 산화막을, 실리콘 기판 표면을 종단하고 있는 수소가 탈리하기 전에 형성함으로써, 탄소와 Si의 접촉이 저지된다.
상기 승온 레시피 후, 본 실시예에 있어서도, 상기 승온 레시피에서 상기 기판 W에 발생한 휘어짐을 회복하는 휘어짐 복구 레시피가 실행된다. 이 휘어짐 복구 레시피는 상기 승온 레시피 및 이하에 설명하는 Pre-UVO2 레시피와 함께, 도 7의 공정 13의 UV-O2 프로세스에 선행하는 승온 공정 12의 기판 컨디셔닝 레시피를 구성한다.
보다 구체적으로는, 먼저 상기 기판 유지대(22) 상에 마련된 리프터 핀을 구동하여 기판 W를 기판 유지대(22)로부터 들어 올리고(Pin-Up), 동시에 상기 질소 가스의 공급을 정지하여, 산소 가스의 유량을 100SCCM까지 저감한다. 또한, 상기 터보 분자 펌프(23B)에 의해 상기 처리 용기(21) 내부의 프로세스 공간(21B)을 10초간 잠그고 0.798㎩(0.006Torr)의 압력까지 감압한다. 또한, 상기 프로세스 공 간(21B)에 산소 가스를 100SCCM의 유량으로 공급하여 상기 0.798㎩의 압력을 유지하면서, 이 상태를 60초간 유지함으로써, 상기 기판 W의 휘어짐이 해소된다(Recover 2).
또한, 그 후, 상기 리프터 핀을 하강시켜(Pin-Down), 휘어짐이 해소된 기판 W를 기판 유지대(22) 상에 유지한다. 또한, 이 상태에서 산소 가스 유량을 450SCCM까지 10초간 가해서 증가시켜, 상기 프로세스 공간(21B)의 압력을 13.3㎩(0.1Torr)로 설정하고, 자외광을 조사함으로써 pre-UVO2 처리 공정을 실행하여(자외광 조사는 필수적이지 않음), 앞서 설명한 공정 13에서의 UV-O2 처리의 개시에 구비한다. 앞서도 설명한 바와 같이, 이러한 pre-UVO2 처리의 결과, 처리 용기 내의 질소 가스가 산소 가스에 의해 치환되는 동시에, UV-O2 처리에 구비한 산소 가스의 프리플로가 이루어져, 상기 UV-O2 처리시의 산소 유량이 안정된다.
도 11은 상기 도 10의 레시피에서 승온한 실리콘 기판에 대해서 구한, C1s(탄소1s 궤도)의 XPS 스펙트럼을 나타낸다. 단, 도 11(a)는 기판 중심부에서의 스펙트럼을, 도 11(b)는 기판 주변부에서의 스펙트럼을 나타낸다.
도 11을 참조하면, 이러한 승온 레시피에서 승온된 실리콘 기판에서는, 기판 중심부 및 기판 주변부 중 어디에서도 SiC의 피크는 관측되지 않는 것을 알 수 있다.
도 12는 본 발명의 실시예의 또 다른 승온 레시피를 나타낸다.
도 12를 참조하면, DHF(묽은 불산) 세정하여 표면을 청정하게 형성된 30㎝ 직경의 실리콘 기판이 상기 처리 용기(21) 중에 피처리 기판 W로서 도입되고, 상기 프로세스 공간(21B)의 압력이 상기 터보 분자 펌프(23B)에 의해 7.98㎩(0.06Torr)로 설정된다.
또한, 상기 피처리 기판 W를 회전시키면서, 상기 7.98㎩의 압력 하, 산소 가스를 1000SCCM 유량으로 공급하고, 이 상태에서 상기 피처리 기판 W를 25초간 유지한다(Recover 1). 또한, 상기 기판의 회전을 정지하여(Rstop), 상기 산소 가스의 공급을 정지하고, 질소 가스 유량을 3000SCCM까지 서서히 증가시켜, 상기 프로세스 공간의 프로세스압을 15초간 가해서 665㎩(5.0Torr)까지 증대시킨다. 이 동안에 상기 피처리 기판 W는 상기 소정의 처리 온도까지 승온한다(승온 레시피).
상기 승온 단계 후, 상기 승온 공정에서 발생한 피처리 기판 W의 휘어짐을 되돌리는 휘어짐 복구 레시피에 진입한다.
보다 구체적으로는, 상기 승온 단계가 종료한 단계에서 리프터 핀을 상승시켜(PinUp), 상기 기판 W를 기판 유지대(22)로부터 들어 올림으로써, 상기 휘어짐 복구 레시피가 개시된다. 이 휘어짐 복구 레시피는 상기 승온 레시피 및 이하에 설명하는 Pre-UVO2 레시피와 함께, 도 7의 공정 13의 UV-O2 프로세스에 선행하는 승온 공정 12의 기판 컨디셔닝 레시피를 구성한다.
상기 리프터 핀을 상승시킨 후, 상기 질소 가스 유량을 100SCCM으로 감소시켜, 상기 프로세스 공간(21B) 중에 잔류하고 있었던 산소 가스를 퍼지하고, 또한 상기 프로세스 공간(21B)을 상기 터보 분자 펌프(23B)에 의해 배기하여, 10초간 잠궈서 상기 프로세스 공간(21B)의 프로세스압을 O.798㎩(0.006Torr)로 설정한다(Recover 2).
상기 Recover2의 상태를 70초간 계속함으로써 상기 기판 W의 휘어짐이 해소되고, 그 후 다시 리프터 핀을 하강시켜(PinDown), 또한 질소 가스의 공급을 차단하여, 산소 가스를 450SCCM의 유량으로 공급함으로써 상기 프로세스 공간(21B)에서의 프로세스압을 13.3㎩(0.1Torr)로 설정하고, 자외광을 조사하여 pre-UVO2 처리 공정을 실행하며(자외광 조사는 필수적이지 않음), 다음 UV-O2 프로세스에 구비한다.
도 13은 상기 도 12의 레시피에서 승온한 실리콘 기판에 대해서 구한, C1s(탄소1s 궤도)의 XPS 스펙트럼을 나타낸다. 단, 도 13(a)는 기판 중심부에서의 스펙트럼을, 도 13(b)는 기판 주변부에서의 스펙트럼을 나타낸다.
도 13을 참조하면, 이러한 승온 레시피에서 승온된 실리콘 기판에서는, 기판 중심부에서는 SiC의 피크는 관측되지 않지만, 기판 주변부에서는 SiC가 형성되어 있는 것을 알 수 있다.
이에 반하여, 도 14는 본 발명의 실시예에서 사용한, 승온 공정에서 도 1의 자외광원(25)을 구동하는 공정을 포함하는 다른 승온 레시피를 나타낸다.
도 14를 참조하면, DHF(묽은 불산) 세정하여 표면을 청정하게 형성된 30㎝ 직경의 실리콘 기판이 상기 처리 용기(21) 중에 피처리 기판 W로서 도입되고, 상기 프로세스 공간(21B)의 압력이 상기 터보 분자 펌프(23B)에 의해 7.98㎩(0.06Torr) 로 설정된다.
또한, 상기 피처리 기판 W를 회전시키면서, 상기 7.98㎩의 압력 하, 질소 가스를 1000SCCM 유량으로 공급하고, 이 상태에서 파장이 172㎚인 자외광을 조사하면서 상기 피처리 기판 W를 25초간 유지한다(Recover 1). 또한, 상기 기판 W의 회전을 정지하여(Rstop), 상기 질소 가스 유량을 3000SCCM까지 서서히 증가시키고, 상기 프로세스 공간의 프로세스압을 665㎩(5.0Torr)로 설정한다. 이 동안에 상기 피처리 기판 W는 상기 소정의 처리 온도까지 승온한다(승온 레시피).
상기 승온 레시피 후, 상기 승온 공정에서 발생한 피처리 기판 W의 휘어짐을 되돌리는 휘어짐 복구 레시피에 진입한다. 이 휘어짐 복구 레시피는, 상기 승온 레시피 및 이하에 설명하는 Pre-UVO2 레시피와 함께, 도 7의 공정 13의 UV-O2 프로세스에 선행하는 승온 공정 12의 기판 컨디셔닝 레시피를 구성한다.
보다 구체적으로는, 상기 승온 단계의 종료 후 15초간 경과 후에, 리프터 핀을 상승시켜(PinUp), 기판 W를 기판 유지대(22)로부터 들어 올림으로써, 상기 휘어짐 복구 단계가 개시된다.
상기 리프터 핀을 상승시키는(PinUP) 동시에 상기 질소 가스의 유량은 100SCCM으로 감소되고, 또한 상기 프로세스 공간(21B)을 상기 터보 분자 펌프(23B)에 의해 배기하며, 10초간 잠궈서 상기 프로세스 공간(21B)의 프로세스압을 0.798㎩(0.006Torr)로 설정한다(Recover 2).
상기 Recover 2의 상태를 70초간 계속함으로써 상기 기판 W의 휘어짐을 해소 한 후, 다시 리프터 핀을 하강시키고(PinDown), 또한 질소 가스의 공급을 차단하여, 산소 가스를 450SCCM의 유량으로 공급함으로써 상기 프로세스 공간(21B)에서의 프로세스압을 13.3㎩(0.1Torr)로 설정하고, 자외광을 조사하여 pre-UVO2 처리 공정을 실행하고(자외광 조사는 필수적이지 않음), 다음 UV-O2 프로세스에 구비한다.
도 15는 상기 도 14의 레시피에서 승온한 실리콘 기판에 대해서 구한, C1s(탄소1s 궤도)의 XPS 스펙트럼을 나타낸다. 단, 도 15(a)는 기판 중심부에서의 스펙트럼을, 도 15(b)는 기판 주변부에서의 스펙트럼을 나타낸다.
도 15를 참조하면, 도 14의 레시피에 의해 기판 중심부에서는 SiC의 형성이 억제되어 있지만, 기판 주변부에서는 여전히 SiC의 형성이 발생하고 있는 것을 알 수 있다. 이 결과는, 나중에 다른 결과와 정리해서 평가한다.
도 16은 본 발명의 발명자가 본 발명의 실시예에 따른 다른 승온 레시피를 나타낸다.
도 16을 참조하면, DHF(묽은 불산) 세정하여 표면이 청정해진 30㎝ 직경의 실리콘 기판이 상기 처리 용기(21) 중에 피처리 기판 W로서 도입되고, 상기 프로세스 공간(21B)의 압력이 상기 터보 분자 펌프(23B)에 의해 7.98㎩(0.06Torr)로 설정된다.
또한, 상기 피처리 기판 W를 회전시키면서, 상기 7.98㎩의 압력 하, 산소 가스를 500SCCM, 질소 가스를 1000SCCM 유량으로 각각 공급하고, 이 상태에서 파장이 172㎚인 자외광을 조사하면서 상기 피처리 기판 W를 25초간 유지한다(Recover 1). 또한, 상기 기판 W의 회전을 정지하고(Rstop), 산소 가스 공급을 차단하여, 상기 질소 가스 유량을 3000SCCM까지 서서히 증가시켜, 상기 프로세스 공간의 프로세스압을 665㎩(50Torr)로 설정한다. 이 동안에 상기 피처리 기판 W는 상기 소정의 처리 온도까지 승온한다(승온 레시피).
상기 승온 단계 후, 상기 승온 단계에서 피처리 기판 W에 발생한 휘어짐을 해소하는 휘어짐 복구 레시피가 실행된다. 이 휘어짐 복구 레시피는, 상기 승온 레시피 및 이하에 설명하는 Pre-UVO2 레시피와 함께, 도 7의 공정 13의 UV-O2 프로세스에 선행하는 승온 공정 12의 기판 컨디셔닝 레시피를 구성한다.
보다 구체적으로는, 또한 상기 승온 레시피의 종료 후 15초간 경과 후에, 리프터 핀을 상승시켜(PinUp), 기판 W를 기판 유지대(22)로부터 들어 올림으로써, 상기 휘어짐 복구 단계가 개시된다. 이 휘어짐 복구 레시피는, 상기 승온 레시피 및 이하에 설명하는 Pre-UVO2 레시피와 함께, 도 7의 공정 13의 UV-O2 프로세스에 선행하는 승온 공정 12의 기판 컨디셔닝 레시피를 구성한다.
상기 리프터 핀을 상승시키는(PinUP) 동시에 상기 질소 가스의 유량은 100SCCM으로 감소되고, 또한 상기 프로세스 공간(21B)을 상기 터보 분자 펌프(23B)에 의해 배기하여, 10초간 잠궈서 상기 프로세스 공간(21B)의 프로세스압을 0.798㎩(0.006Torr)로 설정한다(Recover 2).
상기 Recover 2의 상태를 70초간 계속함으로써 상기 기판 W의 휘어짐을 해소한 후, 다시 리프터 핀을 하강시키고(PinDown), 또한 질소 가스의 공급을 차단하 여, 산소 가스를 450SCCM의 유량으로 공급함으로써 상기 프로세스 공간(21B)에서의 프로세스압을 13.3㎩(0.1Torr)로 설정하여, 자외광을 조사하는 pre-UVO2 처리 공정을 실행하고(자외광 조사는 필수적이지 않음), 다음 UV-O2 프로세스에 구비한다.
도 17은 상기 도 16의 레시피에서 승온한 실리콘 기판에 대해서 구한, C1s(탄소1s 궤도)의 XPS 스펙트럼을 나타낸다. 단, 도 17(a)는 기판 중심부에서의 스펙트럼을, 도 17(b)는 기판 주변부에서의 스펙트럼을 나타낸다.
도 17을 참조하면, 도 16의 레시피에 의해 기판 중심부에서는 SiC의 형성이 억제되어 있지만, 기판 주변부에서는 여전히 SiC의 형성이 발생하고 있는 것을 알 수 있다. 이 결과는, 나중에 다른 결과와 정리해서 평가한다.
도 18은 본 발명의 발명자가 본 발명의 실시예에서 사용한 다른 승온 레시피를 나타낸다.
도 18을 참조하면, DHF(묽은 불산) 세정하여 표면이 청정하게 형성된 30㎝ 직경의 실리콘 기판이 상기 처리 용기(21) 중에 피처리 기판 W로서 도입되고, 상기 프로세스 공간(21B)의 압력이 상기 터보 분자 펌프(23B)에 의해 7.98㎩(0.06Torr)로 설정된다.
또한, 상기 피처리 기판 W를 회전시키면서, 상기 7.98㎩의 압력 하, 산소 가스를 1000SCCM의 유량으로 공급하고, 이 상태에서 파장이 172㎚인 자외광을 조사하면서 상기 피처리 기판 W를 25초간 유지한다(Recover 1). 이 처리는 450℃ 이하의 기판 온도로 행해진다. 또한, 상기 기판 W의 회전을 정지하고(Rstop), 상기 산소 가스의 공급을 차단하여, 질소 가스를 유량이 3000SCCM에 도달할 때까지 서서히 공급하고, 상기 프로세스 공간의 프로세스압을 665㎩(5.0Torr)로 설정한다. 이 동안에 상기 피처리 기판 W는 상기 소정의 처리 온도까지 승온한다(승온 레시피). 이 Recover 1 공정에서는, 기판이 450℃의 온도로 승온할 때까지의 동안에 기판 표면에 산소 분위기 중에서 자외광 조사를 실행함으로써, 실리콘 기판 표면에 두께가 0.4㎚ 이하인 매우 얇은 산화막이 형성되는 것이 중요하다. 이와 같이 실리콘 기판 표면을 종단하고 있는 수소가 탈리하기 전에 실리콘 기판 표면에 산화막을 형성함으로써, 기판 표면에서의 탄소와 Si와의 접촉이 저지된다.
상기 승온 레시피 후, 상기 승온 단계에서 피처리 기판 W에 발생한 휘어짐을 해소하는 휘어짐 복구 레시피가 실행된다. 이 휘어짐 복구 레시피는, 상기 승온 레시피 및 이하에 설명하는 Pre-UVO2 레시피와 함께, 도 7의 공정 13의 UV-O2 프로세스에 선행하는 승온 공정 12의 기판 컨디셔닝 레시피를 구성한다.
보다 구체적으로는, 상기 승온 단계의 종료 후 15초간 경과 후에, 리프터 핀을 상승시켜(PinUp), 기판 W를 기판 유지대(22)로부터 들어 올림으로써, 상기 휘어짐 복구 레시피가 개시된다.
상기 리프터 핀을 상승시키는(PinUP) 동시에 상기 질소 가스의 유량은 100SCCM으로 감소되고, 또한 상기 프로세스 공간(21B)을 상기 터보 분자 펌프(23B)에 의해 배기하여, 10초간 잠궈서 상기 프로세스 공간(21B)의 프로세스압을 0.798㎩(0.006Torr)로 설정한다(Recover 2).
상기 Recover 2의 상태를 70초간 계속함으로써 상기 기판 W의 휘어짐을 해소한 후, 다시 리프터 핀을 하강시키고(PinDown), 또한 질소 가스의 공급을 차단하여, 산소 가스를 450SCCM의 유량으로 공급하여 질소 가스를 치환ㆍ배제하고, 상기 프로세스 공간(21B)에서의 프로세스압을 13.3㎩(0.1Torr)로 설정하여, 처리실 내의 압력을 안정화시켜, 자외광을 조사하는 pre-UVO2 처리 공정을 실행하고(자외광 조사는 필수적이지 않음), 다음 UV-O2 프로세스에 구비한다.
도 19는 상기 도 18의 레시피에서 승온한 실리콘 기판에 대해서 구한, C1s(탄소1s 궤도)의 XPS 스펙트럼을 나타낸다. 단, 도 19(a)는 기판 중심부에서의 스펙트럼을, 도 19(b)는 기판 주변부에서의 스펙트럼을 나타낸다.
도 19를 참조하면, 도 18의 레시피에 의해 기판 중심부에서도, 기판 주변부에서도 SiC의 피크는 검출되지 않아, SiC의 형성이 억제되어 있는 것을 알 수 있다. 이 결과는, 나중에 다른 결과와 정리해서 평가한다.
도 20은 본 발명의 발명자가 본 발명의 실시예에서 사용한 다른 승온 레시피를 나타낸다.
도 20을 참조하면, DHF(묽은 불산) 세정하여 표면을 청정하게 형성한 30㎝ 직경의 실리콘 기판이 상기 처리 용기(21) 중에 피처리 기판 W로서 도입되고, 상기 프로세스 공간(21B)의 압력이 상기 터보 분자 펌프(23B)에 의해 7.98㎩(0.06Torr)로 설정된다.
또한, 상기 피처리 기판 W를 회전시키면서, 상기 7.98㎩의 압력 하, 산소 가 스를 1000SCCM의 유량으로 공급하고, 이 상태에서 파장이 172㎚인 자외광을 조사하면서 상기 피처리 기판 W를 10초간 유지한다(Recover 1). 또한, 상기 기판 W의 회전을 정지하고(Rstop), 상기 산소 가스의 공급을 차단하여, 질소 가스를 유량이 3000SCCM에 도달할 때까지 서서히 공급하고, 상기 프로세스 공간의 프로세스압을 665㎩(5.0Torr)로 설정한다. 이 동안에 상기 피처리 기판 W는 상기 소정의 처리 온도까지 승온한다(승온 레시피).
상기 승온 레시피 후, 상기 승온 단계에서 피처리 기판 W에 발생한 휘어짐을 해소하는 휘어짐 복구 레시피가 실행된다. 이 휘어짐 복구 레시피는, 상기 승온 레시피 및 이하에 설명하는 Pre-UVO2 레시피와 함께, 도 7의 공정 13의 UV-O2 프로세스에 선행하는 승온 공정 12의 기판 컨디셔닝 레시피를 구성한다.
보다 구체적으로는, 상기 승온 레시피의 종료 후 15초간 경과 후에, 리프터 핀을 상승시켜(PinUp), 기판 W를 기판 유지대(22)로부터 들어 올림으로써, 상기 휘어짐 복구 레시피가 개시된다.
상기 리프터 핀을 상승시키는(PinUp) 동시에 상기 질소 가스의 유량은 100SCCM으로 감소되고, 또한 상기 프로세스 공간(21B)을 상기 터보 분자 펌프(23B)에 의해 배기하여, 10초간 잠궈서 상기 프로세스 공간(21B)의 프로세스압을 0.798㎩(0.006Torr)로 설정한다(Recover 2).
상기 Recover 2의 상태를 70초간 계속함으로써 상기 기판 W의 휘어짐을 해소한 후, 다시 리프터 핀을 하강시키고(PinDown), 또한 질소 가스의 공급을 차단하 여, 산소 가스를 450SCCM의 유량으로 공급함으로써 상기 프로세스 공간(21B)에서의 프로세스압을 13.3㎩(0.1Torr)로 설정하고, 자외광을 조사하는 pre-UVO2 처리 공정을 실행하여, 다음 UV-O2 프로세스에 구비한다.
도 21은 상기 도 20의 레시피에서 승온한 실리콘 기판에 대해서 구한, C1s(탄소1s 궤도)의 XPS 스펙트럼을 나타낸다. 단, 도 21(a)는 기판 중심부에서의 스펙트럼을, 도 21(b)는 기판 주변부에서의 스펙트럼을 나타낸다.
도 21을 참조하면, 도 20의 레시피에 의해 기판 중심부에서는 SiC의 형성이 억제되어 있지만, 기판 주변부에서는 SiC이 발생하고 있는 것을 알 수 있다.
도 22는 상기 실시예를 기초로, 승온 공정에서 UV 조사 공정을 포함하지 않는 경우에 있어서의 산소 분압과 SiC 형성과의 관계를 나타내는 도면이다.
도 22를 참조하면, Recover 1의 승온 공정에서 450℃까지의 승온을 50Torrㆍsec(6.65㎪ㆍsec) 이하의 저산소 분압 분위기에서 실행한 경우에는, 실리콘 기판 표면에 SiC가 형성되지만, 50Torrㆍsec 이상의 산소 분압 분위기에서 실행한 경우에는 SiC 형성이 억제되는 것을 알 수 있다. 이것은, SiC 형성을 억제할 수 있는 임계적인 산소 분압이 상기 50Torrㆍsec(6.65㎪ㆍsec) 근방에 존재하고 있는 것을 의미한다. 이는, 450℃까지 기판 온도가 승온할 때까지, 50Torrㆍscc 이상의 산소 분압 분위기 중에서 승온함으로써, 실리콘 기판 표면을 종단하고 있었던 수소가 탈리하기 전에 실리콘 기판 표면에 SiO2막을 형성시킨 것에 의해, 기판 온도가 450℃ 이상으로 상승하고 나서도 상기 매우 얇은 SiO2막이 기판 표면에서의 탄소와 Si의 접촉을 저지하기 때문이라고 생각된다.
이에 반하여, 도 23은 승온 공정 중에 자외광 조사를 실행한 경우의 SiC 형성의 유무와 산소 분압과의 관계를 나타낸다.
도 23을 참조하면, 승온시의 산소 분압이 낮은 경우에 SiC 형성이 발생하고, 산소 분압이 높은 경우에 SiC 형성이 억제되는 경향은, 도 23에서도 도 22와 동일하게 보이지만, SiC 형성은 자외광 조사 시간에 의해서도 변화되고, 예를 들면 산소 분압 0.06Torr(7.98㎩)에 있어서 자외광 조사를 10초간 실행한 경우(0.6Torrㆍsec=79.8㎩ㆍsec)에는 SiC 형성이 발생하고 있었던 것에, 동일한 자외광 조사를 25초간 실행한 경우(1.5Torrㆍsec=199㎩ㆍsec)에는 SiC 형성이 억제되는 것을 알 수 있다. 실제로는 자외광 조사를 25초간 실행한 경우, 산소 분압을 0.04Torr(5.28㎩)까지 저감하더라도, SiC 형성은 억제할 수 있다. 또한, 도 23에서는 산소 분압이 0.03Torr(4.0㎩)의 경우, 25초간의 자외광 조사를 실행하더라도(0.75 Torrㆍsec=99.8㎩ㆍsec) SiC가 형성되어 있지만, 보다 긴 자외광 조사를 실행함으로써, 이 SiC 형성은 억제할 수 있을 가능성이 있음을 알 수 있다.
도 23의 결과는, 실리콘 기판을 승온할 때에, 기판 온도가 기판 표면에 SiC가 형성되는 450℃에 도달하기 전에, 실리콘 기판 표면을 산소 래디컬에 의해 처리함으로써, 실리콘 기판 표면을 종단하고 있는 수소 원자가 산소 원자로 치환되고, 그 때 기판 표면에 부착하고 있는 유기물은 산소 원자와 반응하여 제거되어, SiC 형성이 억제되는 기구를 시사하고 있다고 생각된다.
이와 같이, 본 실시예에 의하면, 실리콘 기판의 승온시에 자외광 조사를 실 행함으로써, SiC 형성을 억제하는 데 필요한 산소 분압을 현저히 저감할 수 있고, 이에 따라서, 실리콘 산화막 상에서 실제의 성막 처리를 개시할 때까지 형성되는 산화막의 막두께를, 전형적으로는 0.15㎚ 이하로 억제하는 것이 가능하게 된다.
또한, 본 실시예에서는 피처리 기판 W로서 DHF 처리된 수소 종단된 실리콘 기판을 사용했지만, NH4OH/H2O2/H2O 혼합액을 사용한 SC-1 세정과 DHF 세정을 조합한 세정 처리를 실행한 실리콘 기판을 사용함으로써, 자외광 조사 시간을 더욱 단축하여, 스루풋을 향상시키는 것도 가능하다.
[실시예 2]
도 24는 본 발명의 실시예 2에 따른 성막 방법을 나타낸다.
도 24를 참조하면, 본 실시예에서는 공정 1에서 DHF 세정한 실리콘 기판을 상기 기판 처리 장치(20)의 처리 용기(21) 중에 상기 처리 기판 W로서 도입하고, 공정 2에서 이를 N2 또는 Ar 등의 비활성 분위기 중, SiC가 형성되지 않도록 450℃의 온도까지 승온시키고, 또한 공정 3에서 상기 UV-O2 처리를 실행하여, 실리콘 기판 표면에 약 0.4㎚의 균일한 실리콘 산화막을 형성한다. 기판 온도를 450℃ 이하로 한 경우, 실리콘 기판 표면을 종단하고 있는 수소 원자가 이탈하지 않고, 실리콘 기판은 표면이 수소 종단된 상태에서 UV-O2 산화되기 때문에, 기판 표면에 SiC가 형성되지 않는다.
도 24의 성막 방법에서는, 또한 공정 4에서 이렇게 해서 형성된 실리콘 산화 막을 Ar 분위기 중, 900℃에서 30초간 열처리하여, 치밀한 실리콘 산화막으로 변환한다.
또한, 도 25(a), 25(b)는 도 24의 성막 방법의 변형예를 나타낸다.
도 25(a)를 참조하면, 본 실시예에서는 상기 공정 3에서 UV-O2 처리에 의해 막두께가 0.4㎚인 실리콘 산화막을 형성한 후, 공정 4의 열처리 공정 전에, 공정 5에서 도 1의 리모트 래디컬원(26)을 구동하여 앞서 설명한 RF-N2 처리를 실행하고, 상기 실리콘 산화막을 실리콘 산질화막으로 변환한다. 이 공정 5에서는, 상기 RF-N2 처리는 반드시 450℃ 이하의 온도로 실행할 필요는 없어, 보다 높은 온도에서 처리를 실행하는 것도 가능하다.
한편, 도 25(b)의 프로세스에서는, 도 25(a)에서의 공정 5와 공정 4의 순서를 역전하고 있으며, 공정 4에서 열처리를 실행한 치밀한 산화막에 대하여 공정 5에서 RF-N2 처리를 실행한다.
도 26은 이렇게 해서 형성한 실리콘 산화막 또는 실리콘 산질화막에 대해서 구한 C1s의 XPS 스펙트럼을 나타낸다. 단, 도 26 중, SiO2는 도 24의 공정 3에서 형성된 실리콘 산화막을, SiO2/anneal은 도 24의 공정 4에서 형성된 실리콘 산화막을 나타낸다. 또한, 도 26 중, SiON은 도 25의 공정 5에서 형성된 실리콘 산질화막을, 또한 도 26 중, SiON/anneal은 도 25의 공정 4에서 형성된 실리콘 산질화막을 나타낸다.
도 26을 참조하면, 어떤 경우에도, SiC를 나타내는 피크는 관측되지 않는 것을 알 수 있다. 단, 도 26 중, 데이터 점을 피트하고 있는 선은, C-C 결합, C-O 결합 및 C-O2 결합에 각각 상등하는 가우스 피크를 합성한 커브이다.
도 26의 결과는, 실리콘 기판 표면에, 기판 표면의 유기물이 실리콘 원자와 반응하여 SiC를 형성하는 450℃ 이하의 온도에서 UV-O2 처리에 의해 극히 얇은, 0.4㎚ 정도의 막두께의 실리콘 산화막을 형성함으로써, SiC의 형성이 억제되는 것을 나타내고 있다.
이렇게 해서 UV-O2 처리에 의해 형성된 실리콘 산화막은 안정하고, 또한 고품질이며, 일례에서는 도 24의 공정 3의 직후의 상태에서 0.39㎚의 막두께를 갖고 있는 것이 확인되었다. 한편, 이 실리콘 산화막을 공정 4에서 Ar 분위기 중, 900℃에서 열처리한 경우에도 막두께는 0.42㎚이며, 거의 증막하고 있지 않는 것이 확인되었다.
한편, 도 25의 실리콘 질화막의 경우, 공정 5의 직후에서의 막두께가 0.56㎚이었던 것이, 공정 4 후에 0.60㎚로까지 증대하고 있는 것이 확인되었다. 또한, 이에 따라서, 막 중의 질소 농도가 공정 5 직후의 상태에서 11.83원자%이었던 것이, 공정 4 후에는 9.21%까지 감소하고 있어, 다소의 질소 원자의 탈리가 발생하고 있는 것이 확인되었다.
이와 같이 도 25의 실리콘 질화막에서는 공정 4의 열처리 전후에서 질소 농도 및 막두께에 변화가 관찰되었기 때문에, 질소 N1s 궤도의 XPS 스펙트럼에 의해, 막 중에서의 질소의 상태를 조사하였다.
도 27은 도 25의 열처리 공정 4의 전후에서의 상기 실리콘 산질화막의 N1sXPS 스펙트럼을 비교해서 나타낸다.
도 27을 참조하면, 열처리 전에 비해서 열처리 후에는 N1s의 피크가 0.15eV 정도 낮은 에너지 쪽으로 시프트하고 있으며, 이는 질소 원자의 제 2 근접 원자로서의 실리콘 원자의 비율이 증가하고 있는 것, 환언하면 표면 부근의 질소 원자가 탈리하고 있는 것을 나타내고 있다. 한편, 스펙트럼 구조에는 큰 변화는 보이지 않기 때문에, 계면 준위를 형성하는 실리콘/산화막 계면으로의 질소 원자의 현저한 석출은 발생하고 있지 않는다고 생각된다.
또한, 도 28(a)는 도 25의 공정 5에서 얻어진 실리콘 산질화막의 N1sXPS 스펙트럼을, 또한 도 28(b)는 도 25의 공정 4에서 얻어진 실리콘 산화막의 N1sXPS 스펙트럼을, 모두 15°의 검출각 및 90°의 검출각으로 측정한 결과를 나타낸다. 여기서, 15°의 검출각의 XPS 스펙트럼은 실리콘 산화막 표면 근처의 질소 원자의 상태를 주로 나타내고 있으며, 90°의 검출각의 XPS 스펙트럼은 실리콘 산화막 심부의 질소 원자의 상태를 주로 나타내고 있다.
도 28(a), (b)도, 심부의 질소 원자에서는 제 2 근접 원자로서 실리콘 원자가 많은 데 반하여, 표면 근방의 질소 원자에서는 제 2 근접 원자로서 산소 원자가 많은, 예기된 결과를 나타내고 있다.
또한, 도 28(a)와 도 28(b)를 비교하면, 어떤 검출각에서도 스펙트럼 구조에 실질적인 변화가 없고, 이는 열처리를 실행하더라도 질소 원자가 실리콘 산질화막 중을 이동하여 실리콘 기판과의 계면 근방에 축적되지 않는 것을 의미하고 있다.
이와 같이, 도 28의 결과는, 도 25의 공정 4의 고온 열처리를 실행하더라도, 실리콘 산질화막 중에서의 질소 원자의 분포가 크게 변하거나, 질소 원자가 실리콘 산화막과 실리콘 기판과의 계면 근방에 축적하지 않는 것을 나타내고 있다.
또한, 도 29는 도 23 또는 도 24의 프로세스에서 형성된 실리콘 산화막 또는 실리콘 산질화막에 대해서 관측된, Si2p3 /2XPS 스펙트럼을 나타낸다. 단, 도면 중, UVO2/POA(포스트 어닐)의 데이터 중, 파선은 도 24의 공정 3 상태의 실리콘 산화막의 Si2p3 /2XPS 스펙트럼을, 실선은 공정 4 상태의 실리콘 산화막의 Si2p3 /2XPS 스펙트럼을 나타낸다. 또한, 도 29 중, UVO2/POA의 데이터 중, 파선은 도 25의 공정 5 상태의 실리콘 산질화막의 Si2p3 /2XPS 스펙트럼을, 실선은 공정 4 상태의 실리콘 산질화막의 Si2p3 /2XPS 스펙트럼을 나타낸다. 도면 중, XPS 스펙트럼은 Si2p3 /2 피크에 의해 규격화하고 있다.
도 29를 참조하면, 어떤 시료에 있어서도 공정 4의 열처리를 실행함으로써, 스펙트럼 피크가 높은 에너지쪽으로 시프트하고 있어, Si 원자-산소 원자간의 결합이 강하게 되어, 원자 간격이 감소하고, 막 밀도가 향상한 것을 나타내고 있다.
도 30(a), (b)는 각각 도 24의 공정 3 및 공정 4에서 얻어진 실리콘 산화막에서의 Si4+, Si3+, Si2+, Si1+, Si0+의 XPS 스펙트럼을 나타낸다. 단, 도면 중, 가는 선은 이들 각각의 XPS 피크를 가우스 함수 또는 호이트(Hoyt) 함수에 의해 피 트한 결과를 나타낸다. 또한, 도면 중, XPS 스펙트럼은 Si2p3 /2 피크에 의해 규격화하고 있다.
도 30(a)와 (b)를 비교하면, 열처리 전(도 30(a))에서는 Si2+과 Si0+의 피크 면적비가 0.018이었던 것이, 열처리 후(도 30(b))에서는 0.014로 감소하고 있으며, 이 것은 실리콘 기판과 실리콘 산화막과의 계면이 열처리의 결과, 평탄화하고 있는 것을 나타내고 있다.
도 31(a), (b)는 각각 도 25의 공정 5 및 공정 4에서 얻어진 실리콘 산질화막에서의 Si4+, Si3+, Si2+, Si1+, Si0+의 XPS 스펙트럼을 나타낸다. 단, 도면 중, 가는 선은 이들 각각의 XPS 피크를 가우스 함수에 의해 피트한 결과를 나타낸다. 또한, 도면 중, XPS 스펙트럼은 Si2p3 /2 피크에 의해 규격화하고 있다.
도 31(a), (b)를 비교하면, 열처리 전(도 31(a))에서는 Si2+과 Si0+의 피크 면적비가 0.027이었던 것이, 열처리 후(도 31(b))에서는 0.019로 감소하고 있으며, 이것은 실리콘 기판과 실리콘 산화막과의 계면이 열처리의 결과, 평탄화하고 있는 것을 나타내고 있다.
이와 같이, 도 25 또는 도 26의 공정에 따른 성막 방법에서는, 실리콘 기판 상에서의 SiC 형성을 억제할 수 있는 동시에 막 특성 및 계면 특성을 향상시키는 것이 가능해진다.
도 32(a)는 도 24 또는 도 25의 프로세스에 의해 형성한 실리콘 산화막 또는 실리콘 산질화막에 흡착한 탄소의 C1s 속박 에너지를 나타낸다.
도 32(a)를 참조하면, 예를 들면 도 24의 공정 3에서 형성된 실리콘 산화막에 흡착한 탄소의 C1s 속박 에너지는, 공정 4의 열처리 후, 감소하는 것을 알 수 있다. 마찬가지로 도 24의 공정 5에서 형성된 실리콘 산질화막에 흡착한 탄소의 C1s 속박 에너지도, 공정 4의 열처리 후에는 감소하는 것을 알 수 있다.
도 32(b)는 도 32(a)의 효과를 고려한, 상기 실리콘 기판/실리콘 산화막/흡착 탄소 원자로 이루어지는 계(係)의 밴드 구조를 나타낸다.
도 32(b)를 참조하면, 접지된 실리콘 기판을 기준으로 생각한 경우, 기판 표면에 흡착된 탄소 원자의 C1s 준위는 산화막 내의 전하 또는 쌍극자 밀도에 기인하는 표면 준위의 영향을 받는 것을 알 수 있다.
또한, 도 32(b)로부터, 열처리에 의해 막 중의 전하가 경감된 경우, 밴드의 구부러짐도 경감되어, C1s의 속박 에너지도 작아지는 것을 알 수 있다.
이상을 생각하면, 고온으로 열처리된 실리콘 산화막 또는 실리콘 산질화막은 막 중 전하가 적은 양질의 막인 것을 알 수 있다. 이상을 정리하면, 도 24 또는 도 25에서의 공정 4의 열처리에 의해, 또한 도 25의 공정 5에서의 RF-N2 처리에 의해, 산화막 또는 산질화막의 계면 특성뿐만 아니라, 막 자체의 특성도 향상시킬 수 있어, 고품질의 막을 얻는 것이 가능하게 된다.
도 33은 동일한 정도의 막두께를 갖는 산질화막 A, B, C의, XPS 쪽에 의한 O1s 광전자의 에너지 손실 스펙트럼을 나타낸다. 단, 도 33 중, 각 스펙트럼 A~C는 O1s 광전자의 피크 면적이 동등하게 되도록 규격화되어 있고, 보기 쉽게 하기 위해서 세로 방향에 적당한 간격으로 옮겨서 배치하고 있다. 또한, 도면 중에는, XPS법에 의해 얻어진 순수한 데이터 점 이외에, 이들 데이터 점을 FFT(고속 퓨리에 변환)에 의해 평활화해서 얻은 스펙트럼을 가는 실선으로 나타내고 있다.
상기 산질화막 A, B, C에 대해서 보면, 산질화막 A에서는, 베이스로 되는 산화막이 저온(400℃)에서 SPA(slot Plate Antenna) 마이크로파 플라즈마에 의해 여기된 산소 래디컬을 사용하여 실리콘 기판 상에 형성된 래디컬 산화막인 데 반하여, 산질화막 B에서는, 베이스 산화막이, 상기 마이크로파 플라즈마에 의해 여기된 산소 래디컬을 사용하여 고온(700℃)으로 실리콘 기판 상에 형성된 래디컬 산화막으로 이루어진다. 또한, 막 C에서는 상기 베이스 산화막은, 본원 발명의 형성 방법을 이용하여 450℃까지로 UV-O2 처리에서 실리콘 기판 상에 0.4㎚의 막두께의 산화막을 형성하고, 또한 고온(700℃)에서 파장이 172㎚인 자외광에 의해 여기된 자외광 여기 산소 래디컬을 사용하여 처리함으로써 형성된 래디컬 산화막(UV-O2막)으로 이루어진다. 상기 래디컬 산화막 C의 형성은, 67㎩의 프로세스압으로, 산소를 450SCCM의 유량으로 공급하면서 300초간 실행하고 있다. 또한, 상기 산질화막 A~C 중 어느 하나에서도, 베이스 산화막은 상기 SiC 결함이 발생하지 않는 방법으로 형성되어 있다.
다음에, 상기 베이스 산화막의 질화 처리는, 상기 막 A~C 중 어느 하나에서도 SPA 마이크로파 플라즈마 처리에 의해 실행하고 있다. 보다 구체적으로는 상기 질화 처리는, 127㎩의 프로세스압 하, Ar 가스와 질소 가스를 각각 2000SCCM 및 150SCCM으로 공급하고, 이에 또한 마이크로파를 1600W의 파워로 공급하여, 11초간 실행하고 있다. SPA 마이크로파 플라즈마 처리에 대해서는, 예컨대 일본 특허 공개 제2000-294550호 공보를 참조한다. 또한, 플라즈마원으로서는, 전자 온도가 낮은 ICP(induction-coupled plasma)나 표면파 간섭 플라즈마 등을 사용하는 것도 가능하다. 또한, 산화 처리는 급속 열산화 처리에 의해 행해져도 무방하다.
도 33의 FFT 평활화 스펙트럼을 참조하면, 산질화막 A(스펙트럼 A)에서는 검출된 O1s 광전자의 수는, 도면 중에 점선으로 나타낸 약 3.5eV의 에너지 손실값으로부터 대략 직선적으로 증가하기 시작하는 것을 알 수 있다. 도 33에서는, 이에 대응하여 동일한 기울기의 직선을, 스펙트럼 A의 데이터 점의 상한 레퍼런스 및 하한 레퍼런스로서 나타내고 있다. 또한, 동일한 기울기의 직선을 스펙트럼 B 및 C에 대해서도, 데이터 점의 상한 레퍼런스 및 하한 레퍼런스로서 나타내고 있다.
스펙트럼 B의 FFT 평활화 스펙트럼과 상기 상한 레퍼런스 및 하한 레퍼런스를 비교하면, FFT 평활화 스펙트럼의 직선성에는 상기 스펙트럼 A의 경우에 대하여 다소의 차이가 있지만, FFT 평활화 스펙트럼과 상기 상한 및 하한 레퍼런스 사이의 평행 관계는, 스펙트럼 A의 경우와 거의 마찬가지로 유지되고 있는 것을 알 수 있다.
이에 반하여, 스펙트럼 C의 경우에는, 3.5eV의 에너지 손실값에 있어서는 검출 O1s 광전자수의 상기 스펙트럼 A 또는 스펙트럼 B에서의 명확한 상승은 발생하지 않고, 한편, 9eV의 에너지 손실값에 있어서 광전자 수의 증가가 개시되는 것을 알 수 있다.
이와 같이 산화막을 질화 처리하여 산질화막을 형성할 때에, 베이스로서 사용된 산화막의 형성 프로세스에 의해, 에너지 손실 스펙트럼에 차가 발생하는 것을 알 수 있다.
도 34는 이러한 베이스 산화막의 형성 프로세스에 의해 산질화막의 에너지 손실 스펙트럼에 차가 발생하는 기구를 설명하는 도면이다.
도 34를 참조하면, 실리콘 산화막이 충분히 두꺼운 경우에는, 에너지 손실 스펙트럼의 상승은, 이상적 산화막의 밴드갭에 대응한 약 9eV의 에너지 손실값으로 발생한다. 이는, O1s 광전자의 일부가 산화막 내에서 비탄성 충돌을 발생하고, 그 결과, 가전자대 Ev 중의 전자를 전도대 Ec로 여기하는 데 필요한 9eV의 에너지가 이 여기 과정에 사용되어 버리기 때문이다. K.Takahashi 외, Jpn.J.Appl.Phys.41, L223, 2002를 참조.
그런데, 산화막의 막두께가 감소하면, 실리콘 기판 중의 가전자대 Ev 및 전도대 Ec의 상태 밀도, 따라서 파동 함수가 터널 효과에 의해 산화막 중에 침입하고, 그 결과, 산화막 중에서 발생한 O1s 광전자는 이러한 상태 밀도 사이에서 발생하는 밴드간 천이에 의해서도 에너지 손실을 입게 된다. 상기 스펙트럼 A 또는 스펙트럼 B에서, 3.5eV의 에너지 손실값에 있어서 O1s 광전자의 수가 증가하기 시작하는 것은, 이들 산질화막 A, B 중에서는 기판 실리콘의 상태 밀도의 침입이 발생하고 있고, 침입한 상태 밀도에 의한 실리콘의 밴드간 직접 천이(Γ점에서의 천이)가 에너지 손실을 발생하고 있는 것에 기인하는 것으로 생각된다.
이에 반하여, 동일한 정도의 막두께를 갖는 산질화막 C에서는, 막 중에 실리 콘 기판 중 직접 천이에 대응하는 밴드간 직접 천이를 야기하는 파동 함수의 침입 정도가 감소하고 있으며, 이 상황을 반영해서, O1s 광전자 수의 증가가 3.5eV가 아니라 9eV에서 발생하고 있는 것으로 생각된다. 이러한 파동 함수의 침입 정도의 감소는, 산질화막 C가 급준하게 상승하는 준위 장벽을 형성하고 있는 것을 나타내고 있으며, 또한 산질화막과 실리콘 기판과의 계면 특성, 예를 들면 표면 거칠기가 원자층 레벨에서 향상하고 있는 것을 시사하고 있다.
실제, 계면 특성의 차이는 도 35에 나타내는 SiON막 A, B, C의 Si2p 스펙트럼으로부터도 명백하다.
도 35를 참조하면, 산질화막 A, B, C에서, 실리콘 기판과 SiON막과의 계면의 조성 천이층을 나타내는 Si1+, Si2+ 및 Si3+ 피크에 다소의 차이가 존재하는 것이 인정된다. 특히 산질화막 C에서는, 다른 산질화막 A, B에 비해서, 산화 가수(價數)가 적은 Si1+ 피크의 신호 강도가 감소하고 있다.
도 36은 도 24 또는 도 25의 프로세스를 실행하는 데 적합한 클러스터형의 기판 처리 시스템(100)을 나타낸다.
도 36을 참조하면, 기판 처리 시스템(100)은 기판 반입/반출을 위한 로드록실(101)과, 이에 결합한 반송 아암(102A)을 갖는 진공 기판 반송실(102)을 포함하고, 상기 진공 기판 반송실(102)에는 상기 도 1의 기판 처리 장치(20)로 이루어지는 처리실(103)과, 급속 열처리(RTP)실(104)과, 고유전체막의 퇴적을 행하는 CVD 또는 ALD 처리실(105)이 결합되어 있다.
그래서, 상기 로드록실(101)에 도입된 실리콘 기판은 상기 진공 기판 반송 실(102)로부터 상기 처리실(103)로 반송되고, SiC 형성이 발생하지 않는 450℃ 이하의 온도로 UV-O2 처리에 의해, 도 24 또는 도 25의 공정 3에 대응하여, 두께가 약 0.4㎚인 실리콘 산화막이 형성된다. 상기 처리실은 손상이 없는 ICP 플라즈마 또는 마이크로파 플라즈마를 이용한 산화 처리를 실행하는 것이더라도 무방하다.
이 후, 상기 실리콘 기판은 상기 진공 기판 반송실(102)을 통해서 상기 RTP 처리실(104)에 반송되고, 도 24 또는 도 25의 공정 4에 대응하는 열처리가 이루어진다.
또한, 상기 열처리 공정 후, 상기 실리콘 기판은 상기 진공 기판 반송실(102)을 거쳐서 처리실(105)에 반송되고, HfO2나 HfSiO4, Al2O3 등, 또는 이들 조합으로 이루어지는 고유전체막이 퇴적된다.
도 36의 기판 처리 시스템(100)에 있어서, 필요에 따라서 상기 처리실(103)에서 도 24의 공정 5에 대응한 RF 질화 처리 공정을 실행하는 것도 가능하고, 다른 처리실을 마련하여 처리해도 된다. 또한, 도 36의 기판 처리 시스템(200)에 있어서, 상기 처리실(104)에서 한층 더한 UV-O2 또는 RF-N2 처리를, 상기 처리실(103)에서의 보다도 높은 온도에서 실행하는 것도 가능하다. 상기 처리실은 손상이 없는 ICP 플라즈마 또는 마이크로파 플라즈마를 이용한 산화ㆍ질화 처리실이더라도 무방하다.
또한, 도 36의 기판 처리 시스템(100)에 있어서, 상기 처리실(103)에서 형성된 산화막 또는 산질화막의, 상기 처리실(104)에서의 열처리는, 상기 처리실(105) 에서 고유전체막을 형성한 후, 상기 고유전체막의 열처리와 동시에 일괄적으로 실행하는 것도 가능하다. 이 경우는, 도 37에 나타내는 경로로 실리콘 기판을 반송하면 된다.
또한, 도 38에 나타내는 바와 같이 다른 클러스터형 처리 장치를 사용하여, 여러 가지의 경로 (1), (2)로 기판을 반송하는 것도 가능하다. 이 경우, 예를 들면 처리실(103)에서 급속 열산화(RT 산화) 처리, ICP 산화 처리 또는 SPA 산화 처리 등을 실행하는 것이 가능하고, 마찬가지로 처리실(104)에서 급속 열질화(RT 질화) 처리, ICP 질화 처리 또는 SPA 질화 처리를 실행하는 것이 가능하다.
또한, 이상에 설명한 실시예 1 및 실시예 2에 있어서, 자외광을 조사하여 기판 표면을 산소 래디컬 처리할 때, 또는 산화막을 형성할 때에 산소 가스 대신에 NO 가스를 공급하는 것도 가능하다.
또한, 광원(25)으로서 사용되는 엑시머 램프는 172㎚ 파장의 자외광을 방사하는 것이 바람직하지만, 산소 가스 또는 NO 가스를 여기하여 산소 래디컬을 형성할 수 있는 것이면, 다른 파장의 엑시머 램프를 사용하는 것도 가능하다. 또한, 효율은 뒤떨어지지만, 수은 램프를 사용하는 것도 가능하다.
본 발명에서 설명한 승온 과정을 적절히 제어하는 방법은, 실리콘 산화막 형성에 사용되는 여러 가지의 수법과 조합하는 것이 가능하다.
[실시예 3]
도 39a는 도 1의 기판 처리 장치(20)를 포함하는 기판 처리 시스템(200)의 전체 구성을 나타내는 도면, 도 39b는 도 39a의 시스템(200)에서 상기 기판 처리 장치(20)를 제어하는 데 사용되는 컴퓨터의 구성을 나타낸다.
도 39a를 참조하면, 기판 처리 시스템(200)은 산소 가스원(경우에 따라서는 NO 가스원)(202O) 및 질소 가스원(202N)을 포함하는 가스 공급계를 구비하고, 상기 산소 가스원(202O) 중의 산소 가스는 밸브(203), 질량 유량 제어기(204) 및 밸브(205)를 거쳐서 상기 가스 노즐(21D)에, 또한 밸브(206), 질량 유량 제어기(207) 및 밸브(208)를 거쳐서 상기 리모트 플라즈마원(26)에 공급된다.
또한, 상기 질소 가스원(202N) 중의 질소 가스는 밸브(209), 질량 유량 제어기(210) 및 밸브(211)를 거쳐서 상기 리모트 플라즈마원(26)에, 밸브(212), 질량 유량 제어기(213) 및 밸브(214)를 거쳐서 상기 퍼지 라인(21c)에, 또한 밸브(215), 질량 유량 제어기(216) 및 밸브(217)를 거쳐서 상기 다른 퍼지 라인(22b)에 공급된다.
또한, 상기 시스템(200)에는, 상기 밸브(203, 205, 206, 208, 209, 211, 212, 214, 215, 217) 및 질량 유량 제어기(204, 207, 210, 213, 216)를 제어하는 시스템 제어기(201)가 마련되어 있다.
상기 시스템 제어기(201)는 또한, 상기 자외광원(25), 리모트 플라즈마원(26), 히터(22A), 밸브(23A, 23C, 23D, 24A, 24c, 27A, 29A, 29C, 29D), 터보 분자 펌프(23B, 29B), APC(23D, 24B), 드라이 펌프(24), 도시하지 않은 기판 유지대(22)에 마련된 리프터 핀 구동 장치, 및 도시하고 있지 않은 기판 유지대(22)의 승강 기구 등을 제어하고, 이에 따라, 상기 기판 처리 장치(20)는 앞서 도 7~23에 서 설명한 기판 처리, 또는 도 24~37에서 설명한 기판 처리를 실행한다.
또한, 상기 시스템 제어기(201)는 도 37 또는 38에 나타내는 클러스터형 처리 장치의 제어를 실행하는 것에도 사용된다.
도 39b는 이러한 제어 장치(201)의 구성예를 나타낸다.
도 39b를 참조하면, 제어 장치(201)는 범용 컴퓨터이며, 시스템 버스(1000)에 접속된 CPU(1001), 메모리(1002), 키보드 또는 마우스 등의 입력 디바이스가 접속되는 입출력 인터페이스(1003), 표시 장치(1004), 플로피 디스크 드라이브(1005), 하드디스크 드라이브(1006), CD/DVD 드라이브(1007) 등을 포함하고 있다.
상기 플로피 디스크 드라이브 또는 CD/DVD 드라이브(1007)에는 대응한 플로피 디스크 또는 광디스크 등의 컴퓨터 판독 가능한 기억 매체(1011)가 협동하여, 이들에 기록된 기판 처리 장치(20)의 제어 프로그램이 하드디스크 드라이브(1006) 중에 저장된다.
상기 하드디스크 드라이브(1006) 중의 제어 프로그램은 상기 메모리(1002) 중에 전개되고, CPU(1001)는 상기 제어 프로그램에 따른 처리를 실행한다.
도 39b의 컴퓨터(201)에서는, 상기 시스템 버스(1000)에 인터페이스 유닛(1008)이 장착되어 있고, 상기 컴퓨터(201)는 상기 제어 프로그램에 따른 처리를 실행함으로써, 상기 인터페이스 유닛(1008)을 거쳐서 상기 기판 처리 장치(20)를 제어한다. 이에 따라, 상기 기판 처리 장치(20)는 앞서 설명한 기판 처리를 실행한다.
또한, 상기 컴퓨터(201)에서는 상기 시스템 버스(1000)에, 네트워크(1010)에 접속된 네트워크 인터페이스 유닛(1009)이 접속되어 있고, 상기 제어 프로그램을 상기 네트워크(1010) 경유로 다운로드하는 것도 가능하다.
또한, 상기 실시예에서는, 상기 제어 프로그램은 상기 하드디스크 드라이브(1006)에 저장하는 예를 설명했지만, 플로피 디스크 또는 광디스크 등의 기록 매체로부터 직접적으로 메모리(1002) 중에 제어 프로그램을 전개하는 것도 가능하다. 또한, 상기 네트워크(1010)로부터 네트워크 인터페이스(1009)를 거쳐서 직접적으로 제어 프로그램을 메모리(1002) 중에 전개하는 것도 가능하다. 이 경우, 상기 기판 처리 장치(20)를 네트워크(1010)를 거쳐서 원격 제어하는 것도 가능하다.
또한, 상기 제어 장치(201)는 상기 기판 처리 장치(20)에 의해 도 36 또는 37에 나타내는 클러스터형의 기판 처리 시스템(100)을 구성한 경우, 상기 기판 처리 장치(20)를, 기판 반송실(102)을 거친 기판의 반송 제어를 포함하여, 제어하는 데 유효하다.
이상, 본 발명의 바람직한 실시예에 대해서 설명했지만, 본 발명은 이러한 특정한 실시예에 한정되는 것이 아니라, 특허청구의 범위에 기재한 요지 내에서 여러 가지의 변형ㆍ변경이 가능하다.
본 발명에 의하면, 피처리 기판의 승온을, 산소를 포함하는 분위기 중에서 실행할 때에 자외광 조사를 실행함으로써, 기판 온도가 450℃를 초과하여 기판 표 면을 종단하고 있는 수소가 탈리함으로써 기판 표면이 활성화할 때에, 기판 표면이 조속히 산소 원자에 의해 덮여지고, 기판 표면에 잔류하는 유기물 또는 탄소가 산소와 반응하여 제거되어, 기판 표면에서의 SiC 형성을 효과적으로 억제하는 것이 가능하게 된다. 특히 자외광 조사를 실행함으로써, 피처리 기판의 승온중에 SiC 형성을 억제하기 위해서 도입할 필요가 있는 산소 가스의 분압을 현저하게 저감하는 것이 가능하게 되어, 승온중에 있어서의, 환언하면 실질적인 성막 공정의 개시 전에 있어서의 실리콘 기판 표면으로의 산화막의 형성이 효과적으로 억제된다. 그 결과, 소망하는 성막을, SiC 형성을 억제하면서, 높은 스루풋으로 실행하는 것이 가능하게 된다.
또한, 본 발명에 의하면, 처음으로 피처리 기판 표면에 산화막을, 자외광 여기한 산소 래디컬에 의해 상기 450℃ 이하의 기판 온도에서 형성함으로써, 그 후의 열처리를 위해서 450℃를 초과하는 온도까지 기판 온도를 승온하더라도 SiC 형성을 억제할 수 있어, 막 특성이 향상한다. 또한, 기판과 산화막과의 계면이 평탄화되어, 계면 특성이 향상한다.

Claims (35)

  1. 처리 용기 내에서 피처리 기판 표면에 산화막을 형성하는 성막 방법으로서,
    상기 기판을 소정의 처리 온도 이상까지 승온하는 승온 공정과,
    상기 승온 공정 후, 상기 기판 표면에 산소 가스를 여기할 수 있는 에너지를 조사하여, 래디컬 산화막을 형성하는 성막 공정
    을 포함하고,
    상기 승온 공정은, 상기 기판의 온도가 450℃에 도달하기 전에, 산소를 포함하는 분위기 중에 상기 기판을 유지하는 유지 공정을 구비하는
    것을 특징으로 하는 성막 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 기판 승온 공정은, 상기 기판 표면에 산소 가스를 여기할 수 있는 에너지를 조사하는 공정을 포함하는 것을 특징으로 하는 성막 방법.
  4. 제 1 항에 있어서,
    상기 에너지를 조사하는 공정은 자외광을 조사하는 공정으로 이루어지는 것을 특징으로 하는 성막 방법.
  5. 제 4 항에 있어서,
    상기 자외광은 172㎚의 파장을 갖는 것을 특징으로 하는 성막 방법.
  6. 제 1 항에 있어서,
    상기 기판은, 상기 산소를 포함하는 분위기 중에 유지될 때, 회전되는 것을 특징으로 하는 성막 방법.
  7. 제 1 항에 있어서,
    상기 피처리 기판은 실리콘을 주성분으로서 포함하는 반도체 기판인 것을 특징으로 하는 성막 방법.
  8. 제 1 항에 있어서,
    상기 산소를 포함하는 분위기는 산소 가스를 포함하는 것을 특징으로 하는 성막 방법.
  9. 제 8 항에 있어서,
    상기 산소 가스는 분압으로 5㎩ 이상의 농도로 포함되는 것을 특징으로 하는 성막 방법.
  10. 제 1 항에 있어서,
    상기 산소를 포함하는 분위기는 NO 가스를 포함하는 것을 특징으로 하는 성막 방법.
  11. 제 1 항에 있어서,
    상기 승온 공정은, 산소 분압과 처리 시간의 곱이 199㎩ㆍsec 이하로 되도록 실행되는 것을 특징으로 하는 성막 방법.
  12. 제 1 항에 있어서,
    상기 승온 공정은, 상기 기판이 상기 소정의 온도에 도달하기 전에 상기 피처리 기판 표면이 0.4㎚ 이하 두께의 산화막으로 덮여지도록 실행되는 것을 특징으로 하는 성막 방법.
  13. 제 1 항에 있어서,
    상기 소정의 처리 온도는 450~750℃의 범위인 것을 특징으로 하는 성막 방법.
  14. 제 1 항에 있어서,
    상기 소정의 처리 온도는 700℃ 이상인 것을 특징으로 하는 성막 방법.
  15. 제 1 항에 있어서,
    상기 승온 공정에서 상기 기판은, 상기 산소를 포함하는 분위기 중에 제 1 압력에서 유지되고,
    상기 승온 공정 후, 상기 산화막을 형성하는 공정 전에, 상기 기판을 보다 낮은 제 2 압력으로, 비활성 분위기 중에서 유지하는 공정을 더 포함하는 것
    을 특징으로 하는 성막 방법.
  16. 제 15 항에 있어서,
    상기 기판을 상기 제 2 압력으로 유지하는 공정은, 상기 기판을 기판 유지대로부터 들어 올린 상태에서 실행되는 것을 특징으로 하는 성막 방법.
  17. 피처리 기판 표면에 산화막을 형성하는 공정과,
    상기 산화막을 비활성 가스 분위기 중에서 열처리하는 공정으로 이루어지는 성막 방법에 있어서,
    상기 산화막을 형성하는 공정은,
    상기 기판 표면에 산소를 포함하는 가스를 공급하는 공정과,
    상기 산소를 포함하는 가스를 자외광에 의해 여기하여, 산소 래디컬을 형성하는 공정과,
    상기 산소 래디컬에 의해 상기 기판 표면을 산화하는 공정
    을 포함하되,
    상기 기판 표면을 산화하는 공정은 450℃ 이하의 기판 처리 온도에서 실행되고,
    상기 열처리 공정은 상기 기판 처리 온도보다도 높은 온도에서 실행되는 것
    을 특징으로 하는 성막 방법.
  18. 제 17 항에 있어서,
    상기 산화막의 형성 공정 후, 상기 열처리 공정 전에, 상기 산화막을 플라즈마 질화 처리하는 공정을 포함하는 것을 특징으로 하는 성막 방법.
  19. 제 17 항에 있어서,
    상기 열처리 공정 후에, 상기 산화막을 플라즈마 질화 처리하는 공정을 포함하는 것을 특징으로 하는 성막 방법.
  20. 제 17 항에 있어서,
    상기 산화막을 형성하는 공정과 상기 열처리 공정은, 동일한 처리 용기 중에서 실행되는 것을 특징으로 하는 성막 방법.
  21. 제 17 항에 있어서,
    상기 산화막을 형성하는 공정은 제 1 처리 용기 중에서 실행되고, 상기 열처리 공정은 제 2 처리 용기 중에서 실행되는 것을 특징으로 하는 성막 방법.
  22. 실행시, 범용 컴퓨터에 의해 기판 처리 장치를 제어하고, 상기 기판 처리 장치에게, 그 처리 용기 내에서 피처리 기판 표면에 산화막을 형성하는 성막 방법을 실행시키는 프로그램 코드 수단을 포함하는 컴퓨터 판독 가능한 기록 매체로서,
    상기 성막 방법은,
    상기 기판을 소정의 처리 온도 이상까지 승온하는 승온 공정과,
    상기 승온 공정 후, 상기 기판 표면에 산소 가스를 여기할 수 있는 에너지를 조사하여, 래디컬 산화막을 형성하는 성막 공정
    을 포함하고,
    상기 승온 공정은, 상기 기판의 온도가 450℃에 도달하기 전에, 산소를 포함하는 분위기 중에 상기 기판을 유지하는 유지 공정을 구비하는
    것을 특징으로 하는 컴퓨터 판독 가능한 기록 매체.
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 실행시, 범용 컴퓨터에 의해 기판 처리 장치를 제어하고, 상기 기판 처리 장치에게 성막 방법을 실행시키는 프로그램 코드 수단을 포함하는 컴퓨터 판독 가능한 기록 매체로서,
    상기 성막 방법은,
    피처리 기판 표면에 산화막을 형성하는 공정과,
    상기 산화막을 비활성 가스 분위기 중에서 열처리하는 공정을 갖고,
    상기 산화막을 형성하는 공정은,
    상기 기판 표면에 산소를 포함하는 가스를 공급하는 공정과,
    상기 산소를 포함하는 가스를 자외광에 의해 여기하여, 산소 래디컬을 형성하는 공정과,
    상기 산소 래디컬에 의해 상기 기판 표면을 산화하는 공정을 포함하며,
    상기 기판 표면을 산화하는 공정은 450℃ 이하의 기판 처리 온도에서 실행되고,
    상기 열처리 공정은 상기 기판 처리 온도보다 높은 온도에서 실행되는 것
    을 특징으로 하는 컴퓨터 판독 가능한 기록 매체.
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8168548B2 (en) * 2006-09-29 2012-05-01 Tokyo Electron Limited UV-assisted dielectric formation for devices with strained germanium-containing layers
WO2008081724A1 (ja) * 2006-12-28 2008-07-10 Tokyo Electron Limited 絶縁膜の形成方法および半導体装置の製造方法
EP2058844A1 (en) * 2007-10-30 2009-05-13 Interuniversitair Microelektronica Centrum (IMEC) Method of forming a semiconductor device
JP5665289B2 (ja) * 2008-10-29 2015-02-04 株式会社日立国際電気 半導体装置の製造方法、基板処理方法および基板処理装置
JP5813303B2 (ja) 2009-11-20 2015-11-17 株式会社日立国際電気 半導体装置の製造方法、基板処理方法および基板処理装置
JP5411171B2 (ja) * 2010-02-05 2014-02-12 東京エレクトロン株式会社 アモルファスカーボン膜を含む積層構造を形成する方法
US20130089944A1 (en) * 2010-06-11 2013-04-11 Amtech Systems, Inc. Solar cell silicon wafer process
JP2012054475A (ja) * 2010-09-02 2012-03-15 Hitachi Kokusai Electric Inc 基板処理装置及び半導体装置の製造方法
JP7278111B2 (ja) * 2019-03-08 2023-05-19 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法および熱処理装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002100627A (ja) * 2000-07-21 2002-04-05 Tokyo Electron Ltd 半導体装置の製造方法、基板処理装置および基板処理システム
JP2003218082A (ja) * 2002-01-23 2003-07-31 Tokyo Electron Ltd 基板処理方法および装置、半導体装置の製造装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4028135A (en) * 1976-04-22 1977-06-07 The United States Of America As Represented By The Secretary Of The Army Method of cleaning surfaces by irradiation with ultraviolet light
JPS58158914A (ja) * 1982-03-16 1983-09-21 Semiconductor Res Found 半導体製造装置
US4702936A (en) * 1984-09-20 1987-10-27 Applied Materials Japan, Inc. Gas-phase growth process
US4839145A (en) * 1986-08-27 1989-06-13 Massachusetts Institute Of Technology Chemical vapor deposition reactor
US4951601A (en) * 1986-12-19 1990-08-28 Applied Materials, Inc. Multi-chamber integrated process system
JPH02303131A (ja) * 1989-05-18 1990-12-17 Oki Electric Ind Co Ltd 絶縁膜形成方法
JPH07118522B2 (ja) * 1990-10-24 1995-12-18 インターナショナル・ビジネス・マシーンズ・コーポレイション 基板表面を酸化処理するための方法及び半導体の構造
JPH09153489A (ja) * 1995-11-30 1997-06-10 Toshiba Corp 半導体装置の製造方法
JPH11162970A (ja) 1997-11-25 1999-06-18 Sony Corp 酸化膜の形成方法
KR100502557B1 (ko) * 2000-09-18 2005-07-21 동경 엘렉트론 주식회사 게이트 절연체의 성막 방법, 게이트 절연체의 성막 장치및 클러스터 툴
JP4713752B2 (ja) * 2000-12-28 2011-06-29 財団法人国際科学振興財団 半導体装置およびその製造方法
JP4369091B2 (ja) * 2001-07-18 2009-11-18 東京エレクトロン株式会社 基板処理方法
KR100641762B1 (ko) * 2001-12-07 2006-11-06 동경 엘렉트론 주식회사 절연막의 질화 방법, 반도체 장치 및 반도체 장치의 제조방법, 기판 처리 장치 및 기판 처리 방법
JP2004253777A (ja) * 2003-01-31 2004-09-09 Nec Electronics Corp 半導体装置及び半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002100627A (ja) * 2000-07-21 2002-04-05 Tokyo Electron Ltd 半導体装置の製造方法、基板処理装置および基板処理システム
JP2003218082A (ja) * 2002-01-23 2003-07-31 Tokyo Electron Ltd 基板処理方法および装置、半導体装置の製造装置

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Publication number Publication date
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