KR100802857B1 - 반도체 집적 회로 장치 - Google Patents

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KR100802857B1
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야스히꼬 마쯔나가
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가부시끼가이샤 도시바
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Abstract

제어 게이트는 게이트간 절연막과 접촉하여 형성된 제1 도전막, 및 제1 도전막에 전기적으로 접속된 제2 도전막을 포함한다. 레벨간 절연막은 제1 및 제2 적층 게이트 구조물들을 서로 절연시킨다. 레벨간 절연막은 제1 절연막, 제2 절연막, 및 제1과 제2 절연막들 사이에 형성된 제3 절연막을 포함한다. 제1 절연막은 부유 게이트들을 서로 절연시키고, 제어 게이트들의 일부분들을 서로 절연시킨다. 제2 및 제3 절연막은 제어 게이트들의 다른 부분들을 서로 절연시킨다. 제3 절연막은 제1 및 제2 절연막에 관해 선택적 에칭 비를 갖는다.
제어 게이트, 게이트간 절연막, 레벨간 절연막, 적층 게이트 구조물, 도전막

Description

반도체 집적 회로 장치{Semiconductor Integrated Circuit Device}
도 1a는 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이의 평면도.
도 1b는 도 1a의 B-B 라인을 따라 절취하여 도시한 단면도.
도 1c는 도 1a의 C-C 라인을 따라 절취하여 도시한 단면도.
도 1d는 주변 트랜지스터를 도시한 단면도.
도 2a는 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이의 평면도.
도 2b는 도 2a의 B-B 라인을 따라 절취하여 도시한 단면도.
도 2c는 도 2a의 C-C 라인을 따라 절취하여 도시한 단면도.
도 2d는 주변 트랜지스터를 도시한 단면도.
도 3a는 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이의 평면도.
도 3b는 도 3a의 B-B 라인을 따라 절취하여 도시한 단면도.
도 3c는 도 3a의 C-C 라인을 따라 절취하여 도시한 단면도.
도 3d는 주변 트랜지스터를 도시한 단면도.
도 4a는 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이의 평면도.
도 4b는 도 4a의 B-B 라인을 따라 절취하여 도시한 단면도.
도 4c는 도 4a의 C-C 라인을 따라 절취하여 도시한 단면도.
도 4d는 주변 트랜지스터를 도시한 단면도.
도 5a는 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이의 평면도.
도 5b는 도 5a의 B-B 라인을 따라 절취하여 도시한 단면도.
도 5c는 도 5a의 C-C 라인을 따라 절취하여 도시한 단면도.
도 5d는 주변 트랜지스터를 도시한 단면도.
도 6a는 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이의 평면도.
도 6b는 도 6a의 B-B 라인을 따라 절취하여 도시한 단면도.
도 6c는 도 6a의 C-C 라인을 따라 절취하여 도시한 단면도.
도 6d는 주변 트랜지스터를 도시한 단면도.
도 7a는 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이의 평면도.
도 7b는 도 7a의 B-B 라인을 따라 절취하여 도시한 단면도.
도 7c는 도 7a의 C-C 라인을 따라 절취하여 도시한 단면도.
도 7d는 주변 트랜지스터를 도시한 단면도.
도 8a는 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이의 평면도.
도 8b는 도 8a의 B-B 라인을 따라 절취하여 도시한 단면도.
도 8c는 도 8a의 C-C 라인을 따라 절취하여 도시한 단면도.
도 8d는 주변 트랜지스터를 도시한 단면도.
도 9a는 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이의 평면도.
도 9b는 도 9a의 B-B 라인을 따라 절취하여 도시한 단면도.
도 9c는 도 9a의 C-C 라인을 따라 절취하여 도시한 단면도.
도 9d는 주변 트랜지스터를 도시한 단면도.
도 10a는 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이의 평면도.
도 10b는 도 10a의 B-B 라인을 따라 절취하여 도시한 단면도.
도 10c는 도 10a의 C-C 라인을 따라 절취하여 도시한 단면도.
도 10d는 주변 트랜지스터를 도시한 단면도.
도 11a는 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이의 평면도.
도 11b는 도 11a의 B-B 라인을 따라 절취하여 도시한 단면도.
도 11c는 도 11a의 C-C 라인을 따라 절취하여 도시한 단면도.
도 11d는 주변 트랜지스터를 도시한 단면도.
도 12a는 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이의 평면도.
도 12b는 도 12a의 B-B 라인을 따라 절취하여 도시한 단면도.
도 12c는 도 12a의 C-C 라인을 따라 절취하여 도시한 단면도.
도 12d는 주변 트랜지스터를 도시한 단면도.
도 13a는 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이의 평면도.
도 13b는 도 13a의 B-B 라인을 따라 절취하여 도시한 단면도.
도 13c는 도 13a의 C-C 라인을 따라 절취하여 도시한 단면도.
도 13d는 주변 트랜지스터를 도시한 단면도.
도 14a는 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이의 평면도.
도 14b는 도 14a의 B-B 라인을 따라 절취하여 도시한 단면도.
도 14c는 도 14a의 C-C 라인을 따라 절취하여 도시한 단면도.
도 14d는 주변 트랜지스터를 도시한 단면도.
도 15a는 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이의 평면도.
도 15b는 도 15a의 B-B 라인을 따라 절취하여 도시한 단면도.
도 15c는 도 15a의 C-C 라인을 따라 절취하여 도시한 단면도.
도 15d는 주변 트랜지스터를 도시한 단면도.
도 16a는 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이의 평면도.
도 16b는 도 16a의 B-B 라인을 따라 절취하여 도시한 단면도.
도 16c는 도 16a의 C-C 라인을 따라 절취하여 도시한 단면도.
도 16d는 주변 트랜지스터를 도시한 단면도.
도 17a는 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이의 평면도.
도 17b는 도 17a의 B-B 라인을 따라 절취하여 도시한 단면도.
도 17c는 도 17a의 C-C 라인을 따라 절취하여 도시한 단면도.
도 17d는 주변 트랜지스터를 도시한 단면도.
도 18a는 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이의 평면도.
도 18b는 도 18a의 B-B 라인을 따라 절취하여 도시한 단면도.
도 18c는 도 18a의 C-C 라인을 따라 절취하여 도시한 단면도.
도 18d는 주변 트랜지스터를 도시한 단면도.
도 19a는 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이의 평면도.
도 19b는 도 19a의 B-B 라인을 따라 절취하여 도시한 단면도.
도 19c는 도 19a의 C-C 라인을 따라 절취하여 도시한 단면도.
도 19d는 주변 트랜지스터를 도시한 단면도.
도 20a는 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이의 평면도.
도 20b는 도 20a의 B-B 라인을 따라 절취하여 도시한 단면도.
도 20c는 도 20a의 C-C 라인을 따라 절취하여 도시한 단면도.
도 20d는 주변 트랜지스터를 도시한 단면도.
도 21a는 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이의 평면도.
도 21b는 도 21a의 B-B 라인을 따라 절취하여 도시한 단면도.
도 21c는 도 21a의 C-C 라인을 따라 절취하여 도시한 단면도.
도 21d는 주변 트랜지스터를 도시한 단면도.
도 22a는 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이의 평면도.
도 22b는 도 22a의 B-B 라인을 따라 절취하여 도시한 단면도.
도 22c는 도 22a의 C-C 라인을 따라 절취하여 도시한 단면도.
도 22d는 주변 트랜지스터를 도시한 단면도.
도 23a는 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이의 평면도.
도 23b는 도 23a의 B-B 라인을 따라 절취하여 도시한 단면도.
도 23c는 도 23a의 C-C 라인을 따라 절취하여 도시한 단면도.
도 23d는 주변 트랜지스터를 도시한 단면도.
도 24a는 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이의 평면도.
도 24b는 도 24a의 B-B 라인을 따라 절취하여 도시한 단면도.
도 24c는 도 24a의 C-C 라인을 따라 절취하여 도시한 단면도.
도 24d는 주변 트랜지스터를 도시한 단면도.
도 25a는 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이의 평면도.
도 25b는 도 25a의 B-B 라인을 따라 절취하여 도시한 단면도.
도 25c는 도 25a의 C-C 라인을 따라 절취하여 도시한 단면도.
도 25d는 주변 트랜지스터를 도시한 단면도.
도 25e는 도 25a의 E-E 라인을 따라 절취하여 도시한 단면도.
도 26a는 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이의 평면도.
도 26b는 도 26a의 B-B 라인을 따라 절취하여 도시한 단면도.
도 26c는 도 26a의 C-C 라인을 따라 절취하여 도시한 단면도.
도 26d는 주변 트랜지스터를 도시한 단면도.
도 27a는 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이의 평면도.
도 27b는 도 27a의 B-B 라인을 따라 절취하여 도시한 단면도.
도 27c는 도 27a의 C-C 라인을 따라 절취하여 도시한 단면도.
도 27d는 주변 트랜지스터를 도시한 단면도.
도 28a는 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이의 평면도.
도 28b는 도 28a의 B-B 라인을 따라 절취하여 도시한 단면도.
도 28c는 도 28a의 C-C 라인을 따라 절취하여 도시한 단면도.
도 28d는 주변 트랜지스터를 도시한 단면도.
도 29a는 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이의 평면도.
도 29b는 도 29a의 B-B 라인을 따라 절취하여 도시한 단면도.
도 29c는 도 29a의 C-C 라인을 따라 절취하여 도시한 단면도.
도 29d는 주변 트랜지스터를 도시한 단면도.
도 30a 내지 30e는 본 발명의 변형을 도시한 단면도.
도 31a 내지 31e는 본 발명의 한 실시예의 기술적인 아이디어를 도시한 단면도.
도 32는 본 발명에 따른 장치를 전형적인 예의 장치와 비교하여 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기판
2 : 게이트 절연막
3, 6 : 도전성 폴리실리콘 막
4, 8, 12 : 질화 실리콘 막
5 : 게이트간 절연막
7 : 개구부
9, 11 : N형 확산층
10 : 이산화 실리콘 막
13, 16 : 레벨간 절연막
14 : 배선 그루브
15, 17, 18 : 텅스텐 막
본 출원은 2005년 6월 15일자로 출원된 일본 특허 출원 제2005-175343호에 기초하고, 그것의 우선권을 주장하는 것으로, 그 전체 내용은 여기에서 참조로 사용된다.
본 발명은 반도체 집적 회로 장치에 관한 것으로, 더욱 구체적으로 비휘발성 반도체 메모리 장치를 갖는 반도체 집적 회로 장치에 관한 것이다.
예를 들어, 비휘발성 반도체 메모리 장치로서, 데이터를 전기적으로 프로그램하고 소거할 수 있는 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리(EEPROM)가 공지되어 있다. EEPROM은 행 방향으로 뻗어가는 워드 라인과, 이 워드라인과 교차하도록 열 방향으로 뻗어가는 비트 라인 사이의 교차점에 배열된 메 모리 셀들에 의해 구성된 메모리 셀 어레이를 갖고 있다. 일반적으로, 각각의 메모리 셀에서, 예를 들어, 부유 게이트 및 제어 게이트를 적층함으로써 구성된 적층 게이트 구조물을 갖는 MOS 트랜지스터가 사용된다. 특히, NAND 플래시 메모리는 다수의 메모리 셀 트랜지스터가 NAND 스트링(string)을 형성하기 위해 직렬로 접속되고, 블럭 선택 트랜지스터가 NAND 스트링의 양측 상에 배열되는 구성을 갖는다. 더구나, 소자 분리 영역은 메모리 셀 영역을 형성하기 위해 메모리 셀의 활성 영역에 대해 나란히 배열된다.
일반적으로, 워드 라인은 그것의 저항을 낮추기 위해, 도전성 폴리실리콘과 금속 실리사이드의 적층된 막, 또는 도전성 폴리실리콘과 금속의 적층된 막으로 형성된다. 그러한 NAND 플래시 메모리는, 예를 들어 일본 특허 출원 공개 공보 제2003-7870호에 설명된다.
NAND 플래시 메모리는 대규모 용량을 갖도록 개발되고, 그에 따라 메모리 셀 트랜지스터의 급속한 감소가 진행된다. 특히, 메모리 셀 트랜지스터의 채널 길이 및 채널 폭의 감소 또는 축소는 중요하다. 그것들이 축소되더라도, 워드 라인의 저항을 억제하는 것이 요구된다. 이것은 NAND 플래시 메모리의 고속 동작을 유지하는 것이 요구되기 때문이다. 결과적으로, 메모리 셀 트랜지스터의 게이트 구조물 또는 소위 적층 게이트 구조물은 수직 방향으로 길어지는 경향이 있다. 이것은 높은 가로세로비(aspect ratio) 적층 게이트 구조물이라 불린다. 현재, 적층 게이트 구조물의 가로세로비는 7에서 7.5의 범위에 있다.
그러므로, 워드 라인의 저항 증가를 억제하면서 메모리 셀 트랜지스터의 집 적 밀도를 향상시키기 위해, 적층 게이트 구조물의 가로세로비는 더 높아지는 경향이 있다. 그러나, 높은 가로세로비를 달성하기 위해서는, 적층 게이트 구조물을 가공하는 것이 어려워진다.
본 발명의 한 실시양상에 따른 반도체 집적 회로 장치는 반도체 기판; 반도체 기판 상에 형성되고, 부유 게이트, 게이트간 절연막 및 제어 게이트를 갖고 있는 제1 적층 게이트 구조물; 반도체 기판 상에 형성되고, 부유 게이트, 게이트간 절연막 및 제어 게이트를 갖고 있는 제2 적층 게이트 구조물; 및 제1 및 제2 적층 게이트 구조물들을 서로 절연시키기 위해 형성된 레벨간 절연막을 포함하는데, 레벨간 절연막은 제1 절연막, 제2 절연막, 및 제1 절연막과 제2 절연막 사이에 형성되고, 제1 및 제2 절연막에 관해 선택적 에칭 비를 갖고 있는 제3 절연막을 포함하며, 제1 절연막은 부유 게이트들을 서로 절연시키고, 제어 게이트들의 일부분들을 서로 절연시키며, 제2 및 제3 절연막은 제어 게이트들의 다른 부분들을 서로 절연시킨다.
이제, 첨부 도면을 참조하여 본 발명의 실시예에 대해 설명하겠다. 이 설명에서, 공통 참조 부호는 도면 전반을 통해 동일한 부분에 붙여진다. 이 경우에, 도면은 개략적으로 도시된 것이고, 두께 및 평면 크기와 각 층의 두께의 비 사이의 관계는 실제 경우와 다르다는 것을 알기 바란다. 그러므로, 구체적인 두께 및 크기는 다음 설명을 고려하여 결정된다. 더구나, 서로 다른 도면들에서 크기들 사이 의 관계와 비는 서로 다를 수 있다는 것을 물론 알 수 있을 것이다.
더우기, 아래 설명되는 본 발명의 제1 내지 제3 실시예는 본 발명의 기술적인 아이디어를 구현하기 위한 예로서 장치 및 방법을 나타낸 것이고, 본 발명의 기술적인 아이디어는 구성요소들의 재료, 형태, 구조 및 배열을 제한하지 않는다. 게다가, 본 발명의 기술적인 아이디어는 후술되는 특허 청구범위의 기술적 범위를 벗어나지 않고서 다양하게 변경될 수 있다.
(제1 실시예)
본 발명의 제1 실시예는 그 제조 방법과 함께 설명된다.
도 1a 내지 11a는 각각의 주요 제조 단계에서의 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이를 각각 도시한 평면도이다. 도 1b 내지 11b는 도 1a 내지 11a의 B-B 라인을 따라 절취하여 도시한 단면도이고, 도 1c 내지 11c는 도 1a 내지 11a의 C-C 라인을 따라 절취하여 도시한 단면도이다. 도 1d 내지 11d는 각각의 주요 제조 단계에서의 반도체 집적 회로 장치의 주변 트랜지스터를 각각 도시한 단면도이다. 이 예에서는, NAND 플래시 메모리가 도시된다. 그러나, 명세서에서 설명된 모든 실시예는 NAND 플래시 메모리 이외에 전기적으로 프로그램가능한 비휘발성 반도체 메모리 장치에 적용될 수 있다.
먼저, 도 1a 내지 1d에 도시된 바와 같이, 게이트 절연막(2)은 반도체 기판(또는 웰), 예를 들어 P형 실리콘 기판(또는 P-웰)(1)의 표면 상에 형성된다. 게이트 절연막(2)의 한 예는 예를 들어 이산화 실리콘 막이고, 예를 들어 실리콘 기판(1)의 표면을 열로 산화시킴으로써 형성된다.
그 다음, 도 2a 내지 2d에 도시된 바와 같이, 도전성 폴리실리콘과 같은 도전성 물질이 도전성 폴리실리콘 막(3)을 형성하기 위해 게이트 절연막(2) 상에 증착된다. 도전성 폴리실리콘 막(3)은 나중에 메모리 셀 트랜지스터의 부유 게이트로서 사용된다.
다음에, 도 3a 내지 3d에 도시된 바와 같이, 이 예에서 질화 실리콘 막(4)인 캡(cap) 막이 도전성 폴리실리콘 막(3) 상에 형성된다. 예를 들어, 캡 막은 얕은 트렌치가 형성될 때 에칭 공정에서 마스크로서 사용되고, 절연물이 얕은 트렌치 내로 매입될 때 연마 공정에서 스토퍼(stopper)로서 사용된다. 그러므로, 상기 물질로서, 한 물질은 기판(1), 및 얕은 트렌치 내로 매입된 절연물 중의 최소한 하나에 관해 선택적 에칭 비를 갖는다. 그러한 물질의 한 예로는 질화 실리콘이 있다. 이 예에서, 질화 실리콘은 질화 실리콘 막(4)을 형성하기 위해 도전성 폴리실리콘 막(3) 상에 증착된다.
이후에, 도 4a 내지 4d에 도시된 바와 같이, 포토레지스트는 포토레지스트 막(도시되지 않음)을 형성하기 위해 질화 실리콘 막(4) 상에 코팅된다. 그 다음, STI(Shallow Trench Isolation) 형성 패턴에 대응하는 그루브(groove)는 포토리소그래피 기술의 사용에 의해 포토레지스트 막 내에 형성되고, 활성 영역 형성 패턴에 대응하는 포토레지스트 막의 일부분은 뒤에 남겨진다. 다음에, 질화 실리콘 막(4)은 활성 영역 형성 패턴에 대응하는 패턴으로 질화 실리콘 막(4)을 형성하기 위해 마스크로서 사용된 포토레지스트 막으로 패터닝된다. 이 경우에, 메모리 셀 트랜지스터의 최소 가공 크기는 L1로 설정된다. 이 예에서, 게이트 폭 방향으로 (이 예에서는, 워드 라인 방향으로)의 질화 실리콘 막(4)의 (게이트 폭 방향으로의 부유 게이트의 폭과 동일한) 폭은 최소 가공 크기 L1로 설정된다. 그 다음, 포토레지스트 막이 분리되어 제거된 후, 도전성 폴리실리콘 막(3), 게이트 절연막(2) 및 기판(1)은 기판(1) 내에 얕은 트렌치를 형성하기 위한 마스크로서 사용된 질화 실리콘 막(4)으로 에칭된다. 다음에, 절연물, 예를 들어 이산화 실리콘은 얕은 트렌치가 형성되는 기판(1) 위에 이산화 실리콘 막을 형성하기 위해 증착된다. 이후, 이산화 실리콘 막은 얕은 트렌치 내로 이산화 실리콘을 매입하기 위한 스토퍼로서 사용된 질화 실리콘 막(4)으로 CMP(Chemical Mechanical Polishing) 공정 처리를 받게 된다. 이리하여, STI 구조물이 얻어질 수 있다.
다음에, 도 5a 내지 5d에 도시된 바와 같이, 질화 실리콘 막(4)은 제거되고, STI 구조물은 도전성 폴리실리콘 막(3)의 측벽을 노출시키기 위한 마스크로서 사용된 도전성 폴리실리콘 막으로 에칭 백된다.
그 다음, 도 6a 내지 6d에 도시된 바와 같이, 게이트간(inter-gate) 절연막(5)은 도 5a 내지 5d에 도시된 구조물 상에 형성된다. 게이트간 절연막(5)의 한 예는 소위 ONO 막이라고 하는 이산화 실리콘/질화 실리콘/이산화 실리콘의 적층 막이다. 다음에, 개구부(opening)(7)는 게이트간 절연막(5) 내에 형성된다. 개구부(7)는 도전성 폴리실리콘 막(3)이 블럭 선택 트랜지스터 및 주변 트랜지스터 내의 도전성 폴리실리콘 막(3) 위에 형성된 도전성 막에 접속되는 홀(hole)이다. 이후, 도전성 폴리실리콘과 같은 도전성 물질은 도전성 폴리실리콘 막(6)을 형성하기 위해 개구부(7)가 형성되는 게이트간 절연막(5) 상에 증착된다. 이 예에서 도전성 폴리실리콘 막(6)의 두께, 예를 들어 활성 영역 위의 그것의 두께는 H1이다. 이 예에서, 두께 H1은 최소 가공 크기 L1과 같거나 그보다 1.5배 이하로 설정된다(H1≤1.5L1). 나중에 설명되는 바와 같이, 상기 설정은 게이트 가공을 용이하게 하도록 이루어진다. 즉, 적층 게이트 구조물의 가로세로비의 증가는 최소 가공 크기 L1과 같거나 그보다 1.5배 이하인 활성 영역 위에 놓이는 도전성 폴리실리콘 막(6)의 두께 H1을 설정함으로써 억제된다. 그 다음, 캡 막은 도전성 폴리실리콘 막(6) 상에 형성된다. 예를 들어, 캡 막은 적층 게이트 구조물이 프로세싱될 때 에칭 공정에서 마스크로서 사용되고, 절연물이 적층 게이트 구조물 사이에 매입될 때 에칭 공정에서 스토퍼로서 사용된다. 그러므로, 상기 물질로서, 적층 게이트 구조물 내에 포함된 도전성 물질, 및 적층 게이트 구조물들 사이에 매입된 절연물 중의 최소한 하나에 관해 선택적 에칭 비를 갖는 물질이 선택된다. 더우기, STI 구조물이 적층 게이트 구조물들 사이에 부주의하게 다시 놓이지 않게 하기 위해, STI 구조물 내에 포함된 절연물에 관해 선택 에칭 비를 갖는 물질을 선택하는 것이 바람직하다. 그 물질의 한 예는 질화 실리콘이다. 이 예에서, 질화 실리콘은 예를 들어, 캡 막으로서 질화 실리콘 막(8)을 형성하기 위해 도전성 폴리실리콘 막(6) 상에 증착된다.
도 6a 내지 6d에 도시된 단계는 도 30a 내지 30e에 도시된 단계로 변경될 수 있다.
도 30a는 도 2b와 동일한 단면도이다. 먼저, 게이트간 절연막(5)은 도 30a에 도시된 구조물 상에 형성되고, 제1의 얇은 도전막, 예를 들어 제1의 얇은 도전 성 폴리실리콘 막(6-1)이 게이트간 절연막(5) 상에 형성된다(도 30b). 그 다음, 개구부(7)는 제1의 얇은 도전성 폴리실리콘 막(6-1) 및 게이트간 절연막(5) 내에 형성된다(도 30c). 또한, 제2의 얇은 도전막, 예를 들어 제2의 얇은 도전성 폴리실리콘 막(6-2)이 도 30c에 도시된 구조물 상에 형성된다(도 30d). 그러므로, 도전성 폴리실리콘 막(6)은 얇은 박막(6-1, 6-2)의 적층 막으로 형성된다. 그 다음, 캡 막, 예를 들어 질화 실리콘 막(8)이 도전성 폴리실리콘 막(6) 상에 형성된다.
상기 변형에 따르면, 얇은 도전성 폴리실리콘 막(6-1)은 게이트간 절연막(5) 상에 형성되고, 개구부(7)는 이 상태에서 게이트간 절연막(5) 내에 형성된다. 그러므로, 예를 들어, 포토레지스트 막은 게이트간 절연막(5) 상에 직접 형성되지 않아서, 게이트간 절연막(5)의 막 품질의 저하가 억제될 수 있다는 장점이 달성될 수 있다. 이러한 변형은 제1 실시예뿐만 아니라 후술되는 제2 및 제3 실시예에도 적용된다.
또한, 변형에 있어서, 활성 영역 위에 놓이는 도 30e에 도시된 도전성 폴리실리콘 막(6)의 두께 H1을, 예를 들어 도 6a 내지 6d에 도시된 바와 같이 최소 가공 크기 L1과 같거나 그보다 1.5배 이하로 설정하는 것이 바람직하다. 이것은 적층 게이트 구조물의 가로세로 비의 증가를 억제하는 것이 가능하기 때문이다.
다음에, 도 7a 내지 7d에 도시된 바와 같이, 포토레지스트는 포토레지스트 막(도시되지 않음)을 형성하기 위해 질화 실리콘 막(8) 상에 코팅된다. 그 다음, 포토레지스트 막은 주변 트랜지스터의 워드 라인 형성 패턴, 블럭 선택 라인 형성 패턴 및 게이트 형성 패턴에 대응하는 패턴으로 포토레지스트를 남겨두기 위해 포 토리소그래피 기술의 사용에 의해 패터닝된다. 이후, 질화 실리콘 막(8), 도전성 폴리실리콘 막(6), 게이트간 절연막(5) 및 도전성 폴리실리콘 막(3)은 제1 적층 게이트 구조물을 형성하기 위한 마스크로서 사용된 포토레지스트 막으로 RIE(Reactive Ion Etching) 공정 처리를 받게 된다. 그 다음, 포토레지스트 막은 제거된다.
이 예에서, (이 예에서, 비트 라인 방향인) 게이트 길이 방향으로 (게이트 길이 방향의 제어 게이트의 폭 및 게이트 길이 방향의 부유 게이트의 폭과 동일한) 질화 실리콘 막(8)의 폭은 최소 가공 크기 L1로 설정된다.
다음에, 도 8a 내지 8d에 도시된 바와 같이, 반대 도전형, 이 예에서 N형의 불순물, 예를 들어 인 또는 비소는 N형 확산층(9)를 형성하기 위한 마스크로서 사용된 STI 구조물 및 제1 적층 게이트 구조물을 갖는 기판(1) 내로 이온 주입된다. 그 다음, 절연막, 예를 들어 이산화 실리콘은 N형 확산층(9)이 형성된 후에 얻어진 구조물 상에 이산화 실리콘 막(10)을 형성하기 위해 증착된다. 이후, 이산화 실리콘 막(10)은 제1 적층 게이트 구조물의 측벽 상에 이산화 실리콘 막(10)을 남겨두기 위해 RIE 공정 처리를 받게 된다. 이 예에서, 이산화 실리콘 막(10)은 블럭 선택 트랜지스터의 게이트로서 사용된 구조물과 메모리 셀 트랜지스터의 게이트로서 사용된 구조물의 사이, 및 메모리 셀 트랜지스터들의 게이트들로서 사용된 구조물들의 사이 내로 채워진다. 다음에, 반대 도전형, 이 예에서 N형의 불순물, 예를 들어 인 또는 비소는 마스크로서 사용된 STI 구조물, 이산화 실리콘 막(10) 및 제1 적층 게이트 구조물을 갖는 N형 확산층(11)을 형성하기 위해 기판(1) 내로 이온 주입된다. 그 다음, 절연물, 예를 들어 이산화 실리콘은 N형 확산층(11)이 형성된 후에 얻어진 구조물 상에 질화 실리콘 막(12)을 형성하기 위해 증착된다. 절연물로서, STI 구조물에 관해 선택적 에칭 비를 갖는 물질을 사용하는 것이 바람직하다. 이것은 기판(1)에 도달하는 비트 라인 접촉용 개구부 등이 형성되는 에칭 공정에서 절연물이 스토퍼로서 사용될 수 있기 때문이다. 또한, 이 예에서, 다음에 형성될 제1층의 레벨간 절연막에 관해 선택적 에칭 비를 갖는 물질을 사용하는 것이 바람직하다. 이것은 주변 트랜지스터의 워드 라인, 블럭 선택 라인 및 게이트를 구성하는 도전성 물질이 매입되는 그루브가 형성될 때 에칭 공정에서 절연물이 스토퍼로서 사용될 수 있기 때문이다. 위의 2가지 요구사항을 충족시키는 물질의 한 예는 질화 실리콘이다. 그 다음, 절연물, 예를 들어 이산화 실리콘은 질화 실리콘 막(12) 상에 제1층의 레벨간 절연막(13)을 형성하기 위해 증착된다.
다음에, 도 9a 내지 9d에 도시된 바와 같이, 포토레지스트는 포토레지스트 막(도시되지 않음)을 형성하기 위해 제1층의 레벨간 절연막(13) 상에 코팅된다. 그 다음, 포토레지스트 막은 주변 트랜지스터의 워드 라인, 블럭 선택 라인 및 게이트를 구성하는 도전성 물질이 포토레지스트 막 내에 매입되는 그루브 패턴을 형성하기 위해 포토리소그래피 기술의 사용에 의해 패터닝된다. 이후, 제1층의 레벨간 절연막(13)은 에칭되는데, 예를 들어 마스크로서 사용된 포토레지스트 막으로 RIE 공정 처리를 받게 된다. 에칭 조건은 제1층의 레벨간 절연막(13)이 쉽게 에칭될 수 있고, 질화 실리콘 막(12)이 에칭되기 어려워지도록 설정된다. 이 예에서, 조건은 이산화 실리콘이 쉽게 에칭되고, 질화 실리콘이 에칭되기 어려워지도록 설 정된다. 결과적으로, 에칭 공정은 질화 실리콘 막(12)의 일부분에서 멈추어질 수 있다.
또한, 에칭 공정은 질화 실리콘 막(12 및 8)을 제거하기 위해 연속적으로 실행된다(도 10a 내지 10d 참조). 그러므로, 배선 그루브(14)가 형성된다(도 9a 내지 9d 참조). 에칭 조건은 질화 실리콘 막(12 및 8)이 쉽게 에칭될 수 있고, 제1층의 레벨간 절연막(13) 및 이산화 실리콘 막(10)이 에칭되기 어려워지도록 설정된다. 이 예에서, 조건은 질화 실리콘이 쉽게 에칭되고, 이산화 실리콘이 에칭되기 어려워지도록 설정된다. 결과적으로, 예를 들어, 배선 그루브(14)는 제1층의 레벨간 절연막(13)의 일부분으로 부주의하게 확대되는 것이 억제될 수 있다. 더우기, 배선 그루브(14)가 이산화 실리콘 막(10)의 일부분에 겹칠 때, 예를 들어 부유 게이트에 도달하는 홀이 형성되는 것이 억제될 수 있다(워드 라인과 부유 게이트 사이의 단락 회로의 억제).
도 31a 내지 31c에 도시된 기술적 아이디어는 도 9a 내지 9d 및 도 10a 내지 10d의 단계에 적용될 수 있다.
도 31a는 도 9b에 도시된 제1 적층 게이트 구조물의 확대된 부분을 도시한 단면도이다. 먼저, 제1 배선 그루브(14-1)는 도 31a에 도시된 구조물의 제1층의 레벨간 절연막(13) 내에 형성된다. 이때, 상부 부분에서의 제1 배선 그루브(14-1)의 폭(상부 폭)은 제1 배선 그루브의 하부 부분에서의 폭(하부 폭)보다 크게 만들어진다. 즉, 그루브가 깊어짐에 따라 좁아지는 테이퍼(taper)가 만들어진다(도 31b). 예를 들어, 테이퍼는 에칭 조건, 예를 들어 전달 개스 대 반응 개스의 흐름 비를 조정함으로써 제어될 수 있다. 이후, 제2 배선 그루브(14-2)는 질화 실리콘 막(12 및 8) 내에 형성된다. 또한, 이 경우에, 그루브가 깊어짐에 따라 좁아지는 테이퍼가 만들어진다(도 31c). 예를 들어, 테이퍼는 전달 개스 대 반응 개스의 흐름 비를 조정함으로써 제어될 수 있다.
예를 들어, 배선 그루브(14)와 관련하여 그루브가 깊어짐에 따라 좁아지는 테이퍼가 만들어지는 기술적 아이디어에 따르면, 예를 들어 배선 그루브(14)의 하부는 도 31d 또는 31e에 도시된 바와 같이 포토마스크의 어긋남이 발생하는 경우에 도전성 폴리실리콘 막(6)의 상부면에서 벗어나지 않게 될 수 있다. 이 때 얻은 장점은 배선 그루브(14)와 도전성 폴리실리콘 막(6) 사이의 접촉 영역에서의 변화가 억제될 수 있으므로, 워드 라인 및 블럭 선택 라인의 저항의 변화가 작아질 수 있다는 것이다. 게다가, 배선 그루브(14)의 하부가 도전성 폴리실리콘 막(6)의 상부면으로부터 벗어나지 않기 때문에, 이산화 실리콘 막(10)은 부주의하게 에칭되는 것이 방지되고, 워드 라인과 부유 게이트 사이의 단락 회로를 방지하는 효과가 더욱 향상될 수 있다. 이 기술적 아이디어는 제1 실시예뿐만 아니라 후술되는 제2 및 제3 실시예에도 적용된다.
배선 그루브(14)가 형성된 후, 도전성 물질, 예를 들어 텅스텐은 도 10a 내지 10d에 도시된 바와 같이 배선 그루브(14)가 형성되는 구조물 상에 텅스텐 막(15)을 형성하기 위해 증착된다. 그 다음, 텅스텐 막(15)은 배선 그루브(14) 내로 텅스텐 막(15)을 매입하기 위해 CMP 공정 처리를 받게 된다. 이 경우에, 도전성 물질은 또한, 시드 크리스탈(seed crystal)로서 배선 그루브(14)의 하부면에 노 출된 도전성 물질을 사용하여 선택적 에피택셜 성장의 사용에 의해 형성될 수 있다.
다음에, 도 11a 내지 11d에 도시된 바와 같이, 절연물, 예를 들어, 이산화 실리콘은 제2층의 레벨간 절연막(16)을 형성하기 위해 배선 그루브(14) 내로 매입된 텅스텐 막(15)을 갖는 구조물 상에 증착된다. 그 다음, 텅스텐 막(15)에 도달하는 홀은 제2층의 레벨간 절연막(16) 내에 형성되고, 확산층(11)에 도달하는 홀은 제2층 및 제1층의 레벨간 절연막(16 및 13) 내에 형성된다. 다음에, 도전성 물질, 예를 들어 텅스텐 막(17, 18)은 상기 홀들 내로 매입된다.
이후, 제1 실시예에 따른 반도체 집적 회로 장치는 도면에 특별히 도시되지는 않았지만 공지된 제조 방법의 사용에 의해 비트 라인, 상위 층의 배선 등을 순차적으로 형성함으로써 완료된다.
도 32는 본 발명에 따른 장치를 전형적인 예의 장치와 비교하여 도시한 단면도이다. 이 단면은 워드 라인 방향으로 보여진 것이다.
전형적인 예의 장치에서, 부유 게이트(FG), 게이트간 절연막 및 제어 게이트(WL)를 각각 포함하는 게이트 구조물은 한 단계에서 형성된다.
한편, 본 실시예에 따른 장치에서, 적층 게이트 구조물은 단계적으로 형성된다. 이 예에서, 적층 게이트 구조물은 두 단계로 형성된다.
그러므로, 본 실시예에 따른 장치에서는, 각 제조 단계에서의 적층 게이트 구조물의 가로세로 비가 전형적인 예의 장치에 비해 낮게 설정될 수 있다는 장점이 얻어질 수 있다. 결과적으로, 본 실시예에 따른 장치는 전형적인 예의 장치에 비 해 용이하게 제조될 수 있다.
예를 들어, 적층 게이트 구조물이 전형적인 예의 장치에서 한 단계로 형성되기 때문에, 그것의 가로세로 비의 상한은 대량 생산의 경우의 7.5이다. 상기 가로세로 비를 초과하는 가로세로 비를 달성하고자 하는 시도가 이루어지면, 제조 수율이 낮아져서, 적층 게이트 구조물은 대량 생산에 적합하지 않다.
한편, 본 실시예에 따른 장치에서, 7.5를 초과하는 적층 게이트 구조물의 가로세로 비는 각 제조 단계에서의 적층 게이트 구조물의 가로세로 비를 7.5로 설정하도록 적층 게이트 구조물을 형성함으로써 얻어질 수 있다. 즉, 7.5를 초과하는 가로세로 비를 갖는 적층 게이트 구조물이 형성될 수 있으면서도, 적층 게이트 구조물이 대량 생산에 적합하게 된다. 예를 들어, 7.5를 초과하는 가로세로 비를 갖는 적층 게이트 구조물에서, 워드 라인의 단면적은 커질 수 있는데, 이것은 저항 증가 억제시에 바람직하다.
더우기, 전형적인 예의 장치에 의해 도시된 바와 같이, 적층 게이트 구조물 사이의 개구부의 가로세로 비의 상한은 대량 생산의 경우에 7.5이다. 상기 가로세로 비를 초과하는 가로세로 비를 달성하고자 하는 시도가 이루어지면, 메모리 셀 트랜지스터는 워드 라인 방향으로 조밀하게 배열될 수 있지만, 제조 수율이 낮아져서, 장치는 대량 생산에 적합하지 않다.
한편, 본 실시예에 따른 장치에서, 개구부의 가로세로 비는 대량 생산의 경우에도 7.5를 초과하도록 설정될 수 있다. 그러므로, 이 실시예의 장치에 따르면, 메모리 셀 트랜지스터는 전형적인 예의 장치에 비해 워드 라인 방향으로 더욱 조밀 하게 배열될 수 있으면서도, 이 장치는 대량 생산에 적합하게 될 수 있다.
또한, 본 실시예에 따른 장치에서, 적층 게이트 구조물들을 서로 절연시키는 레벨간 절연막은 계층 구조를 갖는다. 이 예의 레벨간 절연막은 제1 내지 제3 절연막을 갖는 3층 구조를 갖는다. 제1 절연막은 부유 게이트들을 서로 절연시키고, 제어 게이트들의 일부분들을 서로 절연시킨다. 제2 절연막은 제어 게이트들의 다른 부분들을 서로 절연시킨다. 제3 절연막은 제1과 제2 절연막 사이에 제공된다. 제3 절연막의 경우, 제1 및 제2 절연막에 관해 선택적 에칭 비를 갖는 물질이 선택된다.
그러므로, 본 실시예에 따른 장치에서, 제어 게이트를 형성하기 위해 사용된 그루브가 제2 절연막 내에 형성될 때, 그루브는 제3 절연막의 부분 내에서 멈추어질 수 있다. 즉, 제1 절연막으로 연장하는 그루브의 형성이 억제될 수 있다. 그루브가 제1 절연막으로 연장하도록 형성되면, 제어 게이트와 부유 게이트가 단락된다. 그러한 상태는 방지될 수 있고, 용이하게 제조될 수 있는 장치가 본 실시예에서 제공된다.
본 실시예에 따른 장치의 제어 게이트는 게이트간 절연막과 접촉하여 형성된 제1 도전막, 및 제1 도전막에 전기적으로 접속된 제2 도전막을 포함한다.
제1 도전막의 두께(도 6a 내지 6d의 참조 부호 H1)를 게이트 폭 방향의 제1 도전막의 폭(도 4a 내지 4d의 참조 부호 L1) 및 게이트 길이 방향의 제1 도전막의 폭(도 7a 내지 7d의 참조 부호 L1)과 같거나 그보다 1.5배 이하로 설정하는 것이 가능하다.
상기 장치로, 가로세로 비의 증가는 적층 게이트 구조물의 소정의 제조 단계에서, 예를 들어 제1 제조 단계에서 억제될 수 있다. 그러므로, 장치는 용이하게 형성될 수 있다. 게다가, 가로세로 비가 고정될 때, 예를 들어 도 32에 도시된 바와 같이 7.5로 고정될 때, 부유 게이트는 두껍게 될 수 있다. 부유 게이트가 두껍게 형성될 수 있는 경우에는, 예를 들어 부유 게이트의 측벽이 도 5a 내지 5d에 도시된 부유 게이트의 측벽을 노출시키는 단계에서 용이하게 노출될 수 있는 구조물이 얻어질 수 있다. 대안적으로, 측벽의 노출된 면적이 증가될 수 있기 때문에, 제어 게이트와 부유 게이트 사이의 결합 용량 증가시에 유리한 구조물이 얻어질 수 있다.
제1 도전막의 상부 폭이 L1이고, 제2 도전막의 상부 폭이 L2이며, 제2 도전막의 하부 폭이 L3일 때, "L2>L3" 및 "L1>L3"의 관계가 설정될 수 있다.
이 경우에, 포토마스크의 어긋남이 발생하면, 예를 들어 제2 도전막은 제1 도전막의 상부면으로부터 벗어나는 것이 방지될 수 있다. 이때 얻어지는 장점은 도 31a 내지 31e와 관련하여 설명된 바와 같다.
그러므로, 본 실시예의 장치에 따르면, 미세 패터닝 가공성이 우수하고, 메모리 셀 트랜지스터의 집적 밀도가 향상될 수 있으면서도, 제어 게이트(워드 라인)의 저항 증가가 억제될 수 있는, 비휘발성 반도체 메모리 장치를 갖는 반도체 집적 회로 장치가 제공될 수 있다.
(제2 실시예)
제2 실시예는 부유 게이트의 측벽이 STI 구조물로부터 노출되지 않는다는 점 에서 제1 실시예와 다르다.
본 발명의 제2 실시예는 그 제조 방법과 함께 설명된다.
도 12a 내지 19a는 각각의 주요 제조 단계에서의 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이를 각각 도시한 평면도이다. 도 12b 내지 19b는 도 12a 내지 19a의 B-B 라인을 따라 절취하여 도시한 단면도이고, 도 12c 내지 19c는 도 12a 내지 19a의 C-C 라인을 따라 절취하여 도시한 단면도이다. 도 12d 내지 19d는 각각의 주요 제조 단계에서의 반도체 집적 회로 장치의 주변 트랜지스터를 각각 도시한 단면도이다.
먼저, 도 12a 내지 12d에 도시된 구조물은 도 1a 내지 4d와 관련하여 설명된 방법의 사용에 의해 얻어진다.
다음에, 도 13a 내지 13d에 도시된 바와 같이, 질화 실리콘 막(4) 상에 포토레지스트를 코팅하여 포토레지스트 막(도시되지 않음)을 형성한다. 그 다음, 포토리소그래피 기술을 사용하여 포토레지스트 막에 STI 형성 패턴에 대응하는 그루브를 형성하고, 포토레지스트 막을 활성 영역 형성 패턴에 대응하는 패턴으로 남겨둔다. 이후, 포토레지스트 막을 마스크로 사용하여 질화 실리콘 막(4)을 패터닝함으로써, 질화 실리콘 막(4)의 패턴을 활성 영역 형성 패턴에 대응하도록 한다. 포토레지스트 막을 분리하여 제거한 후, 질화 실리콘 막(4)을 마스크로 사용하여 기판(1)을 에칭하여 기판(1)에 얕은 트렌치를 형성한다. 다음에, 얕은 트렌치가 형성되는 기판(1) 위에 절연물, 예를 들어 이산화 실리콘을 증착하여 이산화 실리콘 막을 형성한다. 그 다음, 이산화 실리콘 막(4)을 스토퍼로서 사용하고, CMP 공정 처리를 하여 질화 실리콘 막(4)을 갖는 얕은 트렌치 내에 이산화 실리콘을 매립한다. 이에 의해, STI 구조물이 형성된다. 다음에, 얕은 트렌치에 매립된 이산화 실리콘의 상부와 실리콘 질화막(4)을 제거함으로써, 도전성 폴리 실리콘 막(3)의 상면을 노출시킨 도 13a 내지 도 13d에 도시한 구조를 얻는다.
다음에, 도 14a 내지 14d에 도시된 바와 같이, 게이트간 절연막(5)은 도 13a 내지 13d에 도시된 구조물 상에 형성된다. 이 예의 게이트간 절연막(5)으로서, 제1 실시예의 게이트간 절연막(5)보다 큰 유전 상수를 갖는 절연물이 선택된다. 예를 들어, ONO 막보다 큰 유전 상수를 갖는 절연물이 선택된다. 절연막의 한 예는 알루미나이다.
이후에 실행된 단계는 제1 실시예의 단계와 동일하게 될 수 있다. 그러므로, 그것들은 간단하게 설명된다.
게이트간 절연막(5)이 형성된 후, 개구부(7)는 게이트간 절연막(5) 내에 형성된다. 그 다음, 도전성 폴리실리콘 막(6)은 개구부(7)가 그 안에 형성되어 있는 게이트간 절연막(5) 상에 형성된다. 게다가, 캡 막, 이 예에서 질화 실리콘 막(8)은 도전성 폴리실리콘 막(6) 상에 형성된다.
다음에, 도 15a 내지 15d에 도시된 바와 같이, 질화 실리콘 막(8), 도전성 폴리실리콘 막(6), 게이트간 절연막(5) 및 도전성 폴리실리콘 막(3)은 제1 적층 게이트 구조물을 형성하기 위해 RIE 공정 처리를 받게 된다.
그 다음, 도 16a 내지 16d에 도시된 바와 같이, N형 불순물, 예를 들어 인 또는 비소는 마스크로서 사용된 STI 구조물 및 제1 적층 게이트 구조물을 갖는 N형 확산층(9)을 형성하기 위해 기판(1) 내로 이온 주입된다. N형 확산층(9)이 형성된 후에 얻어진 구조물 상에, 이산화 실리콘 막(10)이 형성된다. 다음에, 이산화 실 리콘 막(10)은 제1 적층 게이트 구조물의 측벽 상에 이산화 실리콘 막(10)을 남겨두기 위해 RIE 공정 처리를 받게 된다. 이 예에서, 제1 실시예와 같이, 블럭 선택 트랜지스터의 게이트로서 사용된 구조와 메모리 셀 트랜지스터의 게이트로서 사용된 구조 사이의 공간, 및 메모리 셀 트랜지스터들의 게이트들로서 사용된 구조들 사이의 공간은 이산화 실리콘 막(10)으로 채워진다. 이후, N형 불순물, 예를 들어 인 또는 비소는 마스크로서 사용된 STI 구조물, 이산화 실리콘 막(10) 및 제1 적층 게이트 구조물을 갖는 N형 확산층(11)을 형성하기 위해 기판(1) 내로 이온 주입된다. N형 확산층(11)이 형성된 후에 얻어진 구조물 상에, 질화 실리콘 막(12)이 형성된다. 그 다음, 절연막, 예를 들어 이산화 실리콘은 제1층의 레벨간 절연막(13)을 형성하기 위해 질화 실리콘 막(12) 상에 증착된다.
다음에, 도 17a 내지 17d에 도시된 바와 같이, 배선 그루브(14)는 제1층의 레벨간 절연막(13) 내에 형성된다. 그 다음, 에칭 공정은 질화 실리콘 막(12 및 8)을 제거하기 위해 실행된다(도 18a 내지 18d 참조). 이리하여, 배선 그루브(14)는 제1층의 레벨간 절연막(13) 및 질화 실리콘 막(12 및 8) 내에 형성된다.
다음에, 도 18a 내지 18d에 도시된 바와 같이, 도전성 물질, 예를 들어 텅스텐은 배선 그루브(14)가 형성되는 구조물 상에 텅스텐 막(15)을 형성하기 위해 증착된다. 텅스텐 막(15)은 배선 그루브(14) 내로 텅스텐 막(15)을 매입하기 위해 CMP 공정 처리를 받게 된다.
다음에, 도 19a 내지 19d에 도시된 바와 같이, 제2층의 레벨간 절연막(16)은 텅스텐 막(15)이 배선 그루브(14) 내에 채워지는 구조물 상에 형성된다. 그 다음, 텅스텐 막(15)에 도달하는 개구부는 제2층의 레벨간 절연막(16) 내에 형성되고, 확산층(11)에 도달하는 개구부는 제2층 및 제1층의 레벨간 절연막(16 및 13) 내에 형성된다. 개구부는 텅스텐 막(17, 18)과 같은 도전성 물질로 채워진다.
이후, 제2 실시예에 따른 반도체 집적 회로 장치는 도면에 특별히 도시되지 않았지만 공지된 제조 방법의 사용에 의해 비트 라인, 상위 층의 배선 등을 순차적으로 형성함으로써 완료된다.
제2 실시예에서, 제1 실시예와 동일한 장점이 얻어질 수 있다.
(제3 실시예)
제3 실시예는 제1 도전막(도전성 폴리실리콘 막(6))이 워드 라인 방향으로의 각 메모리 셀 트랜지스터마다 나누어진다는 점에서 제1 실시예와 다르다.
본 발명의 제3 실시예는 그 제조 방법과 함께 설명된다.
도 20a 내지 29a는 각각의 주요 제조 단계에서의 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 메모리 셀 어레이를 각각 도시한 평면도이다. 도 20b 내지 29b는 도 20a 내지 29a의 B-B 라인을 따라 절취하여 도시한 단면도이고, 도 20c 내지 29c는 도 20a 내지 29a의 C-C 라인을 따라 절취하여 도시한 단면도이다. 도 20d 내지 29d는 각각의 주요 제조 단계에서의 반도체 집적 회로 장치의 주변 트랜지스터를 각각 도시한 단면도이다.
먼저, 도 20a 내지 20d에 도시된 구조물은 도 1a 내지 2d와 관련하여 설명된 방법의 사용에 의해 얻어진다.
다음에, 도 21a 내지 21d에 도시된 바와 같이, 게이트간 절연막(5)은 도전성 폴리실리콘 막(3) 상에 형성된다. 게이트간 절연막(5)의 한 예는 소위 ONO 막이라고 하는 이산화 실리콘/질화 실리콘/이산화 시릴콘의 적층 막이다. 그 다음, 개구부(7)는 게이트간 절연막(5) 내에 형성된다. 도전성 물질, 예를 들어 도전성 폴리실리콘은 개구부(7)가 형성되는 게이트간 절연막(5) 상에 도전성 폴리실리콘 막(6)을 형성하기 위해 증착된다. 이후, 캡 막, 이 예에서 질화 실리콘 막(4)은 도전성 폴리실리콘 막(6) 상에 형성된다. 캡 막은 얕은 트렌치가 기판(1) 내에 형성될 때 에칭 공정에서 마스크로서 사용되고, 예를 들어 절연물이 얕은 트렌치 내로 매입될 때 연마 공정에서 스토퍼로서 사용된다. 그러므로, 상기 물질로서, 기판(1), 및 얕은 트렌치 내에 매입된 절연물 중의 최소한 하나에 관해 선택적 에칭 비를 갖는 물질이 선택된다. 그 물질의 한 예는 질화 실리콘이다. 이 예에서, 질화 실리콘은 예를 들어, 질화 실리콘 막(4)을 형성하기 위해 도전성 폴리실리콘 막(6) 상에 증착된다.
다음에, 도 22a 내지 22d에 도시된 바와 같이, 포토레지스트는 포토레지스트 막(도시되지 않음)을 형성하기 위해 질화 실리콘 막(4) 상에 코팅된다. 그 다음, STI 형성 패턴에 대응하는 패턴의 그루브는 활성 영역 패턴에 대응하는 패턴으로 포토레지스트 막을 남겨두기 위해 포토리소그래피 기술의 사용에 의해 포토레지스트 막 내에 형성된다. 이후, 질화 실리콘 막(4)은 마스크로서 사용된 포토레지스트 막으로 패터닝되고, 질화 실리콘 막(4)은 활성 영역 형성 패턴에 대응하는 패턴으로 형성된다. 포토레지스트 막이 분리되어 제거된 후에, 도전성 폴리실리콘 막(6), 게이트간 절연막(5), 도전성 폴리실리콘 막(3), 게이트 절연막(2) 및 기 판(1)은 기판(1) 내에 얕은 트렌치를 형성하기 위해 마스크로서 사용된 질화 실리콘 막(4)으로 에칭된다. 그 다음, 절연막, 예를 들어 이산화 실리콘은 얕은 트렌치가 형성되는 기판(1) 위에 이산화 실리콘 막을 형성하기 위해 증착된다. 이후, 이산화 실리콘 막은 얕은 트렌치 내로 이산화 실리콘을 채우기 위해 스토퍼로서 사용된 질화 실리콘 막(4)으로 CMP 공정 처리를 받게 된다. 이리하여, STI 기판이 형성된다.
다음에, 도 23a 내지 23d에 도시된 바와 같이, 질화 실리콘 막(4)이 제거된 후, STI 구조물은 그 표면을 평탄하게 하기 위해 CMP 공정 처리를 받게 된다.
그 다음, 도 24a 내지 24d에 도시된 바와 같이, 캡 막은 STI 구조물이 평탄하게 되는 구조물 상에 형성된다. 캡 막은 적층 게이트 구조물이 형성될 때 에칭 공정에서 마스크로서 사용되고, 예를 들어 절연물이 적층 게이트 구조물들 사이에 매입될 때 에칭 공정에서 스토퍼로서 사용된다. 그러므로, 상기 물질로서, 적층 게이트 구조물 내에 포함된 도전성 물질 및 적층 게이트 구조물들 사이에 매입된 절연물 중의 최소한 하나에 관해 선택적 에칭 비를 갖는 물질이 선택된다. 더우기, 적층 게이트 구조물들 사이에 STI 구조물을 되돌려놓기 위해, STI 구조물 내에 포함된 절연물에 관해 선택적 에칭 비를 갖는 물질을 선택하는 것이 바람직하다. 그 물질의 한 예는 질화 실리콘이다. 이 예에서, 예를 들어 질화 실리콘은 도전성 폴리실리콘 막(6) 및 STI 구조물 상에 증착되고, 질화 실리콘 막(8)은 캡 막으로서 형성된다. 포토레지스트는 포토레지스트 막(도시되지 않음)을 형성하기 위해 질화 실리콘 막(8) 상에 코팅된다. 그 다음, 포토레지스트 막은 주변 트랜지스터의 워 드 라인 형성 패턴, 블럭 선택 라인 형성 패턴 및 게이트 형성 패턴에 대응하는 패턴으로 포토레지스트 막을 남겨두기 위해 포토리소그래피 기술의 사용에 의해 패터닝된다. 이후, 질화 실리콘 막(8)은 마스크로서 사용된 포토레지스트 막으로 RIE 공정 처리를 받게 된다. 그 다음, 포토레지스트 막이 제거된다.
다음에, 도 25a 내지 25d에 도시된 바와 같이, 도전성 폴리실리콘 막(6), 게이트간 절연막(5) 및 도전성 폴리실리콘 막(3)은 제1 적층 게이트 구조물을 형성하기 위해 마스크로서 사용된 질화 실리콘 막(8)으로 RIE 공정 처리를 받게 된다.
이후에 실행된 단계들은 제1 실시예와 동일할 수 있다. 그러므로, 그것들은 간단하게 설명된다.
도 26a 내지 26d에 도시된 바와 같이, N형불순물, 예를 들어 인 또는 비소는 N형 확산층(9)을 형성하기 위해 마스크로서 사용된 STI 구조물 및 제1 적층 게이트 구조물을 갖는 기판(1) 내로 이온 주입된다. 그 다음, 이산화 실리콘 막(10)은 N형 확산층(9)이 형성된 후에 얻어진 구조물 상에 형성된다. 이산화 실리콘 막(10)은 RIE 공정 처리를 받게 되고, 이산화 실리콘 막(10)은 제1 게이트 적층 게이트 구조물의 측벽 상에서 뒤에 남겨진다. 이 예에서, 제1 및 제2 실시예와 같이, 블럭 선택 트랜지스터의 게이트로서 사용된 구조와 메모리 셀 트랜지스터의 게이트로서 사용된 구조 사이의 공간, 및 메모리 셀 트랜지스터들의 게이트들로서 사용된 구조들 사이의 공간은 이산화 실리콘 막(10)으로 채워진다. 이후, N형 불순물, 예를 들어 인 또는 비소는 마스크로서 사용된 STI 구조물, 이산화 실리콘 막(10) 및 제1 적층 게이트 구조물을 갖는 N형 확산층(11)을 형성하기 위해 기판(1) 내로 이 온 주입된다. N형 확산층(11)이 형성된 후에 얻어진 구조물 상에, 질화 실리콘 막(12)이 형성된다. 그 다음, 절연막, 예를 들어 이산화 실리콘은 제1층의 레벨간 절연막(13)을 형성하기 위해 질화 실리콘 막(12) 상에 증착된다.
다음에, 도 27a 내지 27d에 도시된 바와 같이, 배선 그루브(14)는 제1층의 레벨간 절연막(13) 내에 형성된다. 그 다음, 에칭 공정은 질화 실리콘 막(12 및 8)을 제거하기 위해 연속적으로 실행된다(도 28a 내지 28d 참조). 이리하여, 배선 그루브(14)는 제1층의 레벨간 절연막(13) 및 질화 실리콘 막(12 및 8) 내에 형성된다.
다음에, 도 28a 내지 28d에 도시된 바와 같이, 도전성 물질, 예를 들어 텅스텐은 배선 그루브(14)가 형성되는 구조물 상에 텅스텐 막(15)을 형성하기 위해 증착된다. 텅스텐 막(15)은 배선 그루브(14) 내로 텅스텐 막(15)을 매입하기 위해 CMP 공정 처리를 받게 된다.
다음에, 도 29a 내지 29d에 도시된 바와 같이, 제2층의 레벨간 절연막(16)은 텅스텐 막(15)이 배선 그루브(14) 내에 채워지는 구조물 상에 형성된다. 그 다음, 텅스텐 막(15)에 도달하는 개구부는 제2층의 레벨간 절연막(16) 내에 형성되고, 확산층(11)에 도달하는 개구부는 제2층 및 제1층의 레벨간 절연막(16 및 13) 내에 형성된다. 개구부는 텅스텐 막(17, 18)과 같은 도전성 물질로 채워진다.
이후, 제3 실시예에 따른 반도체 집적 회로 장치는 도면에 특별히 도시되지 않았지만 공지된 제조 방법의 사용에 의해 비트 라인, 상위 층의 배선 등을 순차적으로 형성함으로써 완료된다.
제3 실시예에서, 제1 실시예와 동일한 장점이 얻어질 수 있다.
또한, 제3 실시예에 따르면, 제1 도전막(도전성 폴리실리콘 막(6))은 워드 라인 방향으로의 각 메모리 셀 트랜지스터마다 나누어진다. 결과적으로, 제1 도전막과 부유 게이트(도전성 폴리실리콘 막(3)) 사이에 놓여있는 게이트간 절연막(5)은 워드 라인 방향으로의 각 메모리 셀 트랜지스터마다 나누어질 수 있다. 그러므로, 게이트간 절연막(5)을 통한 부유 게이트로부터의 전하의 누설은 억제될 수 있다. 그러므로, 제3 실시예에서는, 전하 보유 특성이 제1 실시예보다 더 양호하다는 장점이 얻어질 수 있다.
본 발명은 제1 내지 제3 실시예의 사용에 의해 설명되지만, 본 발명은 제1 내지 제3 실시예에 제한되지 않는다. 본 발명은 구현 단계에서 그 기술적 범위를 벗어나지 않고서 다양하게 변경될 수 있다.
게다가, 상기 실시예는 다양한 단계들의 발명을 포함하고, 다양한 단계들의 발명은 한 실시예에서 개시된 다수의 구성요소를 적절하게 조합함으로써 도출될 수 있다.
또한, 상기 실시예는 본 발명이 NAND 플래시 메모리에 적용되는 예에 기초하여 설명되지만, 본 발명은 NAND 플래시 메모리에 제한되지 않고, NAND 플래시 메모리 이외의 플래시 메모리에 적용될 수 있다. 예를 들어, 본 발명은 AND형, NOR형 등에 적용될 수 있다. 더우기, 플래시 메모리를 포함하는 반도체 집적 회로 장치, 예를 들어 프로세서, 시스템 LSI 등은 본 발명의 범위 내에 속한다.
추가 장점 및 변경은 본 분야에 숙련된 기술자에게 쉽게 떠오를 수 있다. 그러므로, 본 발명의 더 넓은 실시양상의 발명은 도시되고 설명된 특정 상세 및 대표적인 실시예들에 제한되지 않는다. 따라서, 다양한 변경은 첨부된 청구범위 및 그 등가물에 의해 정의된 일반적인 본 발명의 개념의 정신 및 범위를 벗어나지 않고서 행해질 수 있다.
본 실시예의 장치에 따르면, 미세 패터닝 가공성이 우수하고, 메모리 셀 트랜지스터의 집적 밀도가 향상될 수 있으면서, 제어 게이트(워드 라인)의 저항 증가가 억제될 수 있는, 비휘발성 반도체 메모리 장치를 갖는 반도체 집적 회로 장치가 제공될 수 있다.

Claims (16)

  1. 반도체 집적 회로 장치에 있어서,
    반도체 기판;
    상기 반도체 기판 상에 형성되고, 부유 게이트, 게이트간 절연막 및 제어 게이트를 갖고 있는 제1 적층 게이트 구조물;
    상기 반도체 기판 상에 형성되고, 부유 게이트, 게이트간 절연막 및 제어 게이트를 갖고 있는 제2 적층 게이트 구조물; 및
    상기 제1 적층 게이트 구조물과 상기 제2 적층 게이트 구조물을 서로 절연시키기 위해 형성된 레벨간 절연막
    을 포함하고, 상기 제어 게이트는, 상기 게이트간 절연막과 접촉하여 형성된 제1 도전막 및 상기 제1 도전막에 전기적으로 접속된 제2 도전막을 포함하고,
    상기 레벨간 절연막은 제1 절연막, 제2 절연막, 및 제1 절연막과 제2 절연막 사이에 형성되고, 상기 제1 및 제2 절연막에 대하여 선택적 에칭 비를 갖고 있는 제3 절연막을 포함하고, 상기 제1 절연막은 상기 부유 게이트들을 서로 절연시키고, 상기 제어 게이트들의 일부분들을 서로 절연시키며, 상기 제2 및 제3 절연막은 상기 제어 게이트들의 다른 부분들을 서로 절연시키는 반도체 집적 회로 장치.
  2. 제1항에 있어서, 제1 도전막의 두께는 게이트 폭 방향으로의 제1 도전막의 폭 및 게이트 길이 방향으로의 제1 도전막의 폭의 1.5배 이하인 반도체 집적 회로 장치.
  3. 제1항에 있어서, 제1 도전막의 상부 폭이 L1로 설정되고, 제2 도전막의 상부 폭이 L2로 설정되며, 제2 도전막의 하부 폭이 L3으로 설정될 때, "L2>L3" 및 "L1>L3"의 관계가 얻어지는 반도체 집적 회로 장치.
  4. 제2항에 있어서, 제1 도전막의 상부 폭이 L1로 설정되고, 제2 도전막의 상부 폭이 L2로 설정되며, 제2 도전막의 하부 폭이 L3으로 설정될 때, "L2>L3" 및 "L1>L3"의 관계가 얻어지는 반도체 집적 회로 장치.
  5. 제1항에 있어서, 상기 제1 도전막은 워드 라인 방향으로의 각 메모리 셀 트랜지스터마다 나누어지고, 상기 제2 도전막은 워드 라인 방향으로의 메모리 셀 트랜지스터들에 대해 공통으로 사용되는 반도체 집적 회로 장치.
  6. 제2항에 있어서, 상기 제1 도전막은 워드 라인 방향으로의 각 메모리 셀 트랜지스터마다 나누어지고, 상기 제2 도전막은 워드 라인 방향으로의 메모리 셀 트랜지스터들에 대해 공통으로 사용되는 반도체 집적 회로 장치.
  7. 제3항에 있어서, 상기 제1 도전막은 워드 라인 방향으로의 각 메모리 셀 트랜지스터마다 나누어지고, 상기 제2 도전막은 워드 라인 방향으로의 메모리 셀 트 랜지스터들에 대해 공통으로 사용되는 반도체 집적 회로 장치.
  8. 제4항에 있어서, 상기 제1 도전막은 워드 라인 방향으로의 각 메모리 셀 트랜지스터마다 나누어지고, 상기 제2 도전막은 워드 라인 방향으로의 메모리 셀 트랜지스터들에 대해 공통으로 사용되는 반도체 집적 회로 장치.
  9. 제1항에 있어서, 비트 라인 방향으로의 상기 제1 및 제2 적층 게이트 구조물들의 단면의 가로세로 비는 7.5보다 큰 반도체 집적 회로 장치.
  10. 제2항에 있어서, 비트 라인 방향으로의 상기 제1 및 제2 적층 게이트 구조물들의 단면의 가로세로 비는 7.5보다 큰 반도체 집적 회로 장치.
  11. 제3항에 있어서, 비트 라인 방향으로의 상기 제1 및 제2 적층 게이트 구조물들의 단면의 가로세로 비는 7.5보다 큰 반도체 집적 회로 장치.
  12. 제4항에 있어서, 비트 라인 방향으로의 상기 제1 및 제2 적층 게이트 구조물들의 단면의 가로세로 비는 7.5보다 큰 반도체 집적 회로 장치.
  13. 제5항에 있어서, 비트 라인 방향으로의 상기 제1 및 제2 적층 게이트 구조물들의 단면의 가로세로 비는 7.5보다 큰 반도체 집적 회로 장치.
  14. 제6항에 있어서, 비트 라인 방향으로의 상기 제1 및 제2 적층 게이트 구조물들의 단면의 가로세로 비는 7.5보다 큰 반도체 집적 회로 장치.
  15. 제7항에 있어서, 비트 라인 방향으로의 상기 제1 및 제2 적층 게이트 구조물들의 단면의 가로세로 비는 7.5보다 큰 반도체 집적 회로 장치.
  16. 제8항에 있어서, 비트 라인 방향으로의 상기 제1 및 제2 적층 게이트 구조물들의 단면의 가로세로 비는 7.5보다 큰 반도체 집적 회로 장치.
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