KR100791443B1 - 제조 방법 - Google Patents

제조 방법 Download PDF

Info

Publication number
KR100791443B1
KR100791443B1 KR1020067003946A KR20067003946A KR100791443B1 KR 100791443 B1 KR100791443 B1 KR 100791443B1 KR 1020067003946 A KR1020067003946 A KR 1020067003946A KR 20067003946 A KR20067003946 A KR 20067003946A KR 100791443 B1 KR100791443 B1 KR 100791443B1
Authority
KR
South Korea
Prior art keywords
stamp
layer
level
cavity
liquid
Prior art date
Application number
KR1020067003946A
Other languages
English (en)
Other versions
KR20060086354A (ko
Inventor
알렉산더 비에슈
브루노 미첼
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR20060086354A publication Critical patent/KR20060086354A/ko
Application granted granted Critical
Publication of KR100791443B1 publication Critical patent/KR100791443B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76817—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics using printing or stamping techniques
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0002—Lithographic processes using patterning methods other than those involving the exposure to radiation, e.g. by stamping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/101—Forming openings in dielectrics
    • H01L2221/1015—Forming openings in dielectrics for dual damascene structures
    • H01L2221/1021—Pre-forming the dual damascene structure in a resist layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/946—Step and repeat

Abstract

표면 상에 다중 레벨 구조(multilevel structure)를 형성하는 방법이 기술된다. 상기 방법은, 상기 표면 상에 경화 가능한 액체 층(200)을 증착하는 단계, 다중 레벨 패턴을 가진 스탬프(120)를 상기 액체 층으로 가압하여, 상기 액체 층 내에 상기 패턴에 의하여 정의되는 다중 레벨 구조를 생성하도록 하는 단계, 그리고 상기 액체 층을 경화하여 상기 다중 레벨 구조를 가지는 고체 층을 생성하도록 하는 단계를 포함한다. 그 위에 구조가 만들어지는 기판 상의 복수의 분산된 돌출부와 스탬프의 패턴화 내의 상보적 오목부를 통하여 기판에 대한 스탬프의 광학적 정렬을 강화하기 위하여 기계적인 정렬이 사용될 수 있다.
반도체 제조(semiconductor fabrication), 다중 레벨 구조(multilevel structure), 집적 회로(integrated circuit)

Description

제조 방법{FABRICATION METHOD}
본 발명은 일반적으로 다중 레벨 구조(multilevel structure)를 형성하기 위한 제조 방법에 관한 것이고, 특히 기판(substrate)에서 전기 전도성이 있는 구조를 형성하기 위한 방법에 관한 것이다.
반도체 제조 기술 분야에서, 면 밀도(areal density)와 제조 속도를 증가시키고 동시에 제조 비용을 감소시켜야 한다는 압박이 존재한다. 집적 회로(integrated circuit, IC) 소자 상의 반도체 장치와, 특히 상보성 금속 산화막 반도체(complementary metal oxide semiconductor, CMOS) 트랜지스터 장치의 스케일링(scaling)은, 통상적으로 무어의 법칙(Moore's law)을 따르며 마이크로미터 이하(sub-micrometer)의 영역에 도달하고 있다. 하나의 IC 칩에 집적될 수 있는 장치의 수는 수천만 단위이며, 증가하고 있다. 현재 이러한 장치들 사이의 신호의 상호 접속부는 유전 물질에 의하여 각각 분리된 여러 층의 금속 상호 접속부를 포함한다. 현재 상호 접속층은 8개가 통상적이다. 그러나, 층의 개수는 증가할 것으로 기대된다. IC 치수가 감소함에 따라, 상호 접속부 사이의 저항 및 기생 용량(parasitic capacitance)과 관련된 RC 시간 상수(RC time constant)가 증가한다. 이는 접지면과 신호 라인 사이의 간격이 감소하고 신호 라인의 저항이 증가하기 때 문이다. 이러한 영향은 IC의 스위칭 속도에 제한을 가한다.
통상적인 IC에 있어서, 상호 접속부는 전형적으로 감법 반응성 이온 식각(subtractive reactive ion etching)에 의하여 알루미늄으로 만들어진다. 더 최근의 IC 설계에 있어서는, 상호 접속부는 구리로 만들어진다. 구리는 알루미늄보다 더 적은 저항과 더 높은 신뢰도(reliability)를 제공한다. 그러나, 구리 상호 접속부는 감법 반응성 이온 식각으로 쉽게 형성될 수 없다. 대신에, 구리 상호 접속부는 전형적으로 듀얼 다마신(dual damascene)이라 불리는 공정을 통하여 형성된다. 듀얼 다마신 공정에서는, 원통형의 구멍(hole)이 층간 유전체(inter-layer dielectric, ILD)에 식각되고, 다음에 트렌치(trench)가 뒤를 따른다. 그리고 나서 구멍과 트렌치는 구리로 채워진다. 그리고 나서 구리 충전은 화학적 기계적 연마(chemical mechanical polishing, CMP) 작용에 의하여 연마된다. 이는 옆으로의, 박아 넣은 구리 신호 라인으로부터 수직으로 뻗은 구리 비아 접속부(copper via connection)를 만들어낸다.
상세하게는, 듀얼 다마신은 보통, 제1 질화규소 층(silicon nitride layer), 제1 질화규소 층 상의 제1 유전층, 제1 유전층 상의 제2 질화규소 식각 차단층, 제2 질화규소 층 상의 제2 유전층, 그리고 마지막으로 경질 마스크 층(hard mask layer)의, 기판 상의 증착(deposition)을 포함한다. 그리고 나서 기판은 포토레지스트로 코팅되고, 리소그래픽하게(lithographically) 패턴화된다. ILD의 전기적 특성은 평균적으로 2개의 유전 층과 2개의 질화규소 층이다. 이방성 건식 식각(anisotropic dry etch)이 마지막 층과 2개의 유전 층을 뚫고 지나가며, 제1 질화 규소 층에서 멈춘다. 그리고 나서 포토레지스트는 벗겨져서(stripped) ILD 층에 비아(via)를 남긴다. 경질 마스크 층은 ILD를 포토레지스트 제거 공정으로부터 보호한다. 포토레지스트는 다시 기판에 도포되고 리소그래픽하게 패턴화된다. 그리고 나서 트렌치 식각이 ILD를 식각 차단층까지 뚫고 지나간다. 그리고 나서 제1 질화규소 층이 다른 식각에 의하여 열린다. 포토레지스트는 제거된다. 구멍/트렌치 구조(hole/trench structure)를 정렬하기 위하여 탄탈 장벽(tantalum barrier)이 증착된다. 장벽은 구리가 ILD로 확산되는 것을 막는다. 그리고 나서 구리 시드 층(copper seed layer)이 PVD를 이용하여 증착된다. 그리고 나서 전기도금(electroplating)에 의하여 벌크 구리(bulk copper)가 증착된다. 구리 증착은 CMP에 의하여 트렌치의 꼭대기까지 연마된다. 이 공정은 추가적인 상호 접속 층을 만들기 위해 반복될 수 있을 것이다.
듀얼 다마신의 단점은, 보통 스피닝(spinning)에 의하여 레지스트를 두번째로 도포하는 동안, 레지스트 물질이 비아(via) 내에 고인다는 점이다. 이는 비아가 패턴화될 영역 상에 국소적으로 레지스트가 특별히 두꺼운 지역을 생성한다. 또한, 식각되는 형상(feature)이 비교적 깊기 때문에, 효율적인 포토리소그래피를 위해 요구되는 초점심도(depth of focus)를 달성하는 것이 어렵다. 경제적으로는, 상대적으로 많은 단계가 포함되기 때문에, 듀얼 다마신을 수행하는 데 비용이 많이 들게 된다. 상호 접속부 사이의 기생 용량은 유전 층을 k가 낮은(low-k) 유전 물질로 형성함으로써 감소될 수 있다. SiLK(다우 케미컬사(Dow Chemical Company)의 상표)는 그러한 물질의 잘 알려진 한 예이다. 그러나, 그러한 낮은 k의 유전 물질 은 듀얼 다마신에 적합하지 않다. 이는 낮은 k의 유전체가 통상적으로 듀얼 다마신에서 레지스트를 제거하는 동일한 화학적 공정에 영향을 받기 쉽기 때문이다.
기판 상에 물질을 성형하는 또 다른 통상적인 기술은 자외선 임프린트 리소그래피(Ultra Violet imprint lithography) 또는 자외선 몰딩(UV molding)이다. 도 1에 따르면, 자외선 임프린트 리소그래피에서, 낮은 점성의 예비중합체(pre-polymer) 액체 레지스트(110) 층이 기판(100)에 도포된다. 단계(2)에서는, 투명한 패턴화된 스탬프(patterned stamp; 120)가 레지스트(110)로 가압된다. 레지스트(110)는 스탬프(120)를 통하여 자외선에 노출된다. 노출된 레지스트(110)는 경화된다. 단계(3)에서는, 스탬프(120)는 패턴화된 경화된 레지스트(110)로부터 제거된다. 그리고 나서 기판(100)이 벗겨짐으로써, 스탬프(120)의 패턴에 대응하여 두껍고 얇은 영역을 갖는 경화된 레지스트(110)가 남게 된다. 레지스트 층(110)의 임프린트는 실질상 스탬프(120)의 패턴의 복제(replica)이다. 예를 들어, M. Colburn 외, "저압, 상온 임프린트 공정에 의한 비평탄형 기판 패턴화( Patterning non - flat substrates with a low pressure , room temperature imprint process )", J. Vac . Sci . Technol . B. 6, 2161 (2001)을 참조한다. 자외선 임프린트 리소그래피는 상대적으로 높은 가로세로비(aspect ratio)와 수직 측벽(vertical side wall)을 가지는 중합체 피처의 몰딩을 허용한다. 스탬프(120)와 기판(110) 사이의 정렬은 스탬프를 통하여 광학적으로 달성될 수 있다. 예를 들어, Choi 외, "스텝 플레 쉬 임프린트 리소그래피를 위한 층-층 정렬( layer - to - layer alignment for step and flash imprint lithography )", SPIE , 2001; White 및 Wood , " 임프린트 리소그 래피를 위한 새로운 정렬 시스템( Novel alignment system for imprint lithography)", J. Vac . Sci . Technol . 18, 3552 (2000)을 참조하길 바란다. 자외선 임프린트 리소그래피는 탄성 스탬프(elastomeric stamp)로도 수행될 수 있을 것이다. 예를 들면, Bietsch 및 Michel , "연질 리소그래피에 사용되는 스탬프의 부합적 접촉과 패턴 안정성(Conformal contact and pattern stability of stamps used for soft lithography )", J. Appl . Phys . 88, 4310 (2000); Johnson , "접촉 기술( Contact Mechanics)", Cambridge University Press , Cambridge (1985); 그리고 S. P. Timoshenko 및 J. N. Goodier , "탄성 이론( Theory of Elasticity )", Mc -Graw-Hill, New York을 참조하길 바란다. 그러나, 만족스러운 콘트라스트(contrast)를 가진 패턴을 얻기 위하여 상대적으로 넓은 영역에 레지스트를 완전히 치환하는(displace) 것은 어렵다. 통상적으로 잔류 층(residual layer)이 남는다. 액체의 치환 계산은 윤활 이론(lubrication theory)으로부터 유도될 수 있다. 예를 들면, A. Cameron , "기초 윤활 이론( Basic Lubrication Theory )", Wiley , New York (1981)을 참조하길 바란다. 상대적으로 얇은 잔류 층은 애싱(ashing)에 의하여 간단히 제거될 수 있다. 애싱은 돌출부(protruding zone)와 함몰부(depressed zone) 모두로부터 규정된 중합체 층을 제거할 수 있다. 애싱은 레지스트 패턴화에 의하여 통상적으로 제공되는 것과 유사한 바이너리 콘트라스트(binary contrast)를 생성하기 위하여, 원하는 구역에 기판으로의 접근을 제공한다.
본 발명에 따르면, 표면 상에 다중 레벨 구조(multilevel structure)를 형성하기 위한 방법이 현재 제공되고 있으며, 상기 방법은, 표면 상에 경화될 수 있는 액체 층을 증착하는 단계, 패턴에 의하여 정의되는 다중 레벨 구조를 액체 층에 생성하기 위해 다중 레벨 패턴을 가진 스탬프를 액체 층으로 가압하는 단계, 그리고 액체 층을 경화시켜 다중 레벨 구조를 가지는 고체 층을 생성하는 단계를 포함한다.
상기 방법은 바람직하게는, 가압 단계 전에, 스탬프와 표면 상의 상보적 형성물(complementary formation)을 통하여 스탬프를 표면에 대하여 정렬하는 단계를 포함한다. 정렬 단계는 바람직하게는 액체 층을 통하여 표면에 대한 스탬프의 이동을 매끄럽게 하는 단계를 포함한다. 상보적 형성물은 스탬프와 표면 중 하나의 돌출부(protrusion)와 스탬프와 표면 중 다른 하나의 돌출부를 수용하기 위한 오목부(recess)를 포함할 것이다. 본 발명의 특히 바람직한 실시예에 따르면, 스탬프는 탄성 물질(elastomeric material)로 만들어진다. 그리고 나서 정렬은 스탬프를 늘이는 단계를 포함할 것이다. 본 발명의 바람직한 실시예에 따르면, 스탬프를 늘이기 위해서, 돌출부는 대응하는 오목부에 대하여 오프셋(offset)된다. 이와 달리, 스탬프는 강성 물질(rigid material)로 만들어질 수 있다.
고체 층은 유전 물질(dielectric material)로 만들어질 수 있고, 다중 레벨 구조는 고체 층에 다중 레벨 공동(cavity)을 포함할 수 있다. 이와 달리, 고체 층은 레지스트 물질로 만들어지고, 다중 레벨 구조는 고체 층에 다중 레벨 공동을 포함하고, 증착하는 단계는 유전 층에 레지스트 물질을 액체 형태로 증착하는 것을 포함한다. 그리고 나서, 고체 층으로부터 유전 층으로 공동을 전달시키기 위하여 유전 층의 식각이 고체 레지스트 층을 통하여 일어날 수 있다. 어느 경우에나, 유전 물질에 매립된 도전성 구조를 생성하기 위하여, 금속이 공동에 증착될 수 있다. 본 발명의 바람직한 실시예에 따르면, 공동은 도전성 구조의 세로 요소에 대응하는 제1 레벨과 도전성 구조의 측면 요소에 대응하는 제2 레벨을 포함한다. 세로 요소는 바람직하게는 집적 회로에서 다중 레벨 상호 접속 구조의 인접한 레벨 사이의 전기적 연결을 완성하기 위한 비아(via)를 포함하고, 측면 요소는 바람직하게는 집적 회로의 인접한 레벨 중 하나 내에서의 전기적 연결을 완성하기 위한 와이어(wire)를 포함한다. 본 발명은 다중 레벨 상호 접속 구조를 가지는 집적 회로를 제조하기 위한 방법을 제공하며, 상기 방법은, 상호 접속 구조의 적어도 한 쌍의 인접 레벨 사이에서, 전술한 방법을 수행함으로써 전기적 도전 구조를 형성하는 단계를 포함한다.
경화 단계는 바람직하게는 액체 층을 스탬프를 통하여 자외선에 노출시키는 단계를 포함한다.
본 발명의 바람직한 실시예에 따르면, IC에서 다중 레벨 상호 접속 구조를 제조하는데 자외선 몰딩(UV molding)이 사용된다. 자외선 몰딩은 통상적인 상호 접속 형성 공정과 관련된 복수의 단계를 단일 몰딩 단계로 유리하게 대체할 수 있다. 본 발명의 특히 바람직한 실시예에 따르면, 이는 다중 레벨 몰딩 스탬프를 통하여 이루어진다. 스탬프는 기판 상의 중합체 층에, 대응하는 다중 레벨 임프린트를 남긴다. 일면에 따르면, 본 발명은, 중합체 레지스트 내에서 비아와 도체 트렌치(conductor trench)를 동시에 패턴화하고 뒤이어 레지스트 내 패턴을 밑에 놓인 유전 물질로 이동시키기 위하여 자외선 몰딩 공정을 제공한다. 또 다른 일면에 따르면, 본 발명은 유전 물질로 직접 비아와 트렌치를 동시에 패턴화하기 위한 자외선 몰딩 방법을 제공한다. 본 발명을 구현하는 자외선 몰딩 공정은, 감소된 알짜 RC 시간 상수(time constant)와 주어진 상호 접속 레벨의 수에 대한 감소된 제조 복잡성과 함께, 복잡한 다중 레벨 상호 접속 구조의 제조를 가능하게 한다. 간단히 기술된 본 발명의 바람직한 실시예에 따르면, k가 낮은 유전 물질과 같이 자외선으로 경화 가능한 유전 물질 내에서 2 레벨의 패턴을 생성하기 위하여 자외선 몰딩 리소그래피가 사용된다. 그리고 나서, 비아 접속부와 상호 접속부의 제조를 용이하게 하기 위하여, 형성된 물질은 라이너(liner)와 촉매(catalyst)로 코팅된다.
본 발명의 바람직한 실시예가 첨부한 도면을 참조하여 예를 들어 설명될 것이다.
도 1은 통상적인 자외선 몰딩 공정의 블록 다이어그램(block diagram).
도 2는 본 발명을 구현하는 자외선 몰딩 공정의 블록 다이어그램.
도 3은 본 발명을 구현하는 다른 자외선 몰딩 공정의 블록 다이어그램.
도 4는 본 발명을 구현하는 또 다른 자외선 몰딩 공정의 블록 다이어그램.
도 5는 도 4와 관련된 자외선 몰딩 공정의 다른 블록 다이어그램.
도 2와 관련하여, 본 발명의 한 실시예에 따르면, 단계(101)에서는, 확산 장벽 층(diffusion barrier layer; 130)이 기판(100) 상에 증착된다. 확산 장벽 층 (130)은 후속적으로 부착되는 장치 층으로의 연결을 위하여 미리 제작된 와이어 연결 또는 비아(via)와 유전체를 모두 덮는다. 제1 균질(homogeneous) 유전 층(140)은 확산 장벽(130) 상에 증착된다. 균질 질화규소(silicon nitride) 식각 차단 층(150)은 제1 유전 층(140) 상에 증착된다. 제2 균질 유전 층(160)은 식각 차단 층(150) 상에 증착된다. 질화규소 경질 코팅 층(hard coat layer; 170)은 제2 유전 층(160) 상에 증착된다. 균질한 액체 예비 중합체 레지스트 층(liquid pre-polymer resist layer; 180)은 경질 코팅 층(170) 상에 증착된다. 유전 층(140, 160)은 다우 케미컬사(Dow Chemical Company)에서 입수할 수 있는 전술한 SiLK로 만들어질 수 있다. 레지스트 층(180)의 증착은 분무 코팅(spray coating), 스핀 코팅(spin coating), 피펫팅(pipetting)에 의하거나, 또는 롤러 코터(roller coater)를 통하여 이루어질 수 있다. 다른 증착 기술도 가능하다. 레지스트 층(180)은 아크릴산염(acrylate)을 베이스로 하거나 우레탄(urethane)을 베이스로 할 수 있다. 그러한 레지스트 물질은, 예를 들면, 매스터본드사(Master Bond. Inc.) 또는 스타테크사(Star Tec. Inc.)로부터, 쉽게 입수 가능하다.
단계(102)에서는, 투명한 패턴화된 스탬프(120)가 레지스터 층(180)으로 가압된다. 그리고 나서 스탬프(120)의 패턴은 레지스트 층(180)과 매끄럽게 접촉한 상태로 기판에 정렬된다. 정렬은 스탬프(120)를 통하여 광학적으로 수행될 수 있다. 광학적 정렬은 라인 패턴(line pattern)의 더 큰 후미{> 100 nm}에 대한 충분한 정확도에 도달하게 하는 한편, 라인 패턴의 더 작은 후미에 대하여는 30 내지 100 nm 단위의 정확도가 바람직하며, 이는 이하에서 기술하는 적응성 정렬 (adaptive alignment)을 요구한다. 정렬에 이어서, 스탬프(120)로부터의 패턴은 레지스트 층(180)에 임프린트된다. 패턴은 제1 레벨(121)과 제2 레벨(122)을 포함한다. 그리고 나서 패턴화된 레지스트 층(180)은 스탬프(120)를 통한 자외선 노출에 의하여 경화된다.
단계(103)에서는, 몰드된 레지스트 층(180)으로부터 스탬프(120)가 분리된다. 모든 잔류 레지스트 층은 애싱(ashing)에 의하여 제거된다. 패턴의 제2의 하부 레벨(122)은 경질 코팅 층(170)과 일치한다. 따라서 경질 코팅 층(170)은 노출된다.
단계(104)에서는, 노출된 경질 코팅 층(170)과 그 하부 영역, 즉, 제2 유전 층(160), 식각 차단 층(150), 제1 유전 층(140), 그리고 경우에 따라서는 확산 장벽(130)을 뚫고 지나가도록 반응성 이온 식각이 수행된다. 단계(105)에서는, 패턴의 제1의 상부 레벨(121)만 남을 때까지, 레지스트 층(180)이 애싱에 의하여 제거된다. 이렇게 얇게 하는 작용은 패턴의 측면 치수에 대한 영향을 최소화하도록 바람직하게 최적화되거나, 패턴 확장이 스탬프 내에서 보상될 수 있다. 패턴의 제1 레벨(121)은 현재 경질 코팅 층(170)과 일치하며, 개구는 제2 리소그래피 작용의 원하는 치수에 부합한다. 단계(106)에서는, 노출된 경질 코팅 층(170)과 하부 영역인 제2 유전 층(160)을 뚫고 식각 차단 층(150)에 이르기까지, 반응성 이온 식각이 다시 수행된다. 따라서,제2 유전 층(160)에 걸친(span) 제1 섹션과 제1 유전 층(140)에 걸친 제2 레벨을 가지는 공동(cavity; 195)이 형성된다. 그리고 나서 레지스트 층(180)의 나머지가 벗겨진다.
단계(107)에서는, 탄탈(tantalum)과 같은 라이너(liner)가 경질 코팅 층(170)과 공동(195)의 안쪽 표면에 균질하게 증착된다. 그리고 나서 도금 촉매(plating catalyst)가 라이너 상에 증착된다. 단계(108)에서는, 비아(via)와 와이어 레벨 상호 접속부(wire level interconnect)를 형성하기 위하여, 구리(190)가 공동(195) 내에 증착된다. 라이너와 촉매는 도금 공정 동안 유전 층(160, 140)에 대한 마스크(mask)로 작용한다. 공동(195) 외부의 구리 증착은 촉매의 선택적인 비활성화에 의하여 방지된다. 선택적인 활성화는 티올 프린팅(thiol printing)에 의하여 수행될 수 있다. 티올 프린팅은 경질 코팅 층(170)과 패턴화 되지 않은 티올 잉크 탄성 스탬프(thiol inked elastomeric stamp)와의 접촉으로 수행될 수 있다. 그리고 나서 후속적인 처리를 위한 준비로 과도한 구리를 제거하기 위해 CMP가 수행된다. 그러한 후속적 처리는 하나 이상의 상호 접속 층의 부가를 포함할 것이다.
도 3과 관련하여, 본 발명의 다른 실시예에 따르면, "단일 몰드 다마신(single mold damascene)" 공정이 제공되는데, 단계(111)에서는, 균질한 액체 예비 중합체의 낮은 k의 유전 층(200)이 기판(100) 상의 확산 장벽(130)에 직접 증착된다. 도 2와 관련하여 전술한 희생적인 중합체 레지스트 층(180)은 여기서 사용되지 않는다. 유전 층(200)의 가능한 성분의 세부사항은 간단하게 제공될 것이다. 유전 층(200)의 증착은 분무 코팅(spray coating), 스핀 코팅(spin coating), 피펫팅(pipetting)에 의하거나, 또는 롤러 코터(roller coater)를 통하여 이루어질 수 있다. 다른 증착 기술도 가능하다.
단계(112)에서는, 투명한 패턴화된 스탬프(120)가 유전 층(200)으로 가압된다. 스탬프(100)의 패턴은 유전 층(200)과 매끄럽게 접촉한 상태로 기판(100)에 정렬된다. 마찬가지로, 정렬은, 스탬프(120)를 통하여, 또는 부가적으로 적응성 정렬(adaptive alignment)에 의하여 광학적으로 수행될 것이다. 정렬에 이어서, 스탬프(120)로부터의 패턴이 액체 유전 층에 임프린트된다. 그리고 나서 패턴화된 유전 층(200)은 스탬프(120)를 통한 자외선 노출에 의해 경화된다. 그리고 나서 스탬프(120)는 몰딩된 유전 층(200)으로부터 분리된다.
기판(120) 상의 모든 밑에 놓인 상호 접속부(underlying interconnects)와의 접촉점을 전기적으로 노출하기 위하여, 애싱(ashing)이 수행된다. 따라서 실질상 스탬프(120)의 패턴과 동일한 2개의 레벨 형태를 가진 공동(cavity; 195)이 유전 층(200) 내에 형성된다. 공동(195)의 제2의 하부 레벨은 밑에 놓인 확산 장벽(diffusion barrier; 130)과 일치하거나, 밑에 놓인 상호 접속부 금속과 직접적으로 일치한다. 단계(113)에서는, 탄탈(tantalum)과 같은 라이너(230)가 유전 물질과 공동의 안쪽 표면 상에 균질하게 증착된다. 라이너 상에는 도금 촉매(plating catalyst; 220)가 증착된다. 단계(114)에서는, 비아(via)를 형성하기 위하여 공동(195) 내에 구리(190)가 증착된다. 라이너(230)와 촉매(220)는 도금 공정 동안 유전 층(200)에 대한 마스크(mask)로 작용한다. 공동(195) 외부의 구리 증착은 촉매(220)의 선택적 비활성화에 의하여 방지된다. 선택적 비활성화는 유전 층(200) 상에의 전술한 티올 프린팅(thiol printing)에 의하여 수행될 수 있다. 그리고 나서 후속적인 처리를 위한 준비로 과도한 구리를 제거하기 위해 CMP가 수행된다.
낮은 k의 유전 물질은, 바람직하게는 3.9보다 작은 유전 상수(dielectric constant) k를 가지며, 더 바람직하게는 2와 3 사이의 값을 가진다. 본 발명의 특히 바람직한 실시예에 따르면, 낮은 k의 물질은 벤젠과 같은 방향족 핵(aromatic ring), 규소-탄소-수소 복합체(silicon-carbon-hydrogen complex) 등을 포함한다. 탄소와 불소(fluorine)를 포함하는 물질은 덜 바람직한데, 이는 제조 공정에서 다른 단계들에 덜 적합하기 때문이다. 특히, 불소는 바람직하지 못한 부식 특성을 가진다. 염소(chlorine)도 유사한 부식 특성을 가진다. 따라서, 폴리염화비닐(polyvinyl chloride)과 같은 물질은 흥미가 없다. 폴리에틸렌(polyethylene)과 같은 탄소-수소 복합체를 가진 물질은 덜 바람직한데, 이는 이들이 높은 온도에서 제한된 안정성, 예컨대 매우 낮은 녹는점이나 유리 전이 온도(glass transition temperature)를 가지기 때문이다. 본 발명의 특히 바람직한 실시예에 따르면, 낮은 k의 물질은 아크릴산염(acrylate), 하이드로실란(hydrosilane), 실라놀 비닐(silanol vinyl), 비닐(vinyl), 하이드로실란티올(hydrosilane thiol), 에폭시(epoxy), 스티렌(styrene), 이소프렌(isoprene), 술폰(sulfone), 또는 우레탄(urethane)과 같은 자외선으로 경화 가능한 교차결합군(cross linking group)을 포함한다. 그러한 군은 전술한 원하는 범위 내의 유전 상수를 가진다. 예를 들면, 폴리이소프렌(polyisoprene)의 경우 k = 2.4이고, 폴리스티렌(polystyrene)의 경우 k = 2.6이며, 폴리술폰(polysulfone)의 경우 k = 2.1이다. 통상적으로, 방향족 측쇄(aromatic side chain)는 낮은 k의 물질에 바람직한 열적 안정성을 제공한다.
예컨대 몰리브덴(molybdenum)과 같은 다른 전기전도성이 있는 금속이 구리 대신에 증착될 수 있다. 그러나, 구리는 더 바람직한 물질이다. 전술한 본 발명의 실시예에 따르면, 공동(cavity; 195)의 제2의 하부 레벨이 비아 층(via layer)을 형성하고, 공동(195)의 제1의 상부 레벨이 와이어 레벨 상호 접속 층(wire level interconnection layer)을 형성한다. 본 발명을 구현하는 단일 몰드 다마신 공정은 유기용제를 매개로 한 현상(organic solvent mediated developing)이나 레지스트 제거 공정을 유리하게 회피한다. 이는 가능한 k가 낮은 물질의 범위를 넓히고, 제조를 단순화한다. 특히, 본 발명을 구현하는 단일 몰드 다마신 공정은 통상의 듀얼 다마신 공정보다 더 적은 공정 단계를 포함한다. 전형적으로 듀얼 다마신은, 각 상호 접속 층에서, 2개의 유전층에 의하여 분리된 3개의 질화규소 층의 증착을 포함한다. 그리고 나서 전형적으로 패턴화는 2회의 레지스트 스핀(spin), 노출, 현상, 식각 및 제거 사이클(cycle)을 포함한다. 각각 이러한 공정 단계를 요구하는 복수의 상호 접속 층이 존재할 것이다. 본 발명을 구현하는 단일 몰드 다마신 공정은 각 상호 접속 층에 대하여 훨씬 더 적은 공정 단계를 포함한다. 본 발명을 구현하는 단일 몰드 다마신 공정은 질화규소 식각 차단 층이나 경질 코팅 층을 요구하지 않는데, 이는 자외선 몰딩이 용제 노출(solvent exposure)을 요구하지 않기 때문이다.
다공성의 k가 낮은 유전 물질의 자외선 몰딩은, 유전 물질 내에서 스탬프가 나노기공(nano-pore)의 경계 조건(boundary condition)을 기계적으로 정의하기 때문에 이점이 있다. 이는 공동 내에 폐곡면을 생성한다. 패턴 전달을 위한 애싱(ashing)은 그러한 기공을 열린 상태로 둔다. 반도체 피처(feature) 크기가 계속 적으로 감소함에 따라, 특히 피처 크기가 나노기공의 치수에 다가갈수록, 유전 물질 내에서 나노기공을 닫는 것이 점점 중요해질 것이다.
본 발명을 구현하는 자외선 몰딩 공정은 한 평면에 제한되지 않는다. 대신에, 본 발명을 구현하는 자외선 몰딩 공정은 다른 레벨에서 동시에 수행될 수 있다. 공통의 리소그래피 평면 상의 인접하는 도체는, 간격을 넓혀서 용량을 감소시키거나, 도체의 세로 및/또는 측면 확장하여 저항률(resistivity)을 감소시키기 위하여 엇갈리게 배열(stagger)될 수 있다. 본 발명을 구현하는 자외선 몰딩 공정이 통상적인 공정보다 더 값싼 대안을 제공하기 때문에, 이전에는 비 경제적이었던 IC 설계에의 추가적인 상호 접속 층의 부가가 있을 수 있다. 전술한 본 발명의 실시예의 장점은, 복제 동안 리소그래피 층 사이에서의 고유의 정렬이다. 여기서, 층간 정렬 정확도는 스탬프 제조 공정의 정확도에만 의존할 수 있다.
스탬프(120)는 유리, 규소(silicon), 또는 석영(quartz)과 같은 강성 물질(rigid material)로 만들 수 있다. 예를 들면, 스탬프(120)는 전자 빔(e-beam) 또는 포토리소그래픽 패턴화와 규소 기판 상의 산화규소 층의 반응성 이온 식각에 의하여 형성될 수 있다. 산화물 층은 우선 포토패턴화된다. 그리고 나서 패턴화된 산화물은 밑에 놓인 규소의 식각에 대한 선택적 장벽을 형성한다. 패턴은 식각에 의하여 규소로 전달된다. 패턴화된 규소는 플라스마 테플론(Teflon) 층으로 코팅될 수 있다. 테플론은 후속적으로 가압되는 물질로부터 스탬프(120)를 쉽게 떼어놓을 수 있게 하며, 작동하는 동안 마모를 줄인다.
스탬프(120) 몰딩을 위한 마스터(master) 또는 스탬프(120)는 전자 빔(e- beam) 리소그래피에 의하여 제조될 수 있다. 예를 들면, 마스터는 규소 기판 상에 형성될 수 있다. 제1 레지스트 층은 기판 상에 증착된다. 그리고 나서 제1 레지스트 층은 제1 패턴화 레벨을 정의하는 전자 빔에 의하여 선택적으로 노출된다. 그리고 나서 제2 레지스트 층이 기판 상에 증착된다. 그리고 나서 제2 레지스트 층은 제2 패턴화 레벨을 정의하는 전자 빔에 의하여 선택적으로 노출된다. 그리고 나서, 제2 패턴화 레벨을 제1 패턴화 레벨 위에 겹치게 하기 위하여, 제1 및 제2 레지스트 층이 함께 현상된다. 따라서 결합된 패턴은 두 레벨을 포함한다. 스탬프를 완성하기 위하여, 다시 플라스마 테플론 층이 결합된 패턴 상에 증착된다. 제1 및 제2 레지스트 층은 스피닝(spinning) 등에 의하여 증착될 것이다.
이와 달리, 스탬프(120)는 고무나 PDMS와 같은 탄성 물질(elastomeric material)로 만들어질 수 있다. PDMS 굳기(hardness)는 유리하게 조정할 수 있다. 강성 및 탄성 스탬프는 모두 비슷한 패턴 크기를 얻을 수 있다. 약 35 nm의 피처(feature) 크기가 가능하다. 실험에 의하면, 본 발명의 실시예들은, 예컨대 직경 8 cm 이상의 기판에서 130 nm의 피처 크기로, 높이 약 200 nm의 패턴에 기초하여 상대적으로 높은 가로세로비(aspect ratio)를 가지고, 대단히 좋은 측벽 선명도(side wall definition)를 가지며, 상대적으로 넓은 영역의 몰딩을 이룰 수 있다. 탄성 스탬프는 기판과 부합적으로 접촉(conformal contact)한다. 부합적 접촉은 결함에 대해 내성을 갖게 하는데 유리하다. 이는 강성 스탬프로 가능한 것보다 더 높은 수율(yield)을 얻게 하며, 특히 상대적으로 넓은 영역의 몰딩에 있어서 그러하다. 몰딩된 물질로부터 탄성 스탬프를 떼어놓는 것이 수직 측벽을 지닌 높은 가 로세로비의 피처에 있어서도 쉽다는 다른 이점이 있다.
본 발명의 실시예들은 다중 레벨 IC 상호 접속부의 제조와 관련하여 전술되었다. 그러나, 본 발명은 다른 많은 다중 레벨 구조의 제작에도 마찬가지로 응용 가능하다. 그러한 구조 중 하나는 도 2 및 도 3과 관련하여 전술한 다중 레벨 스탬프(120)이다. 그러한 스탬프는 마스터를 경화 가능한 물질 내로 가압함으로써 형성될 수 있다. 바람직하게는, 마스터는 탄성 물질로 만들어진다. 탄성 물질로 스탬프를 형성하는 것의 장점은, 많은 스탬프들이 마스터에 손상을 가할 위험 없이 마스터로부터 복제될 수 있다는 점이다. 탄성 마스터는 몰딩된 스탬프가 수직의 또는 골진(corrugated) 측벽을 포함하는 경우에도 스탬프를 효율적으로 쉽게 떼어놓을 수 있게 한다. 그러한 피처는 강성 마스터에 영원히 결합할 수 있다.
본 발명의 바람직한 실시예에 따르면, 스탬프(120)는 제1 및 제2 리소그래피 레벨을 포함하는 패턴을 가지는 투명 탄성 마스터로부터 형성된다. 처음에는, 블랭크(blank) - 이로부터 스탬프(120)가 형성될 것임 - 를 운반하는 기판이 균질한, 자외선으로 경화 가능한 액체 예비 중합체(UV curable liquid pre-polymer) 레지스트 층으로 코팅된다. 그리고 나서 마스터는 레지스트 층과 접촉하게 되며, 블랭크에 대하여 정렬된다. 마스터를 통한 광학적 정렬이 사용될 수 있다. 그리고 나서 마스터 상의 패턴이 레지스트 층으로 가압된다. 패턴화된 레지스트 층은 마스터를 통해 자외선에 노출됨으로써 경화된다. 그리고 나서 마스터는 경화된 레지스트 층으로부터 분리된다. 모든 잔류 레지스트는 애싱(ashing)에 의하여 제거된다. 이 단계에서, 경화된 레지스트 층의 표면 형태(topography)는 실질적으로 마스터의 패 턴과 일치한다. 그리고 나서 레지스트 층의 패턴의 제1 레벨에 기초하여 패턴의 제1 레벨이 이온 밀링(ion milling)에 의하여 블랭크로 전달된다. 패턴의 제2 레벨에 이르기까지 레지스트 층을 제거하기 위하여 애싱이 수행된다. 그리고 나서 존재하는 레지스트 층의 패턴의 제2 레벨만 가지고 이온 밀링이 수행된다. 남은 레지스트는 스탬프(120)를 노출하기 위하여 제거된다. 이 기술을 통하여 스탬프(120)에 둘 이상의 패턴화 레벨이 제공될 수 있음이 인식될 것이다.
몇 차례 전술하였듯이, 형성될 물질을 운반하는 기판에 대하여 스탬프(120)를 정렬하기 위해 광학적 정렬이 사용될 수 있다. 본 발명의 바람직한 실시예에 따르면, 스탬프(120)는 탄성 물질로 만들어지고, 기판에 대한 스탬프(120)의 광학적 정렬을 강화하거나 대체하기 위하여 기계적 정렬(mechanical alignment)이 사용된다. 도 4와 관련하여, 본 발명의 특히 바람직한 실시예에 따르면, 기판(100)은, 그 위에 구조가 형성될 표면으로부터 복수의 이격된 돌출부(310, 320)를 운반한다. 돌출부(310, 320)는 스탬프(120)의 패턴화에 있어서 상보적인 오목부(330, 340)에 대응한다.
단계(350)에서는, 처음에 자외선으로 경화 가능한 액체 예비 중합체의 작은 방울들(300)이 기판(100)의 표면과 돌출부(310, 320) 상에 증착된다. 작은 방울들(300)은 예컨대 피펫팅(pipetting)에 의하여 증착될 수 있다. 본 발명의 다른 실시예에 따르면, 액체 예비 중합체는, 균질하지만 몰딩 동안 예비 중합체의 어떠한 장거리 측면 흐름(lateral flow)도 요구되지 않도록 정확히 측정된 양을 가진 층과 같은 또 다른 형태로 증착될 수 있다. 단계(360)에서는, 스탬프(120)가 증착된 예 비 중합체와의 접촉부로 가압되는데, 이는 스탬프(120) 상의 오목부(330, 340)가 기판(100) 상의 돌출부(310, 320)에 통상적으로 정렬되는 방식으로 이루어진다. 통상적인 정렬에서는 광학적 기술이 사용된다. 스탬프(120)가 기판(100)으로 가압됨에 따라, 사이에 낀 액체 중합체 증착물이 녹아들어 균질한 층(200)을 형성한다. 중합체 층(200)은 스탬프(120)와 기판(100) 사이의 접촉부를 매끄럽게 함으로써, 스탬프(120)와 기판(100) 사이의 마찰을 감소시키고, 기판(100)에 대한 스탬프(120)의 측면 이동을 용이하게 한다. 기판(100) 상의 인접한 돌출부(310, 320) 사이의 간격은 스탬프(120) 상의 대응하는 오목부(330, 340) 사이의 간격보다 조금 더 커서, 단계(370)에서 오목부(330, 340)가 돌출부(310, 320) 위에 자리잡게 됨에 따라 스탬프가 측면으로 늘어지도록 한다. 탄성 물질 - 그로부터 스탬프(120)가 형성됨 - 은 그러한 늘임(stretching)을 가능하게 한다. 측면으로 늘이는 단계는 스탬프(120) 상의 패턴이 기판(100)에 대하여 자리잡는 정확도를 향상시키며, 따라서 예비 중합체가 형성되는 정확도를 향상시킨다. 제조 또는 공정이 야기하는 웨이퍼와 스탬프 사이의 불일치(mismatch)에 따라, 스탬프는 늘어날 수도 있고 압축될 수도 있음을 주목하여야 한다.
돌출부(310, 320) 및 대응하는 구성(330, 340)은 원뿔(conical) 모양 또는 프러스토 원뿔(frusto-conical) 모양일 수 있다. 그러나, 원뿔 및 프러스토 원뿔 모양은 생산하기가 상대적으로 어렵다. 따라서, 본 발명의 바람직한 실시예에 따르면, 돌출부(310, 320)와 오목부(330, 340)는 기판(120)과 스탬프(100)의 표면 각각에 직각으로(orthogonal) 뻗은 측면을 가진다. 원뿔 모양에 근사화시켜 유사한 늘임(stretching) 및 정렬 효과를 얻기 위하여, 각 돌출부의 말단은 원뿔의 꼭대기와 유사한 좁은 단부(end)를 정의하는 내측 단차(inward step)를 포함한다. 돌출부와 오목부는 평면도로 보면 원형 또는 정사각형일 수 있다. 본 발명의 다른 실시예에 따르면, 오목부는 기판(100) 내에 만들어지고, 대응하는 돌출부는 스탬프(120) 내에 만들어질 수 있다. 전술한 기계적 늘임 및 정렬 효과를 얻기 위하여, 다른 형태의 상보적 형성이 스탬프(120)와 기판(100) 상에 제공될 수 있음이 인식될 것이다.
도 5와 관련하여, 본 발명의 특히 바람직한 실시예에 따르면, 스탬프(120)의 각 오목부의 중심은 기판(100) 상의 대응하는 돌출부(310)의 중심으로부터 변위 d만큼 오프셋된다(offset). 예를 들면, 변위 d는 약 200 nm일 수 있다. 잉여 윤활 액체 예비 중합체(lubricating liquid pre-polymer; 200)가 각 돌출부(310)의 말단에 도포된다. 스탬프(120)와 기판이 접합됨에 따라, 기판(100) 상의 각 돌출부(310)는 대응하는 오목부(330)로 들어간다. 돌출부(310)의 더 좁은 말단부에 의하여 쉽게 들어가진다. 각 오목부(330)는 대응하는 돌출부(310)를 수용하기 위하여 변위 d 방향으로 팽창된다. 따라서, 스탬프 물질의 탄성에 대항하여 스탬프(120)에 측면 힘(lateral force)이 생성된다. 각 오목부(330)의 팽창은 잉여 예비 중합체에 대한 출구를 제공하며, 스탬프 물질에 의하여 부과된 탄성 압력(elastic pressure)에 의해 잉여 예비 중합체의 이탈이 가능해진다. 각 오목부(330)의 탄성 압력은 스탬프 물질의 상대적 복원력(restoring force)에 관련된다. 복원력은 대응하는 돌출부(310) 주변에서 각 오목부(330)를 메우는 것을 돕는다. 완전히 메워 졌을 경우, 각 오목부와 대응하는 돌출부 사이의 오프셋(offset)은, 스탬프 물질 및 특히 스탬프 물질 내에서 형성된 패턴 내의 배치 장력(aligning tension)을 만들어낸다. 돌출부가 말단에서의 돌출부의 폭과 기판(100) 표면에서의 돌출부의 폭 사이에 약 200nm의 차이가 있고 폭이 더 좁은 단부의 길이가 약 250nm인 경우에 대하여 각 오목부(330)의 깊이는 약 500nm일 수 있다. 다른 치수들은 명백하게 가능하다.
본 발명을 구현하는 접촉 리소그래피 공정은 촉매(catalyst)와 라이너(liner)에 확산(diffusion) 및 전기 이동(electromigration) 장벽과 같은 전구체(precursor) 물질을 도포하기 위한 개선된 접근방식을 제공할 수 있을 것이다.

Claims (16)

  1. 표면(100) 상에 다중 레벨 구조(multilevel structure)를 형성하는 방법으로서, 상기 방법은,
    상기 표면 상에 경화 가능한 액체 층(180, 200)을 증착하는 단계;
    탄성 물질로 만들어지고 다중 레벨 패턴(121, 122)을 가진 스탬프(120)를 상기 액체 층으로 가압하여, 상기 액체 층 내에 상기 패턴에 의하여 정의되는 다중 레벨 구조를 생성하도록 하는 단계; 및
    상기 액체 층을 경화하여 상기 다중 레벨 구조를 가지는 고체 층을 생성하도록 하는 단계를 포함하고,
    상기 가압하는 단계 전에, 상기 스탬프와 상기 표면 상의 상보적 형성물(complementary formations)을 통하여, 상기 표면에 대하여 상기 스탬프를 정렬하는 단계를 더 포함하며, 상기 정렬하는 단계는 상기 액체 층을 통하여 상기 표면에 대한 상기 스탬프의 이동을 매끄럽게 하는 단계를 포함하고, 상기 상보적 형성물은 상기 스탬프와 상기 표면 중 하나 위의 돌출부(protrusion; 310, 320)와, 상기 돌출부를 수용하기 위한, 상기 스탬프와 상기 표면 중 다른 하나 위의 오목부(recess; 330, 340)를 포함하며,
    상기 정렬하는 단계는 스탬프를 측면으로 늘이는 단계를 포함하는 방법.
  2. 제1항에 있어서,
    상기 스탬프의 변형을 일으키기 위하여, 상기 돌출부는 상기 대응하는 오목부에 대하여 오프셋(offset)되는(d) 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 증착하는 단계는 상기 돌출부 상에 상기 액체 층을 포함하는 상기 액체의 잉여분을 증착하는 단계를 포함하는 방법.
  4. 제3항에 있어서,
    상기 정렬하는 단계는, 대응하는 돌출부와의 접촉시 상기 오목부의 오프셋 방향으로의 팽창을 포함하고, 상기 스탬프의 탄성으로 인하여 상기 잉여 액체에 대한 출구가 형성되고 각 오목부가 대응하는 돌출부 주위에서 메워지도록 하는 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 고체 층은 유전(dielectric) 물질(200)로 만들어지고, 상기 다중 레벨 구조는 상기 고체 층 내에 다중 레벨 공동(cavity; 195)을 포함하는 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 고체 층은 레지스트(resist) 물질(180)로 만들어지고, 상기 다중 레벨 구조는 상기 고체 층에 다중 레벨 공동(195)을 포함하며, 상기 증착하는 단계는 상기 레지스트 물질을 액체 형태로 유전 층(140, 160)에 증착하는 단계를 포함하는 방법.
  7. 제6항에 있어서,
    상기 유전 층을 상기 고체 층을 통하여 식각하여, 상기 공동을 상기 고체 층에서 상기 유전 층으로 전달시키도록 하는 단계를 포함하는 방법.
  8. 제5항에 있어서,
    상기 공동 안에 금속(190)을 증착하여, 유전 물질 내에 매립된 도전성 구조를 생성하도록 하는 단계를 포함하는 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서,
    상기 유전 물질 상에 티올 프린팅(thiol printing)을 수행하여, 상기 공동 외부에서는 상기 금속의 증착이 방지되도록 하는 단계를 포함하는 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    상기 공동은 상기 다중 레벨 구조의 세로 요소에 대응하는 제1 레벨(121)과 상기 다중 레벨 구조의 측면 요소에 대응하는 제2 레벨(122)을 포함하는 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 세로 요소는 집적 회로에서의 다중 레벨 상호 접속 구조의 인접 레벨 사이의 전기적 연결을 완성하기 위한 비아(via)를 포함하고, 상기 측면 요소는 집적 회로의 인접 레벨 중 하나 내의 전기적 연결을 완성하기 위한 와이어(wire)를 포함하는 방법.
  12. 제1항 또는 제2항에 있어서,
    상기 경화하는 단계는 상기 액체 층을 상기 스탬프를 통하여 자외선에 노출하는 단계를 포함하는 방법.
  13. 다중 레벨 상호 접속 구조를 가지는 집적 회로를 제조하는 방법으로서, 상기 방법은, 제11항에서 청구된 방법을 수행함으로써 상기 상호 접속 구조의 인접 레벨 중 적어도 한 쌍 사이에 도전성 구조를 형성하는 단계를 포함하는 방법.
  14. 삭제
  15. 삭제
  16. 삭제
KR1020067003946A 2003-09-29 2004-08-23 제조 방법 KR100791443B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP03021935 2003-09-29
EP03021935.6 2003-09-29

Publications (2)

Publication Number Publication Date
KR20060086354A KR20060086354A (ko) 2006-07-31
KR100791443B1 true KR100791443B1 (ko) 2008-01-10

Family

ID=34384568

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067003946A KR100791443B1 (ko) 2003-09-29 2004-08-23 제조 방법

Country Status (9)

Country Link
US (1) US7446057B2 (ko)
EP (1) EP1702359B1 (ko)
JP (1) JP4726789B2 (ko)
KR (1) KR100791443B1 (ko)
CN (1) CN100483672C (ko)
AT (1) ATE451717T1 (ko)
DE (1) DE602004024585D1 (ko)
TW (1) TWI313490B (ko)
WO (1) WO2005031855A1 (ko)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7323417B2 (en) 2004-09-21 2008-01-29 Molecular Imprints, Inc. Method of forming a recessed structure employing a reverse tone process
US7632087B2 (en) * 2003-12-19 2009-12-15 Wd Media, Inc. Composite stamper for imprint lithography
US9039401B2 (en) 2006-02-27 2015-05-26 Microcontinuum, Inc. Formation of pattern replicating tools
US7875547B2 (en) * 2005-01-12 2011-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Contact hole structures and contact structures and fabrication methods thereof
JP4290177B2 (ja) 2005-06-08 2009-07-01 キヤノン株式会社 モールド、アライメント方法、パターン形成装置、パターン転写装置、及びチップの製造方法
WO2007030527A2 (en) * 2005-09-07 2007-03-15 Toppan Photomasks, Inc. Photomask for the fabrication of a dual damascene structure and method for forming the same
US20070077763A1 (en) 2005-09-30 2007-04-05 Molecular Imprints, Inc. Deposition technique to planarize a multi-layer structure
GB0523163D0 (en) * 2005-11-14 2005-12-21 Suisse Electronique Microtech Patterning of conductive layers with underlying compressible spacer layer or spacer layer stack
JP4684984B2 (ja) * 2005-12-07 2011-05-18 キヤノン株式会社 半導体装置の製造方法と物品の製造方法
US7422981B2 (en) 2005-12-07 2008-09-09 Canon Kabushiki Kaisha Method for manufacturing semiconductor device by using dual damascene process and method for manufacturing article having communicating hole
US7468330B2 (en) 2006-04-05 2008-12-23 International Business Machines Corporation Imprint process using polyhedral oligomeric silsesquioxane based imprint materials
DE102006030267B4 (de) * 2006-06-30 2009-04-16 Advanced Micro Devices, Inc., Sunnyvale Nano-Einprägetechnik mit erhöhter Flexibilität in Bezug auf die Justierung und die Formung von Strukturelementen
US8093150B2 (en) 2006-09-19 2012-01-10 Infineon Technologies Ag Methods of manufacturing semiconductor devices and structures thereof
TR201802198T4 (tr) 2007-01-16 2018-03-21 Koninklijke Philips Nv Bir esnek tabakanın ve bir substratın temas etmesi için yöntem ve sistem.
US8460256B2 (en) 2009-07-15 2013-06-11 Allegiance Corporation Collapsible fluid collection and disposal system and related methods
EP2139620B1 (en) 2007-03-23 2015-12-09 Allegiance Corporation Fluid collection and disposal system and related methods
US9889239B2 (en) 2007-03-23 2018-02-13 Allegiance Corporation Fluid collection and disposal system and related methods
JP2009069203A (ja) * 2007-09-10 2009-04-02 Fuji Xerox Co Ltd 高分子光導波路及びその製造方法
US20170004978A1 (en) * 2007-12-31 2017-01-05 Intel Corporation Methods of forming high density metal wiring for fine line and space packaging applications and structures formed thereby
JP4977121B2 (ja) * 2008-03-25 2012-07-18 富士フイルム株式会社 インプリント用モールド構造体及びそれを用いたインプリント方法、並びに磁気記録媒体の製造方法
US8833430B2 (en) 2008-06-26 2014-09-16 President And Fellows Of Harvard College Versatile high aspect ratio actuatable nanostructured materials through replication
EP2172168A1 (en) * 2008-10-01 2010-04-07 3M Innovative Properties Company Dental appliance, process for producing a dental appliance and use thereof
US8021974B2 (en) * 2009-01-09 2011-09-20 Internatioanl Business Machines Corporation Structure and method for back end of the line integration
WO2011041182A1 (en) 2009-09-30 2011-04-07 3M Innovative Properties Company Systems and methods for making layered dental appliances
WO2011041193A1 (en) 2009-09-30 2011-04-07 3M Innovative Properties Company Systems and methods for making layered dental appliances from the outside in
EP2482755B1 (en) 2009-09-30 2019-06-26 3M Innovative Properties Company Methods for making layered dental appliances
WO2011075349A1 (en) 2009-12-18 2011-06-23 3M Innovative Properties Company Method for making layered dental restorations
CN102214601B (zh) * 2010-04-02 2014-07-30 中芯国际集成电路制造(上海)有限公司 双镶嵌结构形成方法
FR2974194B1 (fr) * 2011-04-12 2013-11-15 Commissariat Energie Atomique Procede de lithographie
CN102760686B (zh) * 2011-04-27 2014-12-03 中芯国际集成电路制造(上海)有限公司 半导体器件、形成互连结构的方法
CN102800623A (zh) * 2011-05-26 2012-11-28 中芯国际集成电路制造(上海)有限公司 形成双镶嵌结构的方法
US9589797B2 (en) 2013-05-17 2017-03-07 Microcontinuum, Inc. Tools and methods for producing nanoantenna electronic devices
TWI664066B (zh) * 2014-09-30 2019-07-01 日商富士軟片股份有限公司 多孔質體的製造方法、元件的製造方法、配線結構的製造方法
US10892167B2 (en) * 2019-03-05 2021-01-12 Canon Kabushiki Kaisha Gas permeable superstrate and methods of using the same
FR3108780B1 (fr) * 2020-03-30 2022-03-18 Commissariat Energie Atomique Procédé de réalisation d’une zone d’individualisation d’un circuit intégré

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5173442A (en) * 1990-07-23 1992-12-22 Microelectronics And Computer Technology Corporation Methods of forming channels and vias in insulating layers
WO2003030252A2 (en) 2001-09-28 2003-04-10 Hrl Laboratories, Llc Process for producing interconnects

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52152965A (en) * 1976-06-15 1977-12-19 Matsushita Electric Works Ltd Method of embossing synthetic resin tile
JPS613339A (ja) * 1984-06-18 1986-01-09 Hitachi Ltd 高密度情報記録円板複製用スタンパおよびその製造方法
JPH03100942A (ja) * 1989-09-13 1991-04-25 Hitachi Chem Co Ltd 光ディスク用スタンパの製造方法
JPH0580530A (ja) * 1991-09-24 1993-04-02 Hitachi Ltd 薄膜パターン製造方法
US6247986B1 (en) * 1998-12-23 2001-06-19 3M Innovative Properties Company Method for precise molding and alignment of structures on a substrate using a stretchable mold
US6517995B1 (en) * 1999-09-14 2003-02-11 Massachusetts Institute Of Technology Fabrication of finely featured devices by liquid embossing
GB0010164D0 (en) * 2000-04-27 2000-06-14 Suisse Electronique Microtech Technique for hybrid integration of heteropolysiloxane lenses and alignment structures onto vertical cavity surface emitting laser chips
US6743368B2 (en) * 2002-01-31 2004-06-01 Hewlett-Packard Development Company, L.P. Nano-size imprinting stamp using spacer technique
DE60326724D1 (de) * 2002-05-30 2009-04-30 Ibm Strukturierungsverfahren
US6861365B2 (en) * 2002-06-28 2005-03-01 Hewlett-Packard Development Company, L.P. Method and system for forming a semiconductor device
JP3821069B2 (ja) * 2002-08-01 2006-09-13 株式会社日立製作所 転写パターンによる構造体の形成方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5173442A (en) * 1990-07-23 1992-12-22 Microelectronics And Computer Technology Corporation Methods of forming channels and vias in insulating layers
WO2003030252A2 (en) 2001-09-28 2003-04-10 Hrl Laboratories, Llc Process for producing interconnects

Also Published As

Publication number Publication date
US7446057B2 (en) 2008-11-04
ATE451717T1 (de) 2009-12-15
KR20060086354A (ko) 2006-07-31
WO2005031855A1 (en) 2005-04-07
DE602004024585D1 (de) 2010-01-21
CN1860605A (zh) 2006-11-08
EP1702359A1 (en) 2006-09-20
TWI313490B (en) 2009-08-11
US20070275556A1 (en) 2007-11-29
JP4726789B2 (ja) 2011-07-20
EP1702359B1 (en) 2009-12-09
CN100483672C (zh) 2009-04-29
JP2007507860A (ja) 2007-03-29
TW200512832A (en) 2005-04-01

Similar Documents

Publication Publication Date Title
KR100791443B1 (ko) 제조 방법
US7691275B2 (en) Use of step and flash imprint lithography for direct imprinting of dielectric materials for dual damascene processing
KR101336274B1 (ko) 정렬 및 피처 성형에 관해 유연도가 증가된 나노 임프린트 기술
US7982312B2 (en) Method for fabricating dual damascene structures using photo-imprint lithography, methods for fabricating imprint lithography molds for dual damascene structures, materials for imprintable dielectrics and equipment for photo-imprint lithography used in dual damascene patterning
US7279113B2 (en) Method of forming a compliant template for UV imprinting
US8771929B2 (en) Tone inversion of self-assembled self-aligned structures
JP4088582B2 (ja) ブリッジ後メタライゼーション形成手順を用いた強固な超低誘電率の相互接続構造を形成する方法
US7811934B2 (en) Method of manufacturing nanoelectrode lines using nanoimprint lithography process
US7709373B1 (en) System and method for imprint lithography to facilitate dual damascene integration in a single imprint act
US8946080B2 (en) Pattern transfer method
KR20090101445A (ko) 자기 조립형 중합체를 사용한 서브리소그래피 상호접속 패터닝
US7214611B2 (en) Imprinting-damascene process for metal interconnection
EP1796159B1 (en) Method for manufacturing a semiconductor device by using a dual damascene process
US9530660B2 (en) Multiple directed self-assembly patterning process
US6630404B1 (en) Reducing feature dimension using self-assembled monolayer
US9613807B2 (en) Methods for fabricating integrated circuits using directed self-assembly chemoepitaxy
US11456185B2 (en) Planarization of semiconductor devices
KR100639073B1 (ko) 선택적 다마신을 이용한 반도체 금속 배선의 형성방법
US8946907B2 (en) Self-aligned nano-structures
KR0144227B1 (ko) 반도체 소자의 콘택 형성 방법
KR20050105607A (ko) 반도체 소자의 인덕터 제조 방법
KR20150014352A (ko) 나노 임프린트를 이용한 나노 구조물 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101109

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee