KR100760906B1 - 퓨즈 금속층 위의 산화물을 제어하는 방법 - Google Patents
퓨즈 금속층 위의 산화물을 제어하는 방법 Download PDFInfo
- Publication number
- KR100760906B1 KR100760906B1 KR1020040116484A KR20040116484A KR100760906B1 KR 100760906 B1 KR100760906 B1 KR 100760906B1 KR 1020040116484 A KR1020040116484 A KR 1020040116484A KR 20040116484 A KR20040116484 A KR 20040116484A KR 100760906 B1 KR100760906 B1 KR 100760906B1
- Authority
- KR
- South Korea
- Prior art keywords
- oxide
- fuse
- metal layer
- etching
- photoresist
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 29
- 229910052751 metal Inorganic materials 0.000 title abstract description 23
- 239000002184 metal Substances 0.000 title abstract description 23
- 150000004767 nitrides Chemical class 0.000 claims abstract description 22
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 19
- 238000005530 etching Methods 0.000 claims abstract description 17
- 238000004140 cleaning Methods 0.000 claims abstract description 5
- 239000002904 solvent Substances 0.000 claims abstract description 5
- 238000000151 deposition Methods 0.000 claims abstract description 3
- 238000005520 cutting process Methods 0.000 claims description 5
- 230000001681 protective effect Effects 0.000 abstract description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 10
- 230000007547 defect Effects 0.000 description 2
- 229910016570 AlCu Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000003698 laser cutting Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/26—Processing photosensitive materials; Apparatus therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
본 발명은 퓨즈 금속층 위의 산화물을 제어하는 방법에 관한 것으로, 특히 상부 금속층 P/O(Protective Overcoating) 식각시 퓨즈 금속층 위의 잔존 산화물을 안정적으로 제어하는 방법에 관한 것이다.
본 발명의 퓨즈 금속층 위의 산화물을 제어하는 방법은 IMD(금속간 절연막) 위에는 P/O 산화물이 증착되어 있고, P/O 산화물 위에는 포토레지스트가 증착되어 있으며, IMD와 P/O 산화물 사이에는 퓨즈가 형성되는 방법에 있어서, 상기 P/O 산화물과 퓨즈의 식각을 동시에 진행하는 제1단계; 상기 포토레지스트 스트립(photoresist strip)과 용제 크리닝(solvent cleaning)을 진행하는 제2단계; 상기 P/O 산화물 위에 P/O 질화막을 증착하는 제3단계; 및 상기 P/O 질화막 위에 P/O 패턴을 진행하고, 패드 식각을 진행하는 제4단계를 포함하는 것을 특징으로 한다.
P/O, 퓨즈, 산화물
Description
도 1은 종래의 P/0의 제1공정을 나타낸 것이다.
도 2는 종래의 P/0의 제2공정을 나타낸 것이다.
도 3은 종래의 P/0의 제3공정을 나타낸 것이다.
도 4는 종래의 P/0 공정 진행시 상부 TiN이 남은 것을 사진으로 나타낸 것이다.
도 5는 종래의 P/O 공정 진행시 록스가 제거된 것을 사진으로 나타낸 것이다.
도 6은 본 발명의 P/0의 제1공정을 나타낸 것이다.
도 7은 본 발명의 P/0의 제2공정을 나타낸 것이다.
도 8은 본 발명의 P/0의 제3공정을 나타낸 것이다.
도 9는 본 발명의 P/0의 제4공정을 나타낸 것이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : P/O 산화물 200a : 포토레지스트
300 : 퓨즈
본 발명은 퓨즈 금속층 위의 산화물을 제어하는 방법에 관한 것으로, 특히 상부 금속층 P/O(Protective Overcoating) 식각시 퓨즈 금속층 위의 잔존 산화물을 안정적으로 제어하는 방법에 관한 것이다.
도 1은 종래의 P/0의 제1공정을 나타낸 것이다. 도 1에 도시된 바와 같이, IMD(금속간 절연막) 위에 P/O 산화물&질화물(10)이 증착되어 있고, P/O 산화물&질화물(10) 위에는 포토레지스트(PR, 20)가 증착되어 있다. 그리고, IMD와 P/O 산화물&질화물(10) 사이에는 퓨즈(30)가 형성되어 있다. 상기 퓨즈로는 ALCu 5K가 쓰이고 있다. 여기서, P/O 산화물&질화물(10) 및 퓨즈(30)의 식각을 동시에 진행한 것을 나타내고 있다.
도 2는 종래의 P/0의 제2공정을 나타낸 것이다. 도 2에 도시된 바와 같이, 상기와 같이 P/O 산화물&질화물(10) 위에 포토레지스트(PR, 20)를 증착한 후 P/O 산화물&질화물(10) 위에 증착된 포토레지스트(20) 스트립을 진행한 것을 나타내고 있다. 산화물&질화물(10) 위에 증착된 포토레지스트(20)가 제거되었음을 알 수 있다.
도 3은 종래의 P/0의 제3공정을 나타낸 것이다. 도 3에 도시된 바와 같이, 상기와 같이 포토레지스트(20) 스트립을 진행한 후, 용제 크리닝(solvent cleaning)을 진행한 것을 나타내고 있다.
상기와 같이 종래의 P/O 식각시에는 P/O 식각과 동시에 레이저 수선(laser repair)을 위한 퓨즈 금속 위의 산화물을 정확히 제어해야만 한다. 퓨즈 금속 위에 산화물을 남기는 이유는 퓨즈 수선시 컷팅(cutting) 능력을 향상시키기 위한 것이며, 컷팅시 발생하는 분자 등을 최소화 하기 위해 딱딱한 산화막을 이용하게 된다.
그러나, P/O 식각시 퓨즈 산화물을 동시에 제어하는 과정에서 패드 부분의 상부 티타늄 나이트라이드(이하 TiN)가 남거나, 상부 TiN을 모두 제거하기 위해 건식식각을 많이해 주면 퓨즈 금속 위의 산화물이 모두 제거되는 문제가 발생한다. 이때, 패드 부분의 상부 TiN과 퓨즈 금속의 산화물을 동시에 제어하는 것은 쉽지 않다.
도 4는 종래의 P/0 공정 진행시 상부 TiN이 남은 것을 사진으로 나타낸 것이다. 화살표로 표시한 것은 P/O 공정 진행시 TiN이 남아 있는 것을 나타내고 있다. 상기 방법으로 P/O 공정 진행시 상부 TiN이 남아있기 때문에 패드 본딩(pad bonding)시 문제를 일으키거나 아웃고잉 검사(out-going inspection)시 결함으로 인식되어 웨이퍼(wafer)를 스크랩(scrap)하는 경우가 발생한다.
도 5는 종래의 P/O 공정 진행시 록스가 제거된 것을 사진으로 나타낸 것이다. 표시된 부분은 록스(rox)가 없어진 것을 나타내고 있다. 상기 방법으로 P/O 공정 진행시 패드 위의 TiN을 완전히 제거하기 위해 추가적으로 식각하면 퓨즈 금속위의 록스(rox)가 낮아지거나 없어져 레이저 컷팅시 컷팅능력이 떨어지거나 결함 문제가 생긴다.
이에 본 발명은 상기 문제점을 해결하기 위한 것으로써, 상부 금속층 P/O(Protective Overcoating) 식각시 퓨즈 금속층 위의 잔존 산화물을 안정적으로 제어하는 방법을 제공하는 것을 목적으로 한다.
본 발명은 퓨즈 금속층 위의 산화물을 제어하는 방법에 관한 것으로, 특히 상부 금속층 P/O(Protective Overcoating) 식각시 퓨즈 금속층 위의 잔존 산화물을 안정적으로 제어하는 방법에 관한 것이다.
본 발명의 퓨즈 금속층 위의 산화물을 제어하는 방법은 IMD(금속간 절연막) 위에는 P/O 산화물이 증착되어 있고, P/O 산화물 위에는 포토레지스트가 증착되어 있으며, IMD와 P/O 산화물 사이에는 퓨즈가 형성되는 방법에 있어서, 상기 P/O 산화물과 퓨즈의 식각을 동시에 진행하는 제1단계; 상기 포토레지스트 스트립(photoresist strip)과 용제 크리닝(solvent cleaning)을 진행하는 제2단계; 상기 P/O 산화물 위에 P/O 질화막을 증착하는 제3단계; 및 상기 P/O 질화막 위에 P/O 패턴을 진행하고, 패드 식각을 진행하는 제4단계를 포함하는 것을 특징으로 한다.
이하, 본 발명의 실시예에 대한 구성 및 그 작용을 첨부한 도면을 참조하면서 상세히 설명하기로 한다.
도 6는 본 발명의 P/0의 제1공정을 나타낸 것이다. 도 6에 도시된 바와 같이, IMD(금속간 절연막) 위에 P/O 산화물(100)이 증착되어 있고, P/O 산화물(100) 위에는 포토레지스트(PR, 200a)가 증착되어 있다. 그리고, IMD와 P/O 산화물(100) 사이에는 퓨즈(300)가 형성되어 있다. 상기 퓨즈로는 ALCu 5KÅ이 쓰이고 있다. 여기서, P/O 산화물(100) 및 퓨즈(300)의 식각을 동시에 진행한 것을 나타내고 있다.
도 7은 본 발명의 P/0의 제2공정을 나타낸 것이다. 도 7에 도시된 바와 같이, 상기와 같이 P/O 산화물(100) 및 퓨즈(300)의 식각을 동시에 진행한 후에 포토레지스트(200a) 스트립과 용제 크리닝을 진행한 후, P/O 질화막(400)을 3KÅ의 두께로 증착한다. 여기서, P/O 질화막(400) 3KÅ을 퓨즈 컷팅층 및 P/O층으로 동시에 사용한다.
도 8은 본 발명의 P/0의 제3공정을 나타낸 것이다. 도 8에 도시된 바와 같이, 상기와 같이 P/O 질화막(400)을 증착한 후에 상기 P/O 질화막(400) 위에 포토레지스트 패턴(PR)(200b)을 진행한 것을 나타내고 있다.
도 9는 본 발명의 P/0의 제4공정을 나타낸 것이다. 도 9에 도시된 바와 같이, 상기와 같이 P/O 질화막(400) 위에 포토레지스트 패턴(PR)(200b)을 진행한 후 상기 포토레지스트 패턴(200b)을 마스크로 이용하여 패드(AlCu 5KÅ)상부에 형성된 P/O 질화막(400)을 선택적으로 제거한다. 이때, 패드 위의 TiN을 완전히 제거할 수 있고, 퓨즈(300) 위의 록스도 일정하게 3KÅ을 유지할 수 있다.
따라서, 본 발명의 퓨즈 금속층 위의 산화물을 제어하는 방법은 다음과 같은 이점이 있다.
첫째, 상부 금속층 P/O 식각시 퓨즈 금속층 위의 잔존 산화물을 안정적으로 제어함으로써 수율 향상에 기여하도록 할 수 있다.
둘째, 본딩패드(bonding pad)의 상부 티타늄 나이트라이드(TiN)를 완전히 제거하여 웨이퍼(wafer)의 신뢰성 및 수율 향상에 기여할 수 있다.
이상에서 설명한 내용을 통해 본 업에 종사하는 당업자라면 본 발명의 기술사상을 이탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있 을 것이다. 따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용만으로 한정되는 것이 아니라 특허청구범위에 의하여 정해져야 한다.
이상에서와 같이 본 발명에 의한 퓨즈 금속층 위의 산화물을 제어하는 방법은 수율 향상에 기여하도록 할 수 있고, 웨이퍼(wafer)의 신뢰성 및 수율 향상에 기여할 할 수 있다.
Claims (3)
- IMD(금속간 절연막) 위에는 P/O 산화물이 증착되어 있고, P/O 산화물 위에는 포토레지스트가 증착되어 있으며, IMD와 P/O 산화물 사이에는 퓨즈가 형성되는 방법에 있어서,상기 P/O 산화물과 퓨즈의 식각을 동시에 진행하는 제1단계;상기 포토레지스트 스트립(photoresist strip)과 용제 크리닝(solvent cleaning)을 진행하는 제2단계;상기 P/O 산화물 위에 P/O 질화막을 증착하는 제3단계;상기 P/O 질화막 위에 포토레지스트 패턴을 형성하는 제4단계;상기 포토레지스트 패턴을 마스크로 노출된 패드 상부의 P/O 질화막을 선택적으로 제거하는 제4단계를 포함하는 것을 특징으로 하는 퓨즈 금속층 위의 산화물을 제어하는 방법.
- 청구항 1에 있어서,상기 P/O 질화막의 두께는 3KÅ으로 하는 것을 특징으로 하는 퓨즈 금속층 위의 산화물을 제어하는 방법.
- 청구항 1 또는 청구항 2에 있어서,상기 P/O 질화막은 퓨즈 컷팅층 및 P/O층으로 동시에 사용되는 것을 특징으로 하는 퓨즈 금속층 위의 산화물을 제어하는 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040116484A KR100760906B1 (ko) | 2004-12-30 | 2004-12-30 | 퓨즈 금속층 위의 산화물을 제어하는 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040116484A KR100760906B1 (ko) | 2004-12-30 | 2004-12-30 | 퓨즈 금속층 위의 산화물을 제어하는 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20060077580A KR20060077580A (ko) | 2006-07-05 |
KR100760906B1 true KR100760906B1 (ko) | 2007-09-21 |
Family
ID=37169635
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020040116484A KR100760906B1 (ko) | 2004-12-30 | 2004-12-30 | 퓨즈 금속층 위의 산화물을 제어하는 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100760906B1 (ko) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07130845A (ja) * | 1993-10-29 | 1995-05-19 | Nec Corp | 半導体装置の製造方法 |
JPH0846048A (ja) * | 1994-07-26 | 1996-02-16 | Oki Electric Ind Co Ltd | 半導体素子の冗長回路の製造方法 |
JPH10189739A (ja) | 1996-12-27 | 1998-07-21 | Sony Corp | 半導体装置の製造方法 |
KR19990005975A (ko) * | 1997-06-30 | 1999-01-25 | 김영환 | 반도체 소자의 제조방법 |
JPH1187522A (ja) | 1997-07-11 | 1999-03-30 | Sony Corp | 半導体装置の製造方法 |
-
2004
- 2004-12-30 KR KR1020040116484A patent/KR100760906B1/ko not_active IP Right Cessation
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07130845A (ja) * | 1993-10-29 | 1995-05-19 | Nec Corp | 半導体装置の製造方法 |
JPH0846048A (ja) * | 1994-07-26 | 1996-02-16 | Oki Electric Ind Co Ltd | 半導体素子の冗長回路の製造方法 |
JPH10189739A (ja) | 1996-12-27 | 1998-07-21 | Sony Corp | 半導体装置の製造方法 |
KR19990005975A (ko) * | 1997-06-30 | 1999-01-25 | 김영환 | 반도체 소자의 제조방법 |
JPH1187522A (ja) | 1997-07-11 | 1999-03-30 | Sony Corp | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
KR20060077580A (ko) | 2006-07-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN101197315A (zh) | 半导体器件的金属线路图案及其制造方法 | |
KR100760906B1 (ko) | 퓨즈 금속층 위의 산화물을 제어하는 방법 | |
JPH03177021A (ja) | 半導体装置の製造方法 | |
US20040224237A1 (en) | Whole new mask repair method | |
JP3650055B2 (ja) | ハーフトーン型位相シフトマスクの修正方法 | |
JP2003533014A (ja) | ディスカム処理で生じる欠陥を減少させることによって高品質な複数の厚さの酸化物層を形成する方法 | |
JP4118044B2 (ja) | 最適化された金属ヒューズの処理工程 | |
US6416934B1 (en) | Manufacturing method of a surface acoustic wave device | |
JP5087825B2 (ja) | アクティブ基板の製造方法 | |
KR100640974B1 (ko) | 반도체 소자의 제조방법 | |
US6852472B2 (en) | Polysilicon hard mask etch defect particle removal | |
JP2000035678A (ja) | パターン形成方法 | |
JP4534763B2 (ja) | 半導体素子の製造方法 | |
JP2000195767A (ja) | 半導体基板のマーキング方法 | |
KR0156421B1 (ko) | 포토마스크 및 그 제조방법 | |
KR100762235B1 (ko) | 위상반전마스크의 브리지 리페어 방법 | |
JP2006129096A (ja) | メサ型圧電振動子とその製造方法 | |
JP4739917B2 (ja) | レジストマスクの剥離方法 | |
JP2820008B2 (ja) | 半導体装置の膜厚モニタ構造及びモニタ方法 | |
JP2000347422A (ja) | 微細パターンの形成方法 | |
KR100800819B1 (ko) | 반도체 금속패턴 재가공 방법 | |
KR100526470B1 (ko) | 플래쉬 메모리의 게이트 형성방법 | |
KR100575342B1 (ko) | 웨이퍼의 리워크 방법 | |
JP2004273767A (ja) | 半導体のパッシベーション構造およびその製造方法 | |
JP2006186275A5 (ko) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
G170 | Publication of correction | ||
FPAY | Annual fee payment |
Payment date: 20100823 Year of fee payment: 4 |
|
LAPS | Lapse due to unpaid annual fee |