KR100748557B1 - 상변화 메모리 장치 - Google Patents

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Abstract

상변화 메모리 장치가 제공된다. 상기 메모리 장치는 반도체 기판, 상변화 물질막 패턴, 확산 방지층, 및 상부 전극을 포함한다. 상기 반도체 기판은 하부 전극을 갖는다. 상기 상변화 물질막 패턴은 상기 하부 전극 상에 위치한다. 상기 확산 방지층은 상기 상변화 물질막 패턴 상에 위치하고, 텔루르 원소를 포함한다. 상기 상부 전극은 상기 확산 방지층 상에 위치하고, 티타늄 원소를 포함한다. 상기 확산 방지층은 상기 상부 전극에 포함된 상기 티타늄 원소가 상기 상변화 물질막 패턴으로 확산되는 것을 방지한다.
상변화 메모리 장치, 칼코겐, 티타늄, 텔루르

Description

상변화 메모리 장치{PHASE-CHANGE MEMORY DEVICE}
도 1은 종래 기술에 따른 상변화 메모리 장치를 개략적으로 보여주는 반도체 기판의 단면도이다.
도 2a 내지 도 2c는 상변화 메모리 장치에서 티타늄 확산의 영향을 설명하기 위해 위치에 따른 티타늄의 상대적인 양을 나타내는 그래프들이다.
도 3 내지 도 7은 본 발명의 실시예들에 따른 상변화 메모리 장치를 개략적으로 보여주는 반도체 기판의 단면도들이다.
도 8 내지 도 12는 본 발명의 실시예에 따른 상변화 메모리 장치의 형성 방법을 설명하기 위한 반도체 기판의 단면도들이다.
도 13은 본 발명의 실시예에 따른 상변화 메모리 장치의 형성 방법을 설명하기 위한 반도체 기판의 단면도이다.
도 14 내지 16은 본 발명의 실시예에 따른 상변화 메모리 장치의 형성 방법을 설명하기 위한 반도체 기판의 단면도들이다.
도 17은 본 발명의 실시예에 따른 상변화 메모리 장치의 형성 방법을 설명하기 위한 반도체 기판의 단면도이다.
♧ 도면의 주요부분에 대한 참조번호의 설명 ♧
110,210 : 반도체 기판 140,240 : 상변화 물질막 패턴
145,245 : 상부 전극 150,250 : 확산 방지층
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 상변화 메모리 장치에 관한 것이다.
이동 통신 및 컴퓨터 등과 같은 전자 산업의 발전에 따라, 빠른 동작 속도, 높은 고집적도, 비휘발성 및 낮은 동작 전압 등의 특성을 갖는 반도체 장치가 요구되고 있다. 하지만, 현재 사용되는 디램(DRAM:dynamic random access memory), 에스램(SRAM:static random access memory), 및 플래시 메모리(FLASH memory) 등과 같은 메모리 장치는 상기 요구되는 특성들을 모두 충족시키지 못하고 있다.
예를 들어, 디램 및 에스램은 리프레시 동작이 필요한 휘발성 메모리 장치이다. 특히, 에스램은 단위 셀이 여섯 개의 트랜지스터들로 구성되어 고집적화에 불리하다. 플래시 메모리는 비휘발성 메모리 장치이지만, 동작 속도가 느린 단점을 갖는다.
이에 따라, 최근에는 빠른 동작이 가능하며, 비휘발성을 갖고, 동작 전압이 낮은 상변화 메모리 장치(PRAM:phase-change random access memory)에 대한 연구가 진행되고 있다.
피램은 가변 저항체인 상변화 물질을 데이터의 저장 요소로 사용하는 메모리 장치이다. 피램은 디램 커패시터의 유전막을 상변화 물질로 대체한 형태일 수 있 다. 상변화 물질은 그것의 상태(phase)에 따라 서로 다른 저항값을 갖는다. 즉, 비정질(amorphous) 상태에서는 결정(crystalline) 상태에 비하여 높은 비저항을 갖는다. 이러한 비저항 차이에 따른 전압 변화 및 전류량의 변화를 감지하여 상변화 물질에 기록된 데이터가 논리 "1" 인지 논리 "0" 인지를 판별할 수 있다. 통상적으로, 게르마늄(Ge), 안티몬(Sb), 및 텔루르(Te)를 함유하는 칼코겐 화합물이 상변화 물질로 사용된다.
도 1은 종래 기술에 따른 상변화 메모리 장치를 개략적으로 보여주는 반도체 기판의 단면도이다.
도 1을 참조하면, 하부 전극(35)을 갖는 반도체 기판(10) 상에 상변화 물질막 패턴(40) 및 상부 전극(45)이 위치한다. 상부 전극(45)은 층간 절연막(70)을 관통하는 상부 전극 콘택(75)을 통해 배선(80)에 전기적으로 연결된다.
상변화 물질막 패턴(40)은 공급되는 열에 따라 비정질 상태 또는 결정 상태로 변환되는 상변화 영역(P)을 갖는다. 상변화 영역(P)은 상변화 물질막 패턴(40) 하부에 위치하여 하부 전극(35)과 접촉한다.
피램이 기입 동작 및 독출 동작을 계속 수행하는 경우 상부 전극(45)에 포함된 티타늄 원소가 상변화 물질막 패턴(40)으로 확산된다. 이러한 티타늄 원소의 확산에 의해 상변화 물질막 패턴(40)을 구성하는 물질의 조성비가 변하게 된다. 특히, 티타늄 원소가 상변화 영역(P)까지 확산되는 경우 피램은 그 기능을 제대로 수행하지 못할 수 있다. 도면을 참조하여 구체적으로 설명한다.
도 2a 내지 도 2c는 상변화 메모리 장치에서 티타늄 확산의 영향을 설명하기 위해 위치에 따른 티타늄의 상대적인 양을 나타내는 그래프들이다. 도 2a는 피램 제조 후 동작을 수행하기 전의 상태를 나타내고, 도 2b는 기입 및 독출 동작을 반복적으로 수행한 후의 상태를 나타내며, 도 2c는 수명이 다 되어 더 이상 동작을 수행할 수 없는 상태를 나타낸다. 그래프의 가로축은 도 1에 도시된 상변화 물질막 패턴 내에서의 위치를 나타낸다. 즉, A와 B는 각각 도 1에 도시된 상부 전극(45)의 하부 지점 및 하부 전극(35)의 상부 지점을 나타낸다. 따라서, 그래프에서 50nm인 지점은 상변화 물질막 패턴(40)의 상부에 위치하고, 100nm인 지점은 상변화 물질막 패턴(40)의 하부인 상변화 영역(P)에 위치한다. 그래프의 세로축은 해당 위치에서 존재하는 물질들의 상대적인 양을 나타낸다. 예를 들어, 동일 위치에서 100을 가리키는 물질은 50을 가리키는 물질보다 그 위치에서 두 배 많은 양이 존재하게 된다.
먼저 도 2a를 참조하면, 피램 제조 후 동작을 수행하기 전에는 티타늄 원소의 양이 상변화 물질막 패턴 내에서 전반적으로 낮게 분포한다. 도 2b를 참조하면, 피램이 기입 및 독출 동작을 반복적으로 수행하면서 상부 전극에 포함된 티타늄 원소가 상변화 물질막 패턴으로 확산된다. 따라서, 상변화 물질막 패턴의 상부에는 티타늄 원소의 양이 증가하게 된다. 그러나, 상변화 물질막 패턴의 하부, 즉 상변화 영역에는 티타늄 원소의 양이 여전히 낮게 분포한다. 도 2c를 참조하면, 상변화 물질막 패턴의 상부에는 티타늄 원소의 양이 감소한데 반해, 상변화 영역에는 티타늄 원소의 양이 급격하게 증가함을 알 수 있다. 도 2a 내지 도 2c에 나타난 바와 같이 피램이 동작을 수행하면서 상부 전극에서 상변화 영역으로 티타늄 원 소가 확산되고, 이러한 티타늄 원소의 확산이 피램의 신뢰성 및 동작 특성을 저하시킬 수 있다.
본 발명은 이상에서 언급한 상황을 고려하여 제안된 것으로, 본 발명이 이루고자 하는 기술적 과제는 신뢰성 및 동작 특성이 향상된 상변화 메모리 장치를 제공하는 것이다.
본 발명의 실시예에 따른 상변화 메모리 장치가 제공된다. 상기 메모리 장치는 상변화 물질막 패턴, 제1 전극과 제2 전극, 및 확산 방지층을 포함한다. 상기 제1 전극 및 제2 전극은 상기 상변화 물질막 패턴에 전기적 신호를 제공한다. 상기 확산 방지층은 상기 제1 전극과 접촉하고, 상기 제1 전극 내에 포함된 원소가 상기 상변화 물질막 패턴으로 확산되는 것을 방지하며, 텔루르 원소를 포함한다.
상기 메모리 장치에서, 상기 상부 전극은 티타늄 원소를 포함할 수 있다. 상기 확산 방지층은 상기 제1 전극의 상부면 및 하부면 중에서 선택된 적어도 어느 한 면과 접촉할 수 있다. 상기 확산 방지층은 TiTe2를 포함할 수 있다.
본 발명의 실시예에 따른 상변화 메모리 장치가 제공된다. 상기 메모리 장치는 반도체 기판, 상변화 물질막 패턴, 제1 확산 방지층, 및 상부 전극을 포함한다. 상기 반도체 기판은 하부 전극을 갖는다. 상기 상변화 물질막 패턴은 상기 하부 전극 상에 위치한다. 상기 제1 확산 방지층은 상기 상변화 물질막 패턴 상에 위치하고, 텔루르 원소를 포함한다. 상기 상부 전극은 상기 제1 확산 방지층 상에 위치하고, 티타늄 원소를 포함한다. 상기 제1 확산 방지층은 상기 상부 전극에 포함된 상기 티타늄 원소가 상기 상변화 물질막 패턴으로 확산되는 것을 방지한다.
상기 메모리 장치는 상기 상부 전극 상에 위치하고, 텔루르 원소를 포함하는 제2 확산 방지층을 더 포함할 수 있다. 상기 제1 및 제2 확산 방지층은 TiTe2를 포함할 수 있다. 상기 제2 확산 방지층은 상기 상부 전극 및 상기 상변화 물질막 패턴의 측벽을 덮을 수 있다. 상기 메모리 장치는 상기 상변화 물질막 패턴의 측벽을 덮는 보호막을 더 포함할 수 있다.
본 발명의 실시예에 따른 상변화 메모리 장치가 제공된다. 상기 메모리 장치는 반도체 기판, 상변화 물질막 패턴, 상부 전극, 및 확산 방지층을 포함한다. 상기 반도체 기판은 하부 전극을 갖는다. 상기 상변화 물질막 패턴은 상기 하부 전극 상에 위치한다. 상기 상부 전극은 상기 상변화 물질막 패턴 상에 위치하고, 티타늄 원소를 포함한다. 상기 확산 방지층은 상기 상부 전극 상에 위치하고, 텔루르 원소를 포함한다. 상기 확산 방지층은 상기 상부 전극에 포함된 상기 티타늄 원소가 상기 상변화 물질막 패턴으로 확산되는 것을 방지한다.
상기 메모리 장치에서, 상기 확산 방지층은 TiTe2를 포함할 수 있다. 상기 확산 방지층은 상기 상부 전극 및 상기 상변화 물질막 패턴의 측벽을 덮을 수 있 다. 상기 메모리 장치는 상기 상변화 물질막 패턴의 측벽을 덮는 보호막을 더 포함할 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 확산 방지층 등을 기술하기 위해서 사용되었지만, 확산 방지층 등이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이러한 용어들은 단지 어느 소정의 확산 방지층 등을 다른 확산 방지층 등과 구별시키기 위해서 사용되었을 뿐이다.
또, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다는 것을 의미한다. 도면들에서, 막 또는 영역들의 두께 등은 명확성을 기하기 위하여 과장되게 표현될 수 있다.
(상변화 메모리 장치의 구조)
도 3 내지 도 7은 본 발명의 실시예들에 따른 상변화 메모리 장치를 개략적으로 보여주는 반도체 기판의 단면도들이다.
도 3a를 참조하면, 도전체(135)를 갖는 반도체 기판(110) 상에 상변화 물질막 패턴(140), 확산 방지층(150), 상부 전극(145)이 차례로 위치한다. 도전체(135)는 하부 전극이거나, 상변화 물질막 패턴(140)과 하부 전극을 연결하는 하부 전극 콘택일 수 있다. 상변화 물질막 패턴(140)은 게르마늄(Ge), 안티몬(Sb), 및 텔루르(Te)를 포함할 수 있다. 예를 들어, 상변화 물질막 패턴(140)은 Ge2Sb2Te5일 수 있다. 확산 방지층(150)은 텔루르를 포함하고, 상부 전극(145)은 티타늄을 포함한다. 예를 들어, 확산 방지층(150)은 TiTe2를 포함할 수 있고, 상부 전극(145)은 Ti, TiN, TiSiN, TiAlN, TiBN, TiON, 및 TiAlON 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 확산 방지층(150)에 포함된 텔루르는 티타늄과의 결합력이 높기 때문에, 확산 방지층(150)과 접촉하고 있는 상부 전극(145)에 포함된 티타늄이 확산되는 것이 방지될 수 있다.
상변화 물질막 패턴(140)의 측벽 상에 보호막(160)이 위치한다. 보호막은 실리콘질화막을 포함할 수 있으며, 상변화 물질막 패턴(140)을 보호하는 기능을 수행한다. 예를 들어, 상변화 물질막 패턴(140)은 산소에 취약한데, 보호막(140)이 산소가 상변화 물질막 패턴(140)으로 침투하는 것을 방지할 수 있다.
상부 전극(145) 상에 층간 절연막(170)을 관통하는 상부 전극 콘택(175)이 위치한다. 상부 전극 콘택(175)을 포함하는 층간 절연막(170) 상에 배선(180)이 위치한다. 배선(180)은 상부 전극 콘택(175)을 통해 상부 전극(145)에 전기적으로 연결된다.
상부 전극(145) 및 하부 전극은 상변화 물질막 패턴(140)에 전기적 신호를 제공한다. 상기 전기적 신호에 의해 기입 동작 및 독출 동작이 수행될 수 있다. 예를 들어, 상기 전기적 신호에 의해 상변화 물질막 패턴은 낮은 저항을 갖는 결정 상태, 또는 높은 저항을 갖는 비정질 상태로 되어, 데이터를 저장하는 기입 동작이 수행될 수 있다.　 상기 데이터는 상변화 물질막 패턴의 저항값에 따라 논리'0' 또는 논리 '1'로 결정된다.　 또, 상기 전기적 신호에 의해 상변화 물질막 패턴이 결정 상태에 있는지, 비정질 상태에 있는지 판별되어, 독출 동작이 수행될 수 있다.
또, 상부 전극(145)은 상부 전극 콘택(175)과 상변화 물질막 패턴(140) 사이의 반응을 방지하는 장벽층으로서의 역할도 한다.
본 실시예에서는 상부 전극(145)과 상변화 물질막 패턴(140) 사이에 확산 방지층(150)이 위치함으로써, 기입 동작 및 독출 동작이 계속 수행이 되더라도 상부 전극에 포함된 티타늄 원소가 상변화 물질막 패턴으로 확산되는 것이 방지될 수 있다. 따라서, 상변화 물질막 패턴을 구성하는 물질의 조성비가 일정하게 유지되기 때문에 상변화 메모리 장치의 신뢰성 및 동작 특성이 향상될 수 있다.
도 3b를 참조하면, 상부 전극(145)과 배선(180)이 전술한 실시예와 다르게 연결된다. 도시된 바와 같이 배선(180)이 상부 전극 콘택을 통하지 않고 직접적으로 상부 전극(145)에 접촉한다. 따라서, 상부 전극 콘택에 의한 전기적 저항을 줄일 수 있다.
도 4a 및 도 4b를 참조하면, 전술한 실시예와 달리 확산 방지층(150)이 상부 전극(145) 상에 위치한다. 확산 방지층(150)에 포함된 텔루르는 티타늄과의 결합 력이 크기 때문에, 확산 방지층(150)이 상부 전극(145) 위에 위치하더라도, 상부 전극(145) 내 티타늄 원소가 그 아래 위치한 상변화 물질막 패턴(140)으로 확산되는 것이 방지될 수 있다.
도 5a 및 도 5b를 참조하면, 상부 전극(145)의 하부 및 상부에 두 개의 확산 방지층(150_1,150_2)이 위치한다. 상변화 물질막 패턴(140)과 상부 전극(145) 사이에 제1 확산 방지층(150_1)이 위치하고, 상부 전극(145) 상에 제2 확산 방지층(150_2)이 위치한다.
본 실시예에서는 상부 전극(145)의 상부와 하부에 모두 확산 방지층(150_1,150_2)이 위치하기 때문에 상부 전극(145)에 포함된 티타늄 원소의 확산이 더욱 효과적으로 방지될 수 있다.
도 6a 및 도 6b를 참조하면, 확산 방지층(150)이 기판 전면을 덮는다. 즉, 확산 방지층(150)이 상부 전극(145)의 상부면뿐만 아니라, 상부 전극(145) 및 상변화 물질막 패턴(140)의 측벽도 덮는다. 확산 방지층(150)과 상변화 물질막 패턴(140) 사이에 스페이서형 보호막(155)이 개재될 수 있다. 스페이서형 보호막(155)은 실리콘질화막을 포함할 수 있으며, 상변화 물질막 패턴(140)을 보호하는 기능을 수행한다.
본 실시예에서 스페이서형 보호막(155)은 상변화 물질막 패턴(140) 및 상부 전극(145)의 측벽을 모두 덮고 있지만, 이와 달리 상부 전극(145)의 측벽을 노출시킬 수 있다. 이 경우, 확산 방지층(150)은 상부 전극(145)과의 접촉 면적이 넓어져서 상부 전극(145)에 포함된 티타늄 원소의 확산을 더욱 효과적으로 방지할 수 있다. 또, 상변화 물질막 패턴(140)의 측벽 상에 스페이서형 보호막(155)이 배치되는 경우, 확산 방지층(150) 상에 보호막(160)은 배치되지 않을 수 있다.
도 7a 및 도 7b를 참조하면, 상부 전극(145)의 하부 및 상부에 두 개의 확산 방지층(150_1,150_2)이 위치한다. 상변화 물질막 패턴(140)과 상부 전극(145) 사이에 제1 확산 방지층(150_1)이 위치하고, 상부 전극(145) 상에 제2 확산 방지층(150_2)이 위치한다. 제2 확산 방지층(150_2)은 상부 전극(145)의 상부면뿐만 아니라, 상부 전극(145) 및 상변화 물질막 패턴(140)의 측벽도 덮는다.
본 실시예에서는 상부 전극(145)의 상부와 하부에 모두 확산 방지층(150_1,150_2)이 위치하기 때문에 상부 전극(145)에 포함된 티타늄 원소의 확산이 더욱 효과적으로 방지될 수 있다.
전술한 실시예와 동일하게 본 실시예에서도 확산 방지층(150)과 상변화 물질막 패턴(140) 사이에 스페이서형 보호막(155)이 개재될 수 있다. 또, 스페이서형 보호막(155)은 상변화 물질막 패턴(140) 및 상부 전극(145)의 측벽을 모두 덮고 있지만, 이와 달리 상부 전극(145)의 측벽을 노출시킬 수 있다. 스페이서형 보호막(155)은 실리콘질화막을 포함할 수 있으며, 상변화 물질막 패턴(140)을 보호하는 기능을 수행한다.
(상변화 메모리 장치의 형성 방법)
도 8 내지 도 12는 본 발명의 실시예에 따른 상변화 메모리 장치의 형성 방법을 설명하기 위한 반도체 기판의 단면도들이다.
도 8을 참조하면, 반도체 기판(210)에 소자 분리 영역(213) 및 트랜지스터(219)가 형성된다. 소자 분리 영역(219)은 반도체 기판(210)에 형성된 절연 영역으로서 활성 영역을 정의하며, 얕은 트렌치 공정(STI) 등에 의해 형성될 수 있다. 트랜지스터(219)는 반도체 기판(210) 상에 형성되며 일정한 방향으로 신장하는 게이트 전극(215), 그 양측의 반도체 기판(210)의 활성 영역에 형성된 소오스 영역(217s) 및 드레인 영역(217d)으로 구성된다. 한편, 소오스 영역(217s) 및 드레인 영역(217d) 사이의 활성 영역, 즉, 게이트 전극(215) 아래의 활성 영역이 채널 영역으로서 소오스 영역(217s) 및 드레인 영역(217d) 사이의 전류 통로로서의 역할을 한다. 그리고, 게이트 전극(215) 및 채널 영역 사이에는 게이트 절연막이 위치한다. 트랜지스터(219)를 완전히 덮도록 제1 층간 절연막(220)이 형성된다. 제1 층간 절연막(220)은 화학기상증착(CVD) 방법 등을 사용하여 실리콘 산화막으로 형성될 수 있다.
도 9를 참조하면, 드레인 영역(217d) 상에 콘택 플러그(221)와 하부 배선(224)이 형성되고, 소오스 영역(217s) 상에 콘택 플러그(222)와 하부 전극(225)이 형성된다. 예컨대, 하부 배선(224)은 게이트 전극(215)과 평행하도록 신장될 수 있다. 콘택 플러그들(221,222), 하부 배선(224), 및 하부 전극(225)은 다양한 방법, 예를 들어 듀얼 다마신(dual damascene) 공정을 사용하여 도전성 물질로 형성될 수 있다.
도 10을 참조하면, 하부 배선(224), 하부 전극(225), 및 제1 층간 절연막(220) 상에 제2 층간 절연막(230)이 형성된다. 예컨대, 제2 층간 절연막(230)은 화학기상증착 방법을 사용하여 실리콘 산화막으로 형성될 수 있다. 이어서, 제2 층간 절연막(230)을 관통하여 하부 전극(230)과 접촉하는 하부 전극 콘택(235)이 형성된다. 하부 전극 콘택(235)의 폭은 하부 전극(225)에 비하여 작을 수 있다.
도 11을 참조하면, 하부 전극 콘택(235) 및 제2 층간 절연막(230) 상에 상변화 물질막, 제1 확산 방지 물질막, 상부 전극막, 및 제2 확산 방지 물질막을 차례로 형성한 후 식각 공정을 진행하여 상변화 물질막 패턴(240), 제1 확산 방지층(250_1), 상부 전극(245), 및 제2 확산 방지층(250_2)이 형성된다. 상변화 물질막 패턴(240)은 하부 전극 콘택(235)과 접촉한다. 상변화 물질막 패턴(240)은 게르마늄(Ge), 안티몬(Sb), 및 텔루르(Te)를 포함하는 칼코겐 화합물, 예컨대 Ge2Sb2Te5로 형성될 수 있다. 제1 및 제2 확산 방지층(250_1,250_2)은 텔루르를 포함하는 도전성 물질, 예컨대 TiTe2로 형성될 수 있다. 상부 전극(245)은 티타늄을 포함하는 도전성 물질, 예컨대 Ti, TiN, TiSiN, TiAlN, TiBN, TiON, 및 TiAlON 중에서 선택된 적어도 어느 하나로 형성될 수 있다.
본 실시예에서는 상부 전극(245)의 상부 및 하부에 각각 확산 방지층(250_1,250_2)이 형성되지만, 이와 달리 확산 방지층이 하나만 형성될 수도 있다.
도 12를 참조하면, 반도체 기판 상에 보호막(260)과 제3 층간 절연막(270)이 형성된다. 이어서, 보호막(260)과 제3 층간 절연막(270)을 관통하고, 제2 확산 방지층(250_2)과 접촉하는 상부 전극 콘택(275)이 형성된다. 상부 전극 콘택(275) 및 제3 층간 절연막(270) 상에 도전막을 형성한 후 패터닝하여 상부 전극 콘택(275)과 접촉하는 상부 배선(280)이 형성된다. 상부 배선(280)은 상부 전극 콘택(275)을 통해 상부 전극(245)과 전기적으로 연결된다.
도 13은 본 발명의 실시예에 따른 상변화 메모리 장치의 형성 방법을 설명하기 위한 반도체 기판의 단면도이다.
도 13을 참조하면, 도 11에 도시된 반도체 기판 상에 보호막(260)과 제3 층간 절연막(270)이 형성된다. 이어서 평탄화 공정을 진행하여 제3 층간절연막(270)과 보호막(260)의 일부가 제거되고, 제2 확산 방지층(250_2)이 노출된다. 제2 확산 방지층(250_2) 및 제3 층간 절연막(270) 상에 도전막을 형성한 후 패터닝하여 제2 확산 방지층(250_2)과 접촉하는 상부 배선(280)이 형성된다.
본 실시예서는 전술한 실시예와 달리 제2 확산 방지층(250_2)과 상부 배선(280)을 전기적으로 연결시키는 상부 전극 콘택이 형성되지 않고, 제2 확산 방지층(250_2)이 직접 상부 배선(280)과 접촉한다. 따라서, 상부 전극 콘택에 의한 전기적 저항을 줄일 수 있다.
도 14 내지 16은 본 발명의 실시예에 따른 상변화 메모리 장치의 형성 방법을 설명하기 위한 반도체 기판의 단면도들이다.
도 14를 참조하면, 도 10에 도시된 반도체 기판 상에 상변화 물질막, 확산 방지 물질막, 및 상부 전극막을 차례로 형성한 후 식각 공정을 진행하여 상변화 물질막 패턴(240), 제1 확산 방지층(250_1), 및 상부 전극(245)이 형성된다. 상변화 물질막 패턴(240)은 하부 전극 콘택(235)과 접촉한다. 상변화 물질막 패턴(240)은 게르마늄(Ge), 안티몬(Sb), 및 텔루르(Te)를 포함하는 칼코겐 화합물, 예컨대 Ge2Sb2Te5로 형성될 수 있다. 제1 확산 방지층(250_1)은 텔루르를 포함하는 도전성 물질, 예컨대 TiTe2로 형성될 수 있다. 상부 전극(245)은 티타늄을 포함하는 도전성 물질, 예컨대 Ti, TiN, TiSiN, TiAlN, TiBN, TiON, 및 TiAlON 중에서 선택된 적어도 어느 하나로 형성될 수 있다.
도 15를 참조하면, 상변화 물질막 패턴(240)의 측벽을 덮는 스페이서형 보호막(255)이 형성된다. 스페이서형 보호막(255)은 반도체 기판 전면에 실리콘질화막과 같은 절연막을 형성한 후 전면 이방성 식각 공정을 진행함으로써 형성될 수 있다. 이어서, 기판 전면에 제2 확산 방지층(250_2)이 형성된다. 즉, 제2 확산 방지층(250_2)은 텔루르를 포함하는 도전성 물질, 예컨대 TiTe2로 형성될 수 있다.
본 실시예에서, 스페이서형 보호막(255)이 상부 전극(245)의 측벽을 덮지만, 상기 식각 공정에서 식각 조건을 조절하여 스페이서형 보호막(255)이 상변화 물질막 패턴(240)의 측벽은 덮고, 상부 전극(245)의 측벽은 노출시키도록 형성될 수 있다. 또, 상부 전극(245)의 상부 및 하부에 각각 확산 방지층(250_1,250_2)이 형성되지만, 이와 달리 확산 방지층이 하나만 형성될 수도 있다.
도 16을 참조하면, 반도체 기판 상에 보호막(260)과 제3 층간 절연막(270)이 형성된다. 도 15에 도시된 바와 같이, 상변화 물질막 패턴(240) 상에 스페이서형 보호막(255)이 형성되는 경우, 보호막(260)이 형성되지 않을 수 있다. 이어서, 보호막(260)과 제3 층간 절연막(270)을 관통하고, 제2 확산 방지층(250_2)과 접촉 하는 상부 전극 콘택(275)이 형성된다. 상부 전극 콘택(275) 및 제3 층간 절연막(270) 상에 도전막을 형성한 후 패터닝하여 상부 전극 콘택(275)과 접촉하는 상부 배선(280)이 형성된다. 상부 배선(280)은 상부 전극 콘택(275)을 통해 상부 전극(245)과 전기적으로 연결된다.
도 17은 본 발명의 실시예에 따른 상변화 메모리 장치의 형성 방법을 설명하기 위한 반도체 기판의 단면도이다.
도 17을 참조하면, 도 15에 도시된 반도체 기판 상에 보호막(260)과 제3 층간 절연막(270)이 형성된다. 이어서 평탄화 공정을 진행하여 제3 층간절연막(270)과 보호막(260)의 일부가 제거되고, 제2 확산 방지층(250_2)이 노출된다. 제2 확산 방지층(250_2) 및 제3 층간 절연막(270) 상에 도전막을 형성한 후 패터닝하여 제2 확산 방지층(250_2)과 접촉하는 상부 배선(280)이 형성된다.
본 실시예서는 제2 확산 방지층(250_2)과 상부 배선(280)을 전기적으로 연결시키는 상부 전극 콘택이 형성되지 않고, 제2 확산 방지층(250_2)이 직접 상부 배선(280)과 접촉한다. 따라서, 상부 전극 콘택에 의한 전기적 저항을 줄일 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예들에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의 해 정해져야 한다.
본 발명의 실시예들에 따르면, 상부 전극에 포함된 티타늄이 상변화 물질막 패턴으로 확산되는 것을 방지할 수 있다.
본 발명의 실시예들에 따르면, 상변화 메모리 장치가 기입 및 독출 동작을 계속 수행하여도 상변화 물질막 패턴을 구성하는 물질 조성이 일정하게 유지될 수 있다.
따라서, 상변화 메모리 장치의 신뢰성 및 동작 특성이 향상될 수 있다.

Claims (13)

  1. 상변화 물질막 패턴;
    상기 상변화 물질막 패턴에 전기적 신호를 제공하는 제1 전극 및 제2 전극; 및
    상기 제1 전극과 접촉하고, 상기 제1 전극 내에 포함된 원소가 상기 상변화 물질막 패턴으로 확산되는 것을 방지하며, 텔루르 원소를 포함하는 확산 방지층을 포함하는 상변화 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 전극은 티타늄 원소를 포함하는 상변화 메모리 장치.
  3. 제 2 항에 있어서,
    상기 확산 방지층은 상기 제1 전극의 상부면 및 하부면 중에서 선택된 적어도 어느 한 면과 접촉하는 상변화 메모리 장치.
  4. 제 2 항에 있어서,
    상기 확산 방지층은 TiTe2를 포함하는 상변화 메모리 장치.
  5. 하부 전극을 갖는 반도체 기판;
    상기 하부 전극 상에 위치하는 상변화 물질막 패턴;
    상기 상변화 물질막 패턴 상에 위치하고, 텔루르 원소를 포함하는 제1 확산 방지층; 및
    상기 제1 확산 방지층 상에 위치하고, 티타늄 원소를 포함하는 상부 전극을 포함하며,
    상기 제1 확산 방지층은 상기 상부 전극에 포함된 상기 티타늄 원소가 상기 상변화 물질막 패턴으로 확산되는 것을 방지하는 상변화 메모리 장치.
  6. 제 5 항에 있어서,
    상기 상부 전극 상에 위치하고, 텔루르 원소를 포함하는 제2 확산 방지층을 더 포함하는 상변화 메모리 장치.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 제1 및 제2 확산 방지층은 TiTe2를 포함하는 상변화 메모리 장치.
  8. 제 6 항에 있어서,
    상기 제2 확산 방지층은 상기 상부 전극 및 상기 상변화 물질막 패턴의 측벽을 덮는 상변화 메모리 장치.
  9. 제 5 항에 있어서,
    상기 상변화 물질막 패턴의 측벽을 덮는 보호막을 더 포함하는 상변화 메모리 장치.
  10. 하부 전극을 갖는 반도체 기판;
    상기 하부 전극 상에 위치하는 상변화 물질막 패턴;
    상기 상변화 물질막 패턴 상에 위치하고, 티타늄 원소를 포함하는 상부 전극; 및
    상기 상부 전극 상에 위치하고, 텔루르 원소를 포함하는 확산 방지층을 포함하며,
    상기 확산 방지층은 상기 상부 전극에 포함된 상기 티타늄 원소가 상기 상변화 물질막 패턴으로 확산되는 것을 방지하는 상변화 메모리 장치.
  11. 제 10 항에 있어서,
    상기 확산 방지층은 TiTe2를 포함하는 상변화 메모리 장치.
  12. 제 10 항에 있어서,
    상기 확산 방지층은 상기 상부 전극 및 상기 상변화 물질막 패턴의 측벽을 덮는 상변화 메모리 장치.
  13. 제 10 항에 있어서,
    상기 상변화 물질막 패턴의 측벽을 덮는 보호막을 더 포함하는 상변화 메모리 장치.
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