KR100748069B1 - 이중 자기 상태의 자기 소자와 그 제작법 - Google Patents

이중 자기 상태의 자기 소자와 그 제작법 Download PDF

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Abstract

개선된 새로운 자기 소자(10;10´;50;50´;80)로서 복수의 박막 층을 포함하며 여기에서 비트 엔드 정자(magneto-static) 자기 소거 필드가 전체 양 결합 구조를 소거하여 0외부 필드 내에서 이중 자기 상태를 얻는다. 덧붙여, 자기 소자(10) 제작법이 복수의 박막 층을 제공하여 개시되는데 여기에서 상기 박막 층의 비트 엔드 정자 자기 소거 필드는 전체 양 결합 구조를 소거하여 0외부 필드 내에서 이중 자기 상태를 얻는다.

Description

이중 자기 상태의 자기 소자와 그 제작법{MAGNETIC ELEMENT WITH DUAL MAGNETIC STATES AND FABRICATING METHOD THEREOF}
도 1 내지 도 5는 본 발명에 따라 개선된 필드 응답을 지닌 복수의 자기 소자의 횡단면도.
도 6은 본 발명에 따라 고정된(fixed) 자기 층 두께에 대한 계산된(calculated) 자기 소거 필드와 위상 결합 필드의 실험 결과를 도시하는 도면.
도 7은 본 발명에 따라 자기 소자의 금속 막 층의 자극(magnetic poles) 도시도.
<도면 주요 부분에 대한 부호의 설명>
10 : 자기 소자 구조 11 : 합성 반 강자성 구조
12 : 기판 13 : 금속 납
14 : 베이스 전극 다층 스택 16 : 스페이서 층
18 : 상부 전극 다중 스택 20 : 바닥 층
22 : 반 강자성 피닝 물질 층 24 : 피닝된 강자성 층
26 : 루테늄 중간층 28 : 고정된 강자성 층
30 : 자유 자기 층 32 : 보호 층
본 발명은 정보 저장 및/또는 감지용 자기 소자와 그 제작 방법에 관한 것이며, 더 자세하게는 자기 소자와, 이중 자기 상태의 자기 소자 제작 방법에 관한 것이다.
본 출원은, 1998년 8월 31일에 출원되고(filed), 본 발명과 동일한 양수인에게 양도되어 본 명세서에 참조로서 병합된 "자기 임의 엑세스 메모리와 그 제작 방법"이라는 제목의 모토롤라사의 관리 번호 CR 97-133 및 미국 특허 출원 제 09/144,686의 공동 계류중인 출원과 관련이 있으며, 1997년 12월 8일에 출원되고, 본 발명과 동일한 양수인에게 양도되어 본 명세서에 참조로서 병합된 "자기막 패터닌 프로세스"라는 제목의 모토롤라사 관리 번호 CR 97-158 및 미국 특허 출원 제 08/986,764의 공동 계류중인 출원과 관련이 있고, 1999년 7월 19일에 출원되고, 본 발명과 동일한 양수인에게 양도되어 본 명세서에 참조로서 병합된 "개선된 필드 응답을 지닌 자기 소자 및 그 제작법"이라는 제목의 모토롤라사 관리 번호 CR 99-001 및 미국 특허 출원 제 09/356,864의 공동 계류중인 출원과 관련이 있고, 1998년 6월 16일에 등록 허여되었고, 본 발명과 동일한 양수인에게 양도되어 본 명세서에 병합된 "절연 및 전도 층이 있는 다층 자기 장치"라는 제목의 미국 특허 등록 제 5,768,181호와 관련이 있다.
통상, 자기 메모리 소자, 이를테면 자기 터널 접합 메모리 소자는 비-자성 스페이서 층(non-magnetic spacer layers)으로 분리된 강자성(ferromagnetic) 층을 지닌 구조로 되어 있다. 정보는 자층(magnetic layers) 내 자화 벡터의 방향 대로저장 된다. 예를 들어 한 자층 내의 자기 벡터는 작동하는 자계 범위 내에 자기적으로 고정(fixed) 또는 피닝(pinned)된다. 반면에 다른 자층의 자화 방향은 각각 "평행" 및 "반평행"으로 불리는 같은 방향과 반대 방향 사이에서 자유롭게 스위칭 된다. 평행 및 반평행 상태에 대해, 자기 메모리 소자(magnetic memory element)는 두 개의 다른 저항을 나타낸다. 두 자층의 자화 벡터가 실질적으로 각각 같은 방향과 반대 방향을 나타낼 때 저항은 최소 및 최대 값을 갖는다. 따라서 저항 내 변화를 검출하면 MRAM과 같은 장치는 자기 메모리 소자 내에 저장된 정보를 제공하게 된다. 최소 저항 값으로 나눈, 최소 및 최대 저항 값 사이의 차이는 자기 저항 비(MR)로 알려져 있다.
MRAM 장치는 자기 소자, 더 구체적으로 자기 메모리 소자와, 여러 회로, 예를 들면, 자기 메모리 소자용 제어 회로, 자기 메모리 소자 내 상태 검출용 비교기, 입/출력 회로 등을 통합한다. 이들 회로는 장치의 소비 전력을 낯추기 위해 CMOS(complementary metal-oxide semiconductor:상보 금속-산화물 반도체) 기술 프로세스 내에서 제작된다.
덧붙여, 자기 소자는 구조적으로 대단히 얇은 층을 지니는데, 이들 중 몇몇은 두께가 수십 옹스트롬이다. 저항 대(versus) 자기 소자의 자계 응답은 상기 박층(thin layer) 표면 형태의 영향을 받는다. 자기 소자가 메모리 셀로서 작동하려면, 자기 소자가 정지 상태(resting state)일 때, 즉 자기 소자에 자계가 인가되지 않을 때조차 적어도 저항 상태가 두 개 필요하다. 자기 소자에 대한 이러한 요구는 거의 센터링된 저항 대 자계 응답을 갖는 것과 동등하다. 위상 양 결합(topological positive coupling)과 핀홀(pin-hole) 결합의 존재는 센터링된 저항을 생산하기 위해 정정되어야 한다.
전형적인 MTJ 자기 소자 제작 중에, 이를테면 MRAM 메모리 소자 제작 중에는 스퍼터 증착(sputter deposition), 증발 또는 에피택시(epitaxy) 기술로 성장한(grown) 금속 막을 지니는데, 막 표면이 절대적으로 평평하지 않고 대신 표면 또는 경계면의 파상(waviness)을 드러낸다. 강자성 층의 표면 및/또는 경계면의 이러한 파상은 자유 강자성 층과 다른 강자성 층 사이, 이를테면 위상 결합 또는 닐의 오렌지 껍질 결합(Neel's orange peel coupling)으로 알려져 있는 고정된 층 또는 피닝된 층 사이 자기 결합의 원인이다. 이러한 결합은 통상 자기 소자 내에서는 바람직하지 않은데, 그 이유는 그것이 외부 자계로의 자유 층의 응답으로 오프셋을 생성하기 때문이다. 덧붙여, 전형적인 스핀 밸브(valve) 자기 소자 제작 중에는 전자 교환 결합이 존재한다. 이러한 종류의 결합, 뿐만 아니라 MTJ와 스핀 밸브 소자 내에 흔히 발견되는 임의의 다른 결합 효과의 존재에 대해 센터링된 저항을 생산하기 위해 이중 상태의 장치 작동에 대해 보상되어야 한다.
게다가, MRAM 메모리 셀 스위칭 필드 내에 두 종류의 오프셋이 흔히 존재한다. 첫 번째 종류는 전에 말했듯이, 강자성 결합 또는 양 결합이며, 위상-관련 정자기 결합(topology-related magneto-static coupling)으로 인해 야기되고, 0인가 필드에 현존하는 저 저항 메모리 상태만을 초래한다. 사실상 메모리 셀은 작동(work)하지 않는다. 적어도 메모리 상태 두 개가 0필드에서 작용할 메모리를 위해 필요하다. 오프셋을 스위칭하는 다른 종류의 셀은 반 강자성(antiferromagnetic) 결합 또는 네가티브 결합으로 불린다. 이것은 셀의 길이 대 폭의 비가 1과 같거나 1 보다 클 때 메모리 셀 양단(ends)의 정자 결합에 의해 야기된다. 그 효과로서 0인가 필드에 현존하는 고 저항 메모리 상태만을 갖게 된다. 다시 상기 메모리는 인가된 자계를 판독하지 않으면 작동하지 않는다. 전력 절약과 고 속력을 위해 전류 펄스에 의한 자계를 인가하지 않고 판독 수행하는 것이 바람직하다.
따라서, 구조의 전체 양 결합을 소거하여 제로 외부 필드 내에 이중 자기 상태를 얻는 비트 엔드 정자기성 프린지 필드(bit end magneto-static fringing field)를 포함하는 장치를 생산하는 것이 필요하다.
강자성 결합 강도는 표면 자기 전하 밀도에 비례한다고 하며, 그 중간층 두께 지수의 역으로 정의된다. 1998년 6월 9일에 허여되고, 발명의 명칭이 "개선된 자계 응답용 반 강자성 경계면 층을 지닌 자기 터널 접합 장치"인 미국 특허 제 5,764,567호에 개시된 대로, 비 자성 구리 층을 자기 터널 접합 구조 내 산화 알루미늄 터널 장벽 다음에 첨가함으로써 자층 사이 간격을 넓히고, 강 자성 오렌지 필 결합 또는 위상 결합 감소가 얻어진다. 그러나, 구리 층 첨가로 터널 접합의 MR을 낮추게 되고, 따라서 장치의 성능도 낮아진다. 덧붙여, 구리 층을 포함함으로써 물질 에칭이 더 복잡해질 것이다.
따라서, 본 발명의 목적은 인가된 자계에 대해 센터링된 저항 응답 곡선을 갖고 그로 인해 이중 상태에서 작동이 가능하게 되는, 개선된 자기 소자를 제공하는 것이다.
본 발명의 또 다른 목적은 강 자성 결합, 더 자세히는 위상 근원(origin) 또는 교환 결합의 강 자성 결합 존재 보상을 포함하는 개선된 자기 소자를 제공하는 것이다.
본 발명의 또 다른 목적은 비트 엔드 자기 소거 필드가 제로 외부 필드 내에 이중 자기 상태를 얻기 위해 전체 양 결합 구조를 소거하는 자기 소자를 제공하는 것이다.
본 발명의 또 다른 목적은 센터링된 저항 대 필드 응답을 가지고, 그로 인해 이중 상태 내의 작동이 가능해지는 자기 소자 형성 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 높은 작업 처리량 제조를 따르는 센터링된 저항 대 필드 응답을 지닌 자기 소자 형성법을 제공하는 것이다.
이러한 요구 및 기타는 비트 엔드 자기 소거 필드가 제로 외부 필드 내에 이중 자기 상태를 얻기 위해 전체 양 결합 구조를 소거하는 복수의 박막 층을 포함한 자기 소자를 제공함으로써 실질적으로 충족이 된다. 덧붙여 박막층의 비트 엔드 자기 소거 필드가 제로 외부 필드 내에 이중 자기 상태를 얻기 위해 전체 양 결합 구조를 소거하는 복수의 박막 층을 제공하여 자기 소자를 제작하는 방법이 개시된다.
본 기술 중에, 유사한 번호들은 본 발명을 도시하는 여러 도면에 의거하여 유사한 요소를 식별하기 위해 사용된다. 도 1과 도 2는 본 발명에 따라 MTJ 자기 소자의 두 실시예의 구조를 횡-단면도에 도시한다. 더 자세히는, 도 1에 도시된 것은 완전히 패터닝된 자기 소자 구조(10) 이며, 합성 반 강자성 구조(11)를 포함한다. 이 구조는 기판(12), 베이스 전극 다층 스택(14), 산화 알루미늄이 포함된 스페이서 층(16)과 상부 전극 다층 스택(18)을 포함한다. 베이스 전극 다층 스택 (14)과 상부 전극 다층 스택(18)은 강 자성 층을 포함한다. 베이스 전극 층(14)은 기판(12) 상에 형성되어 있는 금속 리드(13) 상에 형성된다. 베이스 전극 층(14)은 베이스 금속 리드(13) 상에 증착되고, 씨드(seed) 층과 템플레이트(template) 층 작용을 하는 복수의 바닥 층(20)과, 반 강자성 피닝 물질 층(22), 피닝된 강자성 층(24), 루테늄 중간층(26), 그리고 하부의 반 강자성 피닝된 층(22) 상에 형성되고 상기 피닝된 층과 교환 결합된, 고정된 강자성 층(28)을 포함한다.
바닥 층(20)은 통상 탄탈륨과 루테늄(Ta/Ru)으로 형성되어 있다. 이들 층은 반 강자성 피닝 층(22)에 대한 배향(orienting) 베이스로서의 작용을 한다. 반 강자성 피닝 층(22)은 일반적으로 이리듐 망간(IrMn) 또는 백금 망간(PtMn)으로 형성된다.
피닝된 강자성 층(24)은 그 자기 모멘트가 피닝된 층(22)과 교환 결합되어 있어, 자유 자기 층(30)을 회전시킬 만큼 충분한 크기의 자계가 인가된 상태에서 회전을 하지 못하도록 한다는 점에서 피닝된 것으로 기술된다. 강자성 층(24)은 통상 다음의 하나 이상의 합금으로 형성된다:니켈(Ni), 철(Fe), 코발트(Co). 다음으로, 중간층(26)은 통상 루테늄으로 만들어져 있는데, 피닝된 강자성 층(24)과 고정된 강자성 층(28) 사이의 반 강자성 교환 결합을 유도하는 작용을 한다. 끝으로, 고정된 강자성 층(28)은 루테늄의 중간층(26)의 맨 위 표면상에 형성된다. 고정된 강자성 층(28)은 자유 자기 층(30)을 충분히 회전시킬 만한 크기의 자계가 인가된 상태에서 그 자기 모멘트가 회전하지 못한다는 점에서 고정된 것으로 기술된다.
상부 전극 스택(18)은 자유 강자성 층(30)과 보호 층(32)을 포함한다. 자유 강자성 층(30)의 자기 모멘트는 교환 결합으로 고정되어 있지 않고, 자계가 인가된 상태에서 두 상태 사이에서 자유롭게 회전한다. 자유 강자성 층(30)은 통상 니켈 철(NiFe) 합금으로 형성된다.
고정된 강자성 층(28)은 두께 t1을 갖는 것으로 기술된다. 여기서 t1은 통상 3-100 Å의 범위 내에 있다. 피닝된 강자성 층(24)은 두께 t2를 갖는 것으로 기술되고, 여기서 t2는 보통 100Å보다 작다. 스페이서 층(16)은 두께 t3을 갖는 것으로 기술되고, 여기서 t3는 구리(Cu) 스페이서가 있는 스핀 밸브 타입 필름 또는 자기 터널 접합 구조에 대해 일반적으로 50Å보다 작다. 이런 구체적 실시예에서, 스페이서 층(16)에 걸친 양 결합을 보상하기 위해, 고정된 강자성 층(28)은 피닝된 강자성 층(24)의 두께보다 더 큰, 구체적으로는 t1>t2인 두께를 지니면서 형성된다. 이 개시로서, 거꾸로 되거나(reversed) 플립(flipped)된 구조가 예상됨을 이해하여야 한다. 더 자세히 말하면, 개시된 자기 소자가 상부의 고정된 또는 피닝된 층을 포함하도록 형성될 수 있어서, 상부 피닝된 구조로서 기술될 수 있음을 예상할 수 있다.
모든 자기 층은 단일 자기 물질, 또는 스위칭 필드, 자기-저항 등과 같이 그 자기 특성을 잘 조정(tuning)하기 위해 서로 접하여, 다수 자기 층으로 이루어진 복합 자기 층이 될 수 있다. 이 실시예에서, 고정된 강자성 층(28)은 M1과 T1의 특성을 갖는데, 여기서 M=자화, 그리고 T=두께이며, 피닝된 강자성 층(24)은 M2와 T2의 특성을 가지며, 자유 강자성 층(30)은 M3와 T3의 특성을 가진다.
고정된 강자성 층(28)과 자유 강자성 층(30) 사이의 양 위상 결합을 보상하기 위해, M1T1의 곱은 M2T2 보다 커야할 필요가 있다. 이는 T1>T2와 M1=M2 또는 T1=T2와 M1>M2 또는 T1>T2와 M1>M2을 만듦으로써 될 수 있다. M1T1과 M2T2 (M1 and T1, and M2T2) 사이의 차이를 조정함으로써, 양 결합이 전체적으로 소거될 수 있다. M1T1>M2T2일 때, 고정된 강자성 층(28)의 양단에는 보상되지 않은 극 또는 자기 전하가 있을 것이다. 길이/폭 비가 1과 같거나 큰 고 밀도 메모리 셀에 있어서, 자유 강자성 층 (30)과 고정되고 피닝된 강자성 층의 비트 엔드 사이의 정자(magneto-static) 결합은 본래 반 강자성이며 자기 선속(flux) 환류(closure)를 형성한다. 이 반 강자성 결합은 M1T1과 M2T2의 차이를 통해 조정될 수 있으며 양 결합을 완전히 소거한다.
합성 반 강자성 구조(11´)를 포함하는 완전히 패터닝된 자기 소자 구조(10´)의 대체 실시예가 도 2에 도시되어 있다. 다시, 제 2 실시예의 구성요소와 유사한 제 1 실시예의 모든 구성 요소는 다른 실시예를 나타내기 위해 프라임이 더해진 유사한 번호로 지정되어 있다는 것을 주의해야 한다. 도 1에 관해 기술된 구조와 유사하게, 이 구조는 기판(12´), 베이스 전극 다층 스택(14´), 스페이서 층(16´)과 상부 전극 다층 스택(18´)을 포함한다. 베이스 전극 다층 스택(14´)과 상부 전극 다층 스택(18´)은 도 1의 스택(14 및 18)과 대체로 유사한 강자성 층을 포함한다. 베이스 전극 층(14´)은 기판(12´) 상에 형성된 금속 리드(13´) 상에 형성되며, 복수의 바닥 층(20´)을 포함하는데, 이는 금속 리드(13´) 상에 증착된 제 1 씨드 층(21)을 포함하며, 그리고 템플레이트 층(23), 반 강자성 물질(22´), 하부 반 강자성 층(22)´상에 형성되고 교환 결합된, 피닝된 강 자성층(24´), 결합 중간층(26´), 그리고 반 강자성적으로 피닝된 층과 결합한 고정된 강자성 층 (28´)을 포함한다. 강자성 층(24´및 28´)은, 인가된 자계가 존재할 때 그 자기 모멘트가 회전하지 못하도록 한다는 점에서, 피닝 또는 고정된 것으로 기술된다. 상부 전극 스택(18´)은 자유 강자성 층(30´)과 보호 층(32´)을 포함한다. 자유 강자성 층(30´)의 자기 모멘트는 교환 결합으로 고정되거나 피닝되어 있지 않고, 인가된 자계가 존재할 때 두 상태 사이에서 자유롭게 회전한다.
고정된 강자성 층(28´)은 두께 T1을 갖는 것으로 기술된다. 피닝된 강자성 층(24´)은 두께 T2를 갖는 것으로 기술된다. 이 구체적 실시예에서, 스페이서 층 (16´)에 걸친 양 결합 보상을 제공하여, 고정된 강자성 층(28´)이 피닝된 강자성 층(24´)의 두께보다 더 큰 두께를 지니면서 형성되는데, 더 구체적으로는 T1>T2이다. 이 개시로 거꾸로 되거나 플립된 구조가 예상된다. 더 구체적으로는, SAF 구조를 지닌 개시된 자기 소자가 상부 고정되거나 피닝된 층을 포함하도록 형성되어 상부 피닝된 구조로서 기술될 수 있다.
본 구체적 실시예 제작에는 두 가지 에칭 단계가 포함된다. 처음에 모든 층은 에칭되어 자기 장치(10´)를 정의하고, 다음에 보호 층(32´)과 자유 강자성 층(30´)이 에칭되어 오프셋(40)을 정의한다. 더 자세하게는, 자유 강자성 층(30´) 아래의 층은 자유 강자성 층(30´)보다 오프셋(40)만큼 더 크다. 장치(10´)의 이 에칭으로 스페이서 층(16´)에 걸친 단락(shorting)을 피할 수 있게 해준다.
이제 도 3을 참조하면, 본 발명의 자기 장치의 다른 실시예의 단순 횡단면도가 도시되어 있다. 더 구체적으로는, 본 특정 실시예에서, 자기 소자(50)가 결합 중간층과 고정된 강자성 층 없이 형성되는 것을 제외한다면, 대체로, 장치(50)는 도 1의 장치(10)와 비슷하다. 도 1에 관해 기술된 구조와 비슷하기 때문에, 이 구조는 기판(52), 베이스 전극 다층 스택(54), 스페이서 층(56)과 상부 전극 다층 스택(58)을 포함한다. 베이스 전극 다층 스택(54)과 상부 전극 다층 스택(58)은 대체로 도 1의 스택(14 및 18)과 유사한 강자성 층을 포함한다. 베이스 전극 층(54)은 금속 리드(53) 상에 형성되는데, 이는 기판(52) 상에 형성되며 복수의 바닥층(60)을 포함하고, 이는 금속 리드 (53) 상에 증착된 제 1 씨드 층(61)과 템플레이트 층(63)을 포함한다. 베이스 전극 다층 스택(54)은 피닝된 강자성 층(64)을 더 포함한다. 강자성 층(64)은, 그 자기 모멘트가 특정 강도 이하(below)로 인가된 자계가 존재할 때 회전할 수 없다는 점에서 고정 또는 피닝 되었다고 기술된다. 상부 전극 스택(58)은 자유 강자성 층(70)과 보호 층(72)을 포함한다. 자유 강자성 층(70)의 자기 모멘트는 교환 결합으로 고정 또는 피닝 되지 않고, 특정 강도 이상(above)으로 인가된 자계가 존재할 때 두 상태 사이에서 자유롭게 회전한다.
도 2에 도시된 실시예와 대체로 비슷하므로, 장치(50)는 도 4에 도시된 바와 같이 오프셋(74)을 포함할 수 있다. 도 4의 실시예의 구성 요소와 유사한, 도 3의 실시예의 모든 구성 요소는 다른 실시예를 나타내기 위해 프라임이 첨가된 유사한 번호로 지정되어 있다.
도 4에 도시된 실시예에서, 오프셋(74)은 그로 인해, 피닝된 강자성 층(64´)과 자유 강자성 층(70´) 사이의 양 결합을 소거하는, 피닝된 강자성 층(64´)에서 자유 강자성 층(70´)까지의 자기 소거 필드 내의 감소를 제공한다. 거꾸로 되거나 플립된 구조가 이 개시로써 예상된다. 더 구체적으로는, 개시된 자기 소자가 형성되어 상부 고정 또는 피닝된 층, 그리하여 상부 고정된 구조로서 기술된 층을 형성할 수 있다.
다시 도 4를 참조하면, 본 특정 실시예 제작은 두 에칭 단계를 포함한다. 처음에 모든 층은 에칭되어 자기 장치(50´)를 정의하고, 다음에 보호 층(72´)과 자유 강자성 층(70´)이 에칭되어 오프셋(74)을 정의한다. 더 자세하게는, 자유 강자성 층(70´) 아래의 층은 자유 강자성 층(70´)보다 오프셋(74)만큼 더 크다. 장치(50´)의 이 에칭으로 스페이서 층(56´) 양단의 단락을 피할 수 있게 해준다.
이제 도 5를 참조하면, 본 발명의 자기 소자의 다른 실시예의 단순 횡단면도가 도시되어 있다. 더 구체적으로는, 결합 중간층과 고정된 강자성 층이 없이 형성된, 자기 소자(80)가 도시되어 있다. 도 4에 관해 기술된 구조와 비슷하기 때문에, 이 구조는 기판(82), 베이스 전극 다층 스택(84), 제 1 스페이서 층(86), 제 2 스페이서 층, 또는 터널 장벽(88)과 상부 전극 다층 스택(90)을 포함한다. 베이스 전극 다층 스택(84)과 상부 전극 다층 스택(90)은 대체로 도 1의 스택(14 및 18)과 유사한 강자성 층을 포함한다. 베이스 전극 층(84)은 베이스 금속 리드(83) 상에서 형성되는데, 이는 기판(82) 상에 형성되어 있으며, 복수의 바닥층을 포함하는데, 바닥층은 베이스 금속 리드(83) 상에 증착된 제 1 씨드 층(81)과 임의의 템플레이트 층(85)을 포함한다. 베이스 전극 다층 스택(84)은 강자성 층(92)을 더 포함한다. 강자성 층(92)은, 그 자기 모멘트가 특정 강도 이하로 인가된 자계가 존재할 때 회전할 수 없도록 되어 있다는 점에서 고정 또는 피닝 되었다고 기술된다. 베이스 전극 다층 스택(84)은 추가로 스페이서 층(86)과 자유 강자성 층(94)을 포함한다. 자유 강자성 층(94)의 자기 모멘트는 교환 결합으로 고정 또는 피닝 되지 않고, 특정 강도 이상으로 인가된 자기 필드가 존재할 때 두 상태 사이에서 자유롭게 회전한다. 상부 전극 스택(90)은 제 2 고정된 강자성 층(96)과 보호 층(98)을 포함한다. 강자성 층(92 및 96)은 엔드-정자기(end-magneto static) 결합에 의해 반 평행 정렬을 갖는 것으로 기술된다.
일반적으로 도 4에 도시된 실시예와 비슷하므로, 장치(80)는 도 5에 도시된 바와 같이 오프셋(100)을 임의로 포함할 수 있다. 오프셋(100)은 그로 인해 강자성 층(92 또는 96)과 자유 강자성 층(96) 사이의 양 결합을 소거하는, 강자성 층(92 또는 96)중 적어도 하나에서 자유 강자성 층(94) 까지의 자기 소거 필드 내의 감소를 제공한다. 거꾸로 되거나 플립된 구조가 이 개시로써 예상된다는 것을 알아두어야 한다.
본 특정 실시예 제작은 오프셋(100)이 있을 때 두 에칭 단계를 포함한다. 처음에 모든 층은 에칭되어 자기 장치(80)를 정의하고, 다음에 보호 층(98)과 강자성 층(96)이 에칭되어 오프셋(100)을 정의한다. 더 자세히는, 강자성 층(96) 아래의 층은 피닝된 강자성 층(96)보다 오프셋 양만큼 더 크다. 장치(80)의 이 에칭으로 스페이서 층(88) 양단의 단락을 피할 수 있게 해준다.
이제 도 6을 참조하면, 자기 소자의 네가티브(negative) 필드 또는 위상 결합 필드 및 비트-엔드 자기 소거 필드에 관한 도 1의 층(28)과 같은, 고정된 강자성 층의 두께의 영향을 도시하는 개략도가 제공된다. 도시된 바와 같이, 장치 층의 오프셋의 증가와 함께, 도 2와 도 4에 도시된 바와 같이, 자기 소거 필드의 감소를 볼 수 있다. 3000Å보다 작은 오프셋은 더 큰 네가티브 필드, 또는 자기 소거 필드를 야기한다. 정보 저장 및/또는 감지 장치에 통상적으로 사용된 자기 소자는 저 스위칭 필드를 유지하기 위해 얇은 자유 층의 사용을 필요로 한다. 그럼에도 불구하고, 이러한 얇은 자유 층을 가진 장치를 디자인할 때, 그 위상 결합 필드(Hcpl)는 증가한다. 따라서, 위상 결합 필드(Hcpl)를 보상하거나 또는 소거하기 위해, 자기 소거 필드와 함께, 양 결합 필드를 보상 또는 소거하기 위하여 본 명세서에 개시되었듯이 자기 소자의 잔류(remaining) 구조 내에서 조정이 이루어질 수 있다.
도 7을 참조하면, 이를테면 도 1의 피닝된 층(24)과 관련한 고정된 층(28)과 같이, 자기 층의 두께를 조정함으로써 결합 필드(Hcpl)내의 감소가 도시된다. 도시된 바와 같이, 고정된 층(28)의 두께를 피닝된 층(24)의 두께보다 더 늘려서, 양 결합 필드(Hcpl)의 존재가 보상된다. 양의 엔드 폴(positive end poles) 및 반대의 네가티브 엔드 폴(opposing negative end poles)의 존재는 위상, 핀홀 및 양의 전자 교환 결합을 포함하며, 양 결합을 소거시킨다. 따라서, 도 7에 도시된 바와 같이, 자기 소자는 도 1의 자기 소자(10)와 대체로 유사하고, 자유 층(30) 외에 피닝된 층(24)보다 두께가 더 큰 고정된 층(28)을 포함하는데, 층(28 및 30) 사이의 차이를 제공할 것이며 이로써 양 결합을 오프셋하고 이중 상태에서 작동 가능한 안정된(balanced) 장치 및 센터링된 저항 대 필드 응답을 제공한다.
좀 더 구체적으로 도 7을 참조하면, 자기 엔드 폴(magnetic end poles)은 층 (24 및 28) 사이에서 생성된다. 고정된 층(28)의 두께를 늘림으로써, 고정된 층(28)은 피닝된 층(24)보다 두께가 더 커지고, 양 결합의 보상을 자기 소자(10)에서 얻을 수 있다.
다음, 도 3의 층(61 및 63)과 같은, 비-자기 씨드 및 템플레이트 층의 사용으로 SAF 구조를 포함할 필요 없이 자기 필드 응답 결합 내에 감소를 가져올 것임이 개시된다. 템플레이트 층은 구조에 모멘트를 추가하지 않을 것이며, 따라서 오직 엔드 정자기 결합(end magneto-static coupling) 만이 구조 내에 포함된 얇고 피닝된 층의 결과이다. 따라서, 이중 상태에서 작동 가능한 장치로의 결합 레벨 소거를 위해 조정이 이루어질 수 있다. 템플레이트 층(63)이 비자성(nonmagnetic)일 때, 그리고 SAF가 없을 때, 패터닝된 형태의 양단에 있는 극에 기인한 네가티브 정자기 결합(negative magnetostatic coupling)이 현존한다. 따라서 양 결합을 자유 강자성 층(70)과 관련한 피닝된 층(64)의 두께로써 조절할 수 있다. 피닝된 층(64)의 두께는 센터링된 루프(centered loop)를 제공하여 정자 결합을 오프셋하기 위해 선택될 수 있다. 따라서, 피닝된 층(64)의 두께를 줄여서 피닝된 층(64)의 두께가 피닝된 층(70)보다 작아지면, 양 결합의 소거는 자기 소자(50) 내에서 이루어질 수 있다.
다시 도 7을 참고하면, 도 1의 자기 소자(10)의 구조가 도시되어 있는데 자극이 나와있고 거기에서 비트 엔드 정자기 자기 소거 필드는 제로 외부 필드 내에서 이중 자기 상태를 얻기 위해 전체 양 결합의 구조를 소거한다.
따라서, 이중 상태에서 작동이 가능한 자기 소자 및 그 제작 방법이 개시되고, 여기에는 자기 결합이 소거되거나, 서로 관련이 있는 복수의 자기 층의 두께나 두께와 자화 곱에 근거하여 보상된다. 개시된 바와 같이, 이 기술(technique)은 자기 센서, 자기 기록 헤드, 자기 기록 매체 따위와 같이, 패터닝된 자기 소자를 사 용한 장치에 응용이 될 수 있다. 따라서, 이러한 예들을 본 개시에서 다루고 있는 것이다.

Claims (4)

  1. 복수의 박막 층을 포함하는 자기 소자(10,10´, 50, 50´, 80)로서, 비트 엔드 정자기 자기 소거 필드가 제로 외부 필드 내에서 이중 자기 상태를 얻기 위해 전체 양 결합 구조(total positive coupling)를 소거하는, 복수의 박막 층을 포함하는 자기 소자.
  2. 자기 소자로서,
    특정 강도의 인가된 자계가 존재할 때 바람직한(preferred) 방향 내에 고정되는 자화를 갖고 두께1(t1)을 갖는 고정된 강자성 층(28)과, 두께2(t2)를 갖는 피닝된 강자성 층(24)과, 상기 고정된 강자성 층과 상기 피닝된 강자성 층 사이에 위치한 결합 중간층(26)을 포함하는, 제 1 전극(14)과;
    제 2 전극(18)으로서 충분히 인가된 자계가 존재할 때 자화가 자유롭게 회전하는 표면을 갖는 자유 강자성 층(30)을 포함하는 제 2 전극(18)과;
    상기 제 1 전극의 고정된 강자성 층과 상기 제 2 전극의 자유 강자성 층 사이에 위치한 스페이서 층(16)과;
    상기 제 1 및 제 2 전극과 상기 스페이서 층이 형성되는 기판(12)을 포함하며,
    상기 고정된 강자성 층의 두께(t1)는 상기 피닝된 강자성 층의 두께(t2)보다 커서, 그로 인해 상기 고정된 강자성 층과 상기 자유 강자성 층 사이의 양 결합을 소거하는,
    자기소자.
  3. 자기 소자로서,
    특정 강도를 지니는 것을 특징으로 하는 인가된 자계가 존재할 때 자기 모멘트가 바람직한 방향으로 피닝되는 피닝된 강자성 층(24)을 포함하는, 제 1 전극(14)과;
    충분히 인가된 자계가 존재할 때 자화가 자유롭게 회전하는 표면을 갖는 자유 강자성 층(30)을 포함하는 제 2 전극(18)과;
    상기 제 1 전극의 피닝된 강자성 층과 상기 제 2 전극의 자유 강자성 층 사이에 위치한 스페이서 층(16)과;
    상기 제 1 및 제 2 전극과 상기 스페이서 층이 형성되는 기판(12)을 포함하며,
    오프셋은 피닝된 강자기 층에서 자유 강자기 층까지의 자기 소거 필드를 감소시켜 그로 인해 상기 피닝된 강자성 층과 상기 자유 강자성 층 사이의 양 결합을 소거하는,
    자기 소자.
  4. 비트 엔드 정자기(magneto-static) 자기 소거 필드가 제로 외부 필드 내에 이중 자기 상태를 얻기 위해 전체 양 결합 구조를 소거하는, 복수의 박막 층을 제공하는 단계를 포함하는, 자기 소자 제작 방법.
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Families Citing this family (134)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6172904B1 (en) * 2000-01-27 2001-01-09 Hewlett-Packard Company Magnetic memory cell with symmetric switching characteristics
US6297983B1 (en) * 2000-02-29 2001-10-02 Hewlett-Packard Company Reference layer structure in a magnetic storage cell
DE10113853B4 (de) * 2000-03-23 2009-08-06 Sharp K.K. Magnetspeicherelement und Magnetspeicher
JP4309075B2 (ja) 2000-07-27 2009-08-05 株式会社東芝 磁気記憶装置
US6429497B1 (en) * 2000-11-18 2002-08-06 Hewlett-Packard Company Method for improving breakdown voltage in magnetic tunnel junctions
US6657888B1 (en) 2001-05-11 2003-12-02 Board Of Regents Of The University Of Nebraska Application of high spin polarization materials in two terminal non-volatile bistable memory devices
DE10128964B4 (de) * 2001-06-15 2012-02-09 Qimonda Ag Digitale magnetische Speicherzelleneinrichtung
US6510080B1 (en) 2001-08-28 2003-01-21 Micron Technology Inc. Three terminal magnetic random access memory
US6485989B1 (en) 2001-08-30 2002-11-26 Micron Technology, Inc. MRAM sense layer isolation
FR2830971B1 (fr) * 2001-10-12 2004-03-12 Commissariat Energie Atomique Dispositif magnetoresistif a vanne de spin a performances ameliorees
US6531723B1 (en) * 2001-10-16 2003-03-11 Motorola, Inc. Magnetoresistance random access memory for improved scalability
CN1589538B (zh) * 2001-11-14 2010-05-12 诺基亚公司 支持IPv6的方法、移动路由器和原籍代理
DE10158795B4 (de) * 2001-11-30 2005-12-22 Infineon Technologies Ag Magnetoresistive Speicherzelle mit dynamischer Referenzschicht
JP4157707B2 (ja) * 2002-01-16 2008-10-01 株式会社東芝 磁気メモリ
US6893893B2 (en) * 2002-03-19 2005-05-17 Applied Materials Inc Method of preventing short circuits in magnetic film stacks
US6728132B2 (en) * 2002-04-03 2004-04-27 Micron Technology, Inc. Synthetic-ferrimagnet sense-layer for high density MRAM applications
US6724652B2 (en) * 2002-05-02 2004-04-20 Micron Technology, Inc. Low remanence flux concentrator for MRAM devices
US6879512B2 (en) * 2002-05-24 2005-04-12 International Business Machines Corporation Nonvolatile memory device utilizing spin-valve-type designs and current pulses
US6683815B1 (en) 2002-06-26 2004-01-27 Silicon Magnetic Systems Magnetic memory cell and method for assigning tunable writing currents
AU2003246251A1 (en) * 2002-07-09 2004-01-23 Nec Corporation Magnetic random access memory
US7095646B2 (en) * 2002-07-17 2006-08-22 Freescale Semiconductor, Inc. Multi-state magnetoresistance random access cell with improved memory storage density
JP2004128237A (ja) * 2002-10-03 2004-04-22 Sony Corp 磁気抵抗効果素子および磁気メモリ装置
US6898112B2 (en) * 2002-12-18 2005-05-24 Freescale Semiconductor, Inc. Synthetic antiferromagnetic structure for magnetoelectronic devices
US7002228B2 (en) * 2003-02-18 2006-02-21 Micron Technology, Inc. Diffusion barrier for improving the thermal stability of MRAM devices
US6885073B2 (en) * 2003-04-02 2005-04-26 Micron Technology, Inc. Method and apparatus providing MRAM devices with fine tuned offset
JP4863151B2 (ja) * 2003-06-23 2012-01-25 日本電気株式会社 磁気ランダム・アクセス・メモリとその製造方法
US6956763B2 (en) * 2003-06-27 2005-10-18 Freescale Semiconductor, Inc. MRAM element and methods for writing the MRAM element
US8755222B2 (en) 2003-08-19 2014-06-17 New York University Bipolar spin-transfer switching
US7573737B2 (en) * 2003-08-19 2009-08-11 New York University High speed low power magnetic devices based on current induced spin-momentum transfer
US7911832B2 (en) 2003-08-19 2011-03-22 New York University High speed low power magnetic devices based on current induced spin-momentum transfer
US6967366B2 (en) * 2003-08-25 2005-11-22 Freescale Semiconductor, Inc. Magnetoresistive random access memory with reduced switching field variation
JP2005129801A (ja) * 2003-10-24 2005-05-19 Sony Corp 磁気記憶素子及び磁気メモリ
JP4631267B2 (ja) * 2003-10-27 2011-02-16 ソニー株式会社 磁気記憶素子及び磁気メモリ
US7045838B2 (en) * 2003-10-31 2006-05-16 International Business Machines Corporation Techniques for coupling in semiconductor devices and magnetic device using these techniques
US7053429B2 (en) * 2003-11-06 2006-05-30 Honeywell International Inc. Bias-adjusted giant magnetoresistive (GMR) devices for magnetic random access memory (MRAM) applications
KR100988086B1 (ko) * 2003-11-14 2010-10-18 삼성전자주식회사 자기 모멘트가 낮은 프리 자성막을 구비하는 자기터널접합셀 및 이를 포함하는 자기램
US7031183B2 (en) * 2003-12-08 2006-04-18 Freescale Semiconductor, Inc. MRAM device integrated with other types of circuitry
US7072209B2 (en) * 2003-12-29 2006-07-04 Micron Technology, Inc. Magnetic memory having synthetic antiferromagnetic pinned layer
WO2005086170A1 (ja) * 2004-03-05 2005-09-15 Nec Corporation トグル型磁気ランダムアクセスメモリ
WO2005098953A1 (ja) * 2004-03-31 2005-10-20 Nec Corporation 磁化方向制御方法、及びそれを応用したｍｒａｍ
US7067330B2 (en) * 2004-07-16 2006-06-27 Headway Technologies, Inc. Magnetic random access memory array with thin conduction electrical read and write lines
JP4868198B2 (ja) * 2004-08-19 2012-02-01 日本電気株式会社 磁性メモリ
US7129098B2 (en) * 2004-11-24 2006-10-31 Freescale Semiconductor, Inc. Reduced power magnetoresistive random access memory elements
JP5077802B2 (ja) * 2005-02-16 2012-11-21 日本電気株式会社 積層強磁性構造体、及び、ｍｔｊ素子
JP4877575B2 (ja) * 2005-05-19 2012-02-15 日本電気株式会社 磁気ランダムアクセスメモリ
US7301801B2 (en) * 2005-10-28 2007-11-27 International Business Machines Corporation Tuned pinned layers for magnetic tunnel junctions with multicomponent free layers
US20080112214A1 (en) * 2006-10-30 2008-05-15 Young Sir Chung Electronic assembly having magnetic tunnel junction voltage sensors and method for forming the same
JP4380693B2 (ja) * 2006-12-12 2009-12-09 ソニー株式会社 記憶素子、メモリ
JP4380707B2 (ja) * 2007-01-19 2009-12-09 ソニー株式会社 記憶素子
US9812184B2 (en) 2007-10-31 2017-11-07 New York University Current induced spin-momentum transfer stack with dual insulating layers
US7821771B2 (en) * 2008-04-11 2010-10-26 Northern Lights Semiconductor Corp. Apparatus for storing electrical energy
US8705212B2 (en) 2011-04-25 2014-04-22 Seagate Technology Llc Magnetic element with enhanced coupling portion
US8755154B2 (en) 2011-09-13 2014-06-17 Seagate Technology Llc Tuned angled uniaxial anisotropy in trilayer magnetic sensors
US8829901B2 (en) * 2011-11-04 2014-09-09 Honeywell International Inc. Method of using a magnetoresistive sensor in second harmonic detection mode for sensing weak magnetic fields
KR101640587B1 (ko) * 2011-12-30 2016-07-18 인텔 코포레이션 수직 자기 터널 접합들에서의 상태들 간의 에너지 장벽 균형화
US9082950B2 (en) 2012-10-17 2015-07-14 New York University Increased magnetoresistance in an inverted orthogonal spin transfer layer stack
US9082888B2 (en) 2012-10-17 2015-07-14 New York University Inverted orthogonal spin transfer layer stack
US8982613B2 (en) 2013-06-17 2015-03-17 New York University Scalable orthogonal spin transfer magnetic random access memory devices with reduced write error rates
US10158065B2 (en) * 2014-07-07 2018-12-18 Intel Corporation Spin-transfer torque memory (STTM) devices having magnetic contacts
US9263667B1 (en) 2014-07-25 2016-02-16 Spin Transfer Technologies, Inc. Method for manufacturing MTJ memory device
US9337412B2 (en) 2014-09-22 2016-05-10 Spin Transfer Technologies, Inc. Magnetic tunnel junction structure for MRAM device
US10468590B2 (en) 2015-04-21 2019-11-05 Spin Memory, Inc. High annealing temperature perpendicular magnetic anisotropy structure for magnetic random access memory
US9728712B2 (en) 2015-04-21 2017-08-08 Spin Transfer Technologies, Inc. Spin transfer torque structure for MRAM devices having a spin current injection capping layer
US9853206B2 (en) 2015-06-16 2017-12-26 Spin Transfer Technologies, Inc. Precessional spin current structure for MRAM
US9773974B2 (en) 2015-07-30 2017-09-26 Spin Transfer Technologies, Inc. Polishing stop layer(s) for processing arrays of semiconductor elements
US10163479B2 (en) 2015-08-14 2018-12-25 Spin Transfer Technologies, Inc. Method and apparatus for bipolar memory write-verify
US9741926B1 (en) 2016-01-28 2017-08-22 Spin Transfer Technologies, Inc. Memory cell having magnetic tunnel junction and thermal stability enhancement layer
US10628316B2 (en) 2016-09-27 2020-04-21 Spin Memory, Inc. Memory device with a plurality of memory banks where each memory bank is associated with a corresponding memory instruction pipeline and a dynamic redundancy register
US10437723B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of flushing the contents of a dynamic redundancy register to a secure storage area during a power down in a memory device
US10991410B2 (en) 2016-09-27 2021-04-27 Spin Memory, Inc. Bi-polar write scheme
US10437491B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of processing incomplete memory operations in a memory device during a power up sequence and a power down sequence using a dynamic redundancy register
US10460781B2 (en) 2016-09-27 2019-10-29 Spin Memory, Inc. Memory device with a dual Y-multiplexer structure for performing two simultaneous operations on the same row of a memory bank
US10360964B2 (en) 2016-09-27 2019-07-23 Spin Memory, Inc. Method of writing contents in memory during a power up sequence using a dynamic redundancy register in a memory device
US10546625B2 (en) 2016-09-27 2020-01-28 Spin Memory, Inc. Method of optimizing write voltage based on error buffer occupancy
US10366774B2 (en) 2016-09-27 2019-07-30 Spin Memory, Inc. Device with dynamic redundancy registers
US11119936B2 (en) 2016-09-27 2021-09-14 Spin Memory, Inc. Error cache system with coarse and fine segments for power optimization
US11151042B2 (en) 2016-09-27 2021-10-19 Integrated Silicon Solution, (Cayman) Inc. Error cache segmentation for power reduction
US10818331B2 (en) 2016-09-27 2020-10-27 Spin Memory, Inc. Multi-chip module for MRAM devices with levels of dynamic redundancy registers
US10446210B2 (en) 2016-09-27 2019-10-15 Spin Memory, Inc. Memory instruction pipeline with a pre-read stage for a write operation for reducing power consumption in a memory device that uses dynamic redundancy registers
US11119910B2 (en) 2016-09-27 2021-09-14 Spin Memory, Inc. Heuristics for selecting subsegments for entry in and entry out operations in an error cache system with coarse and fine grain segments
US10665777B2 (en) 2017-02-28 2020-05-26 Spin Memory, Inc. Precessional spin current structure with non-magnetic insertion layer for MRAM
US10672976B2 (en) 2017-02-28 2020-06-02 Spin Memory, Inc. Precessional spin current structure with high in-plane magnetization for MRAM
US10032978B1 (en) 2017-06-27 2018-07-24 Spin Transfer Technologies, Inc. MRAM with reduced stray magnetic fields
US10656994B2 (en) 2017-10-24 2020-05-19 Spin Memory, Inc. Over-voltage write operation of tunnel magnet-resistance (“TMR”) memory device and correcting failure bits therefrom by using on-the-fly bit failure detection and bit redundancy remapping techniques
US10481976B2 (en) 2017-10-24 2019-11-19 Spin Memory, Inc. Forcing bits as bad to widen the window between the distributions of acceptable high and low resistive bits thereby lowering the margin and increasing the speed of the sense amplifiers
US10529439B2 (en) 2017-10-24 2020-01-07 Spin Memory, Inc. On-the-fly bit failure detection and bit redundancy remapping techniques to correct for fixed bit defects
US10489245B2 (en) 2017-10-24 2019-11-26 Spin Memory, Inc. Forcing stuck bits, waterfall bits, shunt bits and low TMR bits to short during testing and using on-the-fly bit failure detection and bit redundancy remapping techniques to correct them
US10679685B2 (en) 2017-12-27 2020-06-09 Spin Memory, Inc. Shared bit line array architecture for magnetoresistive memory
US10395711B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Perpendicular source and bit lines for an MRAM array
US10811594B2 (en) 2017-12-28 2020-10-20 Spin Memory, Inc. Process for hard mask development for MRAM pillar formation using photolithography
US10424726B2 (en) 2017-12-28 2019-09-24 Spin Memory, Inc. Process for improving photoresist pillar adhesion during MRAM fabrication
US10395712B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Memory array with horizontal source line and sacrificial bitline per virtual source
US10516094B2 (en) 2017-12-28 2019-12-24 Spin Memory, Inc. Process for creating dense pillars using multiple exposures for MRAM fabrication
US10891997B2 (en) 2017-12-28 2021-01-12 Spin Memory, Inc. Memory array with horizontal source line and a virtual source line
US10360962B1 (en) 2017-12-28 2019-07-23 Spin Memory, Inc. Memory array with individually trimmable sense amplifiers
US10236048B1 (en) 2017-12-29 2019-03-19 Spin Memory, Inc. AC current write-assist in orthogonal STT-MRAM
US10199083B1 (en) 2017-12-29 2019-02-05 Spin Transfer Technologies, Inc. Three-terminal MRAM with ac write-assist for low read disturb
US10784439B2 (en) 2017-12-29 2020-09-22 Spin Memory, Inc. Precessional spin current magnetic tunnel junction devices and methods of manufacture
US10424723B2 (en) 2017-12-29 2019-09-24 Spin Memory, Inc. Magnetic tunnel junction devices including an optimization layer
US10367139B2 (en) 2017-12-29 2019-07-30 Spin Memory, Inc. Methods of manufacturing magnetic tunnel junction devices
US10236047B1 (en) 2017-12-29 2019-03-19 Spin Memory, Inc. Shared oscillator (STNO) for MRAM array write-assist in orthogonal STT-MRAM
US10270027B1 (en) 2017-12-29 2019-04-23 Spin Memory, Inc. Self-generating AC current assist in orthogonal STT-MRAM
US10546624B2 (en) 2017-12-29 2020-01-28 Spin Memory, Inc. Multi-port random access memory
US10886330B2 (en) 2017-12-29 2021-01-05 Spin Memory, Inc. Memory device having overlapping magnetic tunnel junctions in compliance with a reference pitch
US10840439B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Magnetic tunnel junction (MTJ) fabrication methods and systems
US10840436B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Perpendicular magnetic anisotropy interface tunnel junction devices and methods of manufacture
US10360961B1 (en) 2017-12-29 2019-07-23 Spin Memory, Inc. AC current pre-charge write-assist in orthogonal STT-MRAM
US10236439B1 (en) 2017-12-30 2019-03-19 Spin Memory, Inc. Switching and stability control for perpendicular magnetic tunnel junction device
US10255962B1 (en) 2017-12-30 2019-04-09 Spin Memory, Inc. Microwave write-assist in orthogonal STT-MRAM
US10141499B1 (en) 2017-12-30 2018-11-27 Spin Transfer Technologies, Inc. Perpendicular magnetic tunnel junction device with offset precessional spin current layer
US10229724B1 (en) 2017-12-30 2019-03-12 Spin Memory, Inc. Microwave write-assist in series-interconnected orthogonal STT-MRAM devices
US10319900B1 (en) 2017-12-30 2019-06-11 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with precessional spin current layer having a modulated moment density
US10339993B1 (en) 2017-12-30 2019-07-02 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with skyrmionic assist layers for free layer switching
US10468588B2 (en) 2018-01-05 2019-11-05 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with skyrmionic enhancement layers for the precessional spin current magnetic layer
US10438996B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Methods of fabricating magnetic tunnel junctions integrated with selectors
US10438995B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Devices including magnetic tunnel junctions integrated with selectors
US10388861B1 (en) 2018-03-08 2019-08-20 Spin Memory, Inc. Magnetic tunnel junction wafer adaptor used in magnetic annealing furnace and method of using the same
US10446744B2 (en) 2018-03-08 2019-10-15 Spin Memory, Inc. Magnetic tunnel junction wafer adaptor used in magnetic annealing furnace and method of using the same
US11107974B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Magnetic tunnel junction devices including a free magnetic trench layer and a planar reference magnetic layer
US10734573B2 (en) 2018-03-23 2020-08-04 Spin Memory, Inc. Three-dimensional arrays with magnetic tunnel junction devices including an annular discontinued free magnetic layer and a planar reference magnetic layer
US10784437B2 (en) 2018-03-23 2020-09-22 Spin Memory, Inc. Three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US11107978B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Methods of manufacturing three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US10411185B1 (en) 2018-05-30 2019-09-10 Spin Memory, Inc. Process for creating a high density magnetic tunnel junction array test platform
US10692569B2 (en) 2018-07-06 2020-06-23 Spin Memory, Inc. Read-out techniques for multi-bit cells
US10559338B2 (en) 2018-07-06 2020-02-11 Spin Memory, Inc. Multi-bit cell read-out techniques
US10593396B2 (en) 2018-07-06 2020-03-17 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10600478B2 (en) 2018-07-06 2020-03-24 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10650875B2 (en) 2018-08-21 2020-05-12 Spin Memory, Inc. System for a wide temperature range nonvolatile memory
US10699761B2 (en) 2018-09-18 2020-06-30 Spin Memory, Inc. Word line decoder memory architecture
US11621293B2 (en) 2018-10-01 2023-04-04 Integrated Silicon Solution, (Cayman) Inc. Multi terminal device stack systems and methods
US10971680B2 (en) 2018-10-01 2021-04-06 Spin Memory, Inc. Multi terminal device stack formation methods
US10580827B1 (en) 2018-11-16 2020-03-03 Spin Memory, Inc. Adjustable stabilizer/polarizer method for MRAM with enhanced stability and efficient switching
US11107979B2 (en) 2018-12-28 2021-08-31 Spin Memory, Inc. Patterned silicide structures and methods of manufacture
US11500042B2 (en) 2020-02-28 2022-11-15 Brown University Magnetic sensing devices based on interlayer exchange-coupled magnetic thin films

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5959880A (en) * 1997-12-18 1999-09-28 Motorola, Inc. Low aspect ratio magnetoresistive tunneling junction

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5648885A (en) * 1995-08-31 1997-07-15 Hitachi, Ltd. Giant magnetoresistive effect sensor, particularly having a multilayered magnetic thin film layer
US5668688A (en) * 1996-05-24 1997-09-16 Quantum Peripherals Colorado, Inc. Current perpendicular-to-the-plane spin valve type magnetoresistive transducer
US5801984A (en) * 1996-11-27 1998-09-01 International Business Machines Corporation Magnetic tunnel junction device with ferromagnetic multilayer having fixed magnetic moment
US5898612A (en) * 1997-05-22 1999-04-27 Motorola, Inc. Magnetic memory cell with increased GMR ratio
US5828598A (en) * 1997-05-23 1998-10-27 Motorola, Inc. MRAM with high GMR ratio
JP3831573B2 (ja) * 1998-07-21 2006-10-11 アルプス電気株式会社 スピンバルブ型薄膜素子の製造方法及びこのスピンバルブ型薄膜素子を用いた薄膜磁気ヘッドの製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5959880A (en) * 1997-12-18 1999-09-28 Motorola, Inc. Low aspect ratio magnetoresistive tunneling junction

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