KR100747486B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본원 발명은 게이트 누설 전류의 저감과 게이트 절연막의 박막화에 따른 고속화를 가능하게 하는 MOS형 반도체 장치 및 그 제조 방법을 실현한다. 본원 발명에서는 게이트 절연막(6)으로서 소정 막 두께의 질화 실리콘막(3)을 형성한 후, 산화성 분위기 내에서 열 처리하여 질화 실리콘막(3) 상에 산화 실리콘(4)을 형성하지만, 이 산화 실리콘(4)을 남기지 않고 용해하는 액체에 노출시켜 제거한다. 그 결과, 규소와 질소와 산소를 주요 구성 원소로 하는 게이트 절연막(6)의 질화 실리콘막(3)의 최외측 표면으로부터 0.12㎚∼0.5㎚ 깊이의 영역에서의 질소 농도를 산소 농도보다도 크게 한다. 이에 따라, 규소와 질소와 산소를 주요 구성 원소로 하는 게이트 절연막이 한층 더 박막화가 가능해지고, 동시에 누설 전류 저감도 달성된다.
Figure 112001016020789-pat00018
화학 기상 성장법, 산화성 분위기, MOS형 반도체 장치, 산화 실리콘

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THEREOF}
도 1a 내지 도 1d는 본 발명의 제1 실시예가 되는 게이트 절연막의 구조 및 제조 공정을 나타내는 단면 개략도.
도 2는 본 발명의 기술을 이용하여 제작한 반도체 장치의 단면 구조도.
도 3은 본 발명의 제1 실시예가 되는 게이트 절연막의 누설 전류를 종래의 기술과 대비하여 나타낸 특성도.
도 4는 본 발명의 제1 실시예가 되는 게이트 절연막의 게이트 내압 분포를 종래의 기술과 대비하여 나타낸 특성도.
도 5는 본 발명의 제1 실시예에 있어서 아산화질소 분위기 내에서의 열 처리 온도와 게이트 누설 전류와의 관계를 나타낸 특성도.
도 6은 본 발명의 제1 실시예에 있어서 아산화질소 분위기 내에서의 열 처리 온도와 질화 실리콘막 상에 형성되는 산화 실리콘의 막 두께와의 관계를 나타낸 특성도.
도 7a 내지 도 7c는 본 발명의 제2 실시예가 되는 게이트 절연막의 구조 및 제조 공정을 나타내는 단면 개략도.
도 8은 본 발명의 제2 실시예가 되는 게이트 절연막의 누설 전류를 종래의 기술과 대비하여 나타낸 특성도.
도 9는 본 발명의 제2 실시예가 되는 게이트 절연막의 게이트 내압 분포를 종래의 기술과 대비하여 나타낸 특성도.
도 10은 본 발명의 제2 실시예에 있어서, 질화 실리콘막 피착 후의 습식 산화 조건과 게이트 누설 전류와의 관계를 나타내는 특성도.
도 11은 본 발명의 제2 실시예에 있어서 질화 실리콘막 피착 후의 습식 산화에 의해 질화 실리콘막 상에 형성되는 산화 실리콘의 막 두께와 습식 산화 조건과의 관계를 나타내는 특성도.
도 12는 본 발명의 제3 실시예에 있어서, 질화 실리콘막 피착 후의 개질 처리를 아산화질소 분위기 내의 열처리에 의해 행하는 경우와 습식 산화에 의해 행하는 경우의 게이트 누설 전류 특성을 나타내는 특성도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2 : 산화 실리콘막
3 : 질화 실리콘막
4 : 산화 실리콘막
5 : 소자 분리막
6 : 게이트 절연막
7 : 게이트 전극
8 : 소스 드레인 영역
9 : 측벽
10 : 층간 절연막
11 : 배선
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 MOS형 반도체 장치의 게이트 누설 전류 저감 및 게이트 절연막의 박막화에 적합한 반도체 장치 및 그 제조 방법에 관한 것이다.
MOS형 디바이스를 이용하는 반도체 장치의 게이트 절연막 재료로는 산화 실리콘의 유전률로 환산한 게이트 절연막 두께(산화막 환산 막 두께)가 3㎚ 정도 이상인 경우에는 일관하여 산화 실리콘막이 이용되어 왔다.
그러나, 고속화를 위해 게이트 절연막의 박막화가 진행되어, 그 산화막 환산 막 두께가 3㎚ 이하가 되면, 절연막을 관통하여 흐르는 직접 터널 전류(direct-tunneling current)가 현저하게 관측되어 저전력화의 관점에서 무시할 수 없을 정도로 게이트 누설 전류가 커진다.
이 문제를 해결하기 위해, 산화 실리콘에 비해 유전률이 높은 질화 실리콘을 이용하여 산화막 환산 막 두께가 동등해도 물리적인 막 두께를 크게 함으로써, 직접 터널 전류를 저감시키려고 하는 시도가 다수 이루어지고 있다.
예를 들면, 1998년 발행의 IEEE Electron Device Letters Vo1.19의 106페이 지에 개시되어 있는 실리콘 기판에 열 산화막을 형성한 후에 혹은 실리콘 기판 상에 직접 질화 실리콘막을 형성한 게이트 절연막은 산화 실리콘막에 비해 누설 전류가 저감하는 것이 보고되고 있다. 단, 누설 전류 저감을 위해서는 질화 실리콘막을 형성한 후에 산화성 분위기에서 열 처리를 행할 필요가 있는 것이 상기 보고 등에 개시되어 있다.
질화 실리콘막은 통상적으로 화학 기상 성장법(CVD법)으로 막을 이루지만, 그 막을 이루는 방법상, 막 중에 다량의 수소를 포함하고, 질소와 수소의 결합 등이 전하 포획 준위(charge trap)로서 기능하는 것으로 알려져 있다. 그 때문에, 직접 터널 전류가 억제됨에도 불구하고, 이 포획 준위를 통한 전류가 커서, 결과적으로 누설 전류는 저감되지 않는다.
따라서, 산화성 분위기 내에서의 열 처리에 의해 막 내의 수소량을 줄임과 동시에, 산소를 첨가하여 질화 실리콘 내의 전하 포획 준위를 감소시키는 것은, 게이트 누설 전류를 저감시키기 위한 매우 중요한 기술이다.
질화 실리콘막을 형성한 후에 산화성 분위기 내에서 열 처리를 행하면, 질화 실리콘 내의 전하 포획 준위가 감소함과 동시에 질화 실리콘 표면이 산화되어, 얇은 산화 실리콘막이 생성한다. 산화분위기 내에서의 열 처리 조건에도 따르지만, 게이트 누설 전류 저감에 유효한 조건으로 이 열 처리를 행하면, 질화막의 표면에 0.5㎚ 이상의 산화 실리콘막이 형성하는 것이 발명자의 검토로 분명해졌다. 게이트 절연막의 산화막 환산 막 두께가 3㎚ 이하의 영역에서 질화 실리콘막 표면에 형 성되는 상기 산화 실리콘막은 박막화의 큰 장해가 된다.
따라서, 본 발명의 목적은 게이트 누설 전류의 저감과 게이트 절연막의 박막화를 가능하게 하는 개량된 MOS형 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
상기 목적을 달성할 수 있는 본 발명의 반도체 장치의 구성은 제1 도전형을 갖는 반도체 기판 상에 게이트 절연막을 사이에 두고 설치된 게이트 전극과, 반도체 기판 내에 상호 분리하여 설치된 제2 도전형의 소스, 드레인 영역을 포함한 반도체 장치에서, 상기 게이트 절연막이 유전률을 고려한 산화막 환산 막 두께가 3㎚ 이하이고, 이것을 규소와 질소와 산소를 주요 구성 원소로 하는 절연막으로 구성하고, 또한 게이트 전극과의 경계로부터 상기 게이트 절연막의 깊이 0.15㎚∼0.5㎚의 영역에서의 절연막 내의 질소 농도를 산소 농도보다도 높힌 것을 특징으로 한다.
그리고, 이 반도체 장치를 얻기 위한 제조 방법의 특징은 게이트 절연막 형성 공정의 일부분을 규소와 질소를 주요 구성 원소로 하는 절연막을 형성하는 공정과, 이것을 산화성 분위기 내에서 열 처리하는 공정과, 그리고 이 절연막 표면에 형성된 산화 실리콘막을 산화 실리콘을 용해하는 액체에 노출시켜 선택적으로 제거하는 공정에 따라 구성하는 것에 있다.
이에 따라, 유전률이 낮은 산화 실리콘막이 표면에 존재하지 않은 질화 실리콘막을 포함하는 게이트 절연막이 형성 가능하고, 게이트 절연막의 박막화(산화막 환산 막 두께)와 게이트 누설 전류의 저감을 동시에 달성할 수 있다.
또, 여기서 정의하는 상기 산화 실리콘막은 산화 실리콘 내의 산소 농도가 질소 농도보다도 높은 조성을 갖는 산화 실리콘막을 의미하고, 상기 유전률이 낮은 산화 실리콘막이 표면에 존재하지 않은 질화 실리콘막이란, 질소 농도가 산소 농도보다도 높은 조성을 갖는 질화 실리콘막을 의미한다.
<발명의 실시 형태>
본 발명의 대표적인 게이트 절연막의 제조 공정의 특징에 대해 더욱 구체적으로 설명하면, 상기 질화 실리콘막을 형성하는 공정 후의 산화성 분위기 내에서 열 처리하는 공정을, 아산화질소를 함유하는 분위기 내에서 행하던지 혹은 수증기와 산소를 함유하는 분위기 내(습식 산화라고 칭함)에서 행하는 것이 바람직하다.
또한, 게이트 절연막을 형성하는 과정에서의 질화 실리콘막의 형성은 화학 기상 성장법으로 행하는 것이 바람직하다. 그리고, 질화 실리콘막의 형성을 화학 기상 성장법으로 행할 때는 소스 가스로서 모노실란(SiH4) 가스와 암모니아 가스를 이용하는 것이 바람직하다. 그 이유는 통상 사용되고 있는 디클로로실란(SiH2Cl2)보다도 모노실란 가스가 막을 이룰 때에 막 두께 제어성이 양호하며, 면내 막 두께의 변동이 작다는 등의 이유에 따른 것이다.
또한, 게이트 절연막을 형성하는 과정에서 사용하는 산화 실리콘을 용해하는 액체로는 불화수소산을 함유하는 수용액을 이용하는 것이 바람직하다.
<실시예>
이하, 도면에 따라 본 발명의 대표적인 실시예를 구체적으로 설명한다.
<실시예 1>
도 1a 내지 도 1d는 게이트 절연막의 제조 공정 및 절연막의 구조를 설명하는 단면도이다.
우선, 도 1a에 도시된 바와 같이 실리콘 기판(1)을 불화수소산 수용액에 침지시킨 후에, 건조 산소 분위기 내에서 700℃로 가열하여 1㎚의 산화 실리콘막(2)을 형성하였다.
그 후, 도 1b에 도시된 바와 같이 모노실란과 암모니아를 소스 가스로서 이용하는 화학 기상 성장법에 따라 질화 실리콘막(3)을 2㎚ 피착하였다. 이 막 두께 2㎚의 질화 실리콘막(3)은 산화막 환산 막 두께 1㎚에 상당한다. 화학 기상 성장법에 따라 질화 실리콘막을 피착할 때에 이용하는 소스 가스로서는 디클로로실란과 암모니아 가스의 조합이 일반적이지만, 모노실란과 암모니아를 이용하는 편이 막 두께의 제어성 면에서 양호하다.
이어서, 도 1c에 도시된 바와 같이 질화 실리콘막(3)을 피착한 후에 아산화질소분위기 내에서 가열하지만, 이 때에 질화 실리콘막(3) 표면에 얇은 산화 실리콘막(4)이 형성된다. 게이트 절연막으로서의 산화막 환산 막 두께는 주로 질화 실리콘막(3)의 형성 막 두께를 변화시킴으로써, 원하는 막 두께로 할 수 있으며, 또한 질화 실리콘막(3)을 형성한 후의 아산화질소 분위기 내에서의 열 처리 조건에 따라서도 수 옹스트롱 변화한다.
또, 이 아산화질소 분위기 내에서의 열 처리를 대신하여 수증기와 산소를 함유하는 분위기 내에서의 열 처리(이하, 습식 산화라고 함)를 행해도 동일한 결과를 얻을 수 있다.
이 후에, 도 1d에 도시된 바와 같이 물로 중량비 1/800로 희석한 불화수소산 수용액에 침지시켜 질화 실리콘(3) 표면에 형성된 산화 실리콘막(4)을 제거하여 게이트 절연막(6)으로 한다. 희석한 불화수소산 수용액으로는 질화 실리콘(3)이 에칭 스토퍼가 되며, 산화 실리콘막(4)만이 선택적으로 용해 제거된다.
이와 같이 함으로써 막 두께 1㎚의 산화 실리콘막(2) 상에 막 두께 2㎚의 질화 실리콘(3)(산화막 환산 막 두께 1㎚에 상당)이 형성된 게이트 절연막(6)(산화막 환산 막 두께 2㎚에 상당)을 형성하였다.
산화 실리콘막(4)을 제거한 후의 질화 실리콘(3)의 최외측 표면에는 대기 내의 산소를 흡착하기 때문에, 반드시 질소 농도가 산소 농도보다도 커지지는 않는다. 그러나, 질화 실리콘(3) 중 적어도 표면으로부터 0.15㎚∼0.5㎚의 깊이에서의 질소 농도는 산소 농도보다도 커진다.
또, 비교 대상으로 하는 종래 기술로는 상기 불화수소산 수용액을 이용한 산화 실리콘막(4)을 용해하는 처리를 행하지 않는다.
본 발명의 기술을 이용한 경우, 게이트 절연막을 형성하는 과정의 마지막에서 용해되는 산화 실리콘막(4)의 막 두께만큼 게이트 절연막을 박막화할 수 있다. 질화 실리콘막(3)을 피착한 후의 열 처리가 아산화질소 분위기중 800℃인 경우에는 그 차는 0.6㎚이었다. 즉, 이 산화성 분위기 내에서의 열 처리 조건에 따라 질화 실리콘막(3) 상에 막 두께 0.6㎚의 산화 실리콘막(4)이 형성되게 된다.
이상, 본 발명에 따른 게이트 절연막(6)의 일반적인 제조 공정과 게이트 절연막(6)의 구조에 대해 설명하였다.
이어서, 본 발명의 기술 및 종래 기술을 이용하여 형성한 게이트 절연막을 실제의 디바이스에 실장했을 때의 특성을 평가하기 위해 n 채널형 MOS 트랜지스터를 제작하는 실시예를 도 2를 이용하여 설명한다.
도 2는 MOS 디바이스형 반도체 장치의 단면도를 나타내고 있다.
우선, 실리콘 기판(1)에 p형 기판을 이용하여 그 표면에 주지의 선택 산화법을 이용하여 소자 분리막(5)을 형성한 후, 게이트 절연막(6)을 형성하고, 이 상부에 모노실란과 포스핀을 소스·가스로서 이용하는 주지의 화학 기상 성장법에 따라 농도 3×1020㎝-3의 인을 포함하는 두께 200㎚의 비정질 실리콘막을 피착하고, 포토리소그래피와 드라이 에칭을 이용하여 이것을 원하는 치수로 가공하여 게이트 전극(7)으로 한다.
여기서, 비소를 이온 주입하고, 확산층(8)의 저농도 영역을 형성한다. 이어서 화학 기상 성장법에 따라 모노실란과 아산화질소를 이용하여 산화 실리콘막 100㎚를 형성하고, 계속해서 이것을 이방성 드라이 에칭함으로써 산화 실리콘으로 이루어지는 측벽(9)을 형성한다. 여기서, 인을 이온 주입하여 확산층(8)의 고농도 영역을 형성한다.
이어서, 950℃에서 열처리를 행하여 확산층(8)에 이온 주입한 비소 및 인을 전기적으로 활성화한다. 상기 열 처리를 행한 후에 화학 기상 성장법에 따라 모노실란과 아산화질소를 이용하여, 산화 실리콘막을 피착하여, 마찬가지로 화학 기상 성장법에 따라 모노실란, 디보란, 포스핀, 산소를 이용하여 붕소와 인을 포함하는 산화 실리콘막을 형성한 후에 열 처리함으로써 이것을 평탄화하여 층간 절연막(10)을 형성한다.
포토리소그래피와 드라이 에칭을 이용하여 층간 절연막(10)에 컨택트홀을 천공하여, 화학 기상 성장법 및 스퍼터링을 이용하여 텅스텐을 컨택트홀 내까지 피착하여, 이것을 포토리소그래피와 드라이 에칭에 의해 가공하여 배선(11)으로 한다.
이상의 공정을 거쳐, 도 2에 나타내는 구조를 갖는 n 채널형 MOS 트랜지스터가 완성된다. 이렇게 해서 제작한 게이트 폭이 15㎛이며, 게이트 길이가 4㎛의 MOS 트랜지스터의 게이트 전극(7)에 +1.2V의 전압을 인가했을 때의 게이트 누설 전류와 게이트 절연막의 산화막 환산 막 두께의 관계를 도 3에 나타낸다. 본 발명의 기술인, 질화 실리콘막(3) 상에 형성된 얇은 산화 실리콘막의 제거를 행한 경우, 산화막 환산 막 두께가 동일한 막으로 비교하면 누설 전류가 약 70%가 되는 것을 알 수 있다.
또한, 동시에 제작된 게이트 폭과 게이트 길이가 모두 100㎛의 MOS 트랜지스터의 게이트 전극에 정전압을 인가했을 때의 게이트 내압을 측정하고, 그 분포를 플롯한 결과를 도 4에 나타낸다. 이 도면으로부터 종래의 기술의 게이트 내압에 비해 본 발명의 게이트 내압은 보다 고압측으로 시프트하여 내압이 향상되는 것을 알 수 있다.
이와 같이, 본 발명의 기술을 이용함으로써 게이트 내압 분포가 저하되지 않아, 게이트 절연막의 결함 밀도의 점에서 문제가 없는 것을 알 수 있다.
종래, 게이트 절연막 형성 공정 도중에 산화 실리콘(4)을 용해하는 액체에 노출되는 것은 게이트 절연막의 결함 밀도가 증가하기 때문에 바람직하지 못하였다. 그러나, 본 발명의 기술에서는 결함 밀도의 증가는 인정되지 않았다. 이것은, 불화수소산 수용액이 질화 실리콘(3)을 용해하는 속도가 느리기 때문이다.
이상의 점으로부터, 본 발명의 기술을 이용함으로써 게이트 절연막의 박막화와, 게이트 누설 전류 저감이 모두 달성되며, 게이트 절연막의 결함 밀도의 증가가 생기지 않는 것을 알았다.
여기서, 질화 실리콘막(3)을 피착한 후의 아산화질소 분위기 내의 열 처리 조건에 따른 게이트 누설 전류의 차를 조사한 결과를 도 5에 나타낸다. 게이트 누설 전류 저감에는 열 처리 온도 800℃ 이상이 바람직하며, 열 처리 온도 700℃에서는 800℃인 경우에 비교하여 게이트 누설 전류가 2자릿수 이상 커지는 것을 알았다.
이 열 처리 조건으로는 게이트 누설 전류의 저감 효과를 얻을 수 있는 온도 범위 내이면 가능하면 저온측을 선택하는 것이 바람직하다. 따라서, 이 예에서는 800∼850℃에서 소기의 목적인 게이트 누설 전류의 저감 효과는 충분히 얻을 수 있다. 고온에서의 처리는 일반적으로 소자의 전기 특성에 악영향을 미치게 할 우려가 있기 때문에 필요 이상으로 고온으로 하지 않는다.
또한, 질화 실리콘막(3) 상에 형성되는 산화 실리콘막(4)의 막 두께의 상기 아산화질소 분위기 내에서의 열 처리 온도 의존성을 도 6에 나타낸다. 또, 아산화질소 분위기 내에서의 열 처리를 행하지 않고, 대기 중에 실온으로 2 시간 방치한 경우에 질화 실리콘막(3) 상에 형성되는 산화 실리콘막(4)의 막 두께도 도면 내에 나타내었다.
또한, 여기서 산화 실리콘막(4)의 막 두께는 습식 에칭과 X 선광 전자 분광법(XPS)의 조합으로 분석을 행하여 산소 원자의 농도가 질소 원자의 농도보다도 높은 영역의 막 두께로서 정의하였다. 이 때문에, 게이트 누설 전류 저감에 유효한 아산화질소 분위기 내에서의 열 처리를 행한 경우에는 즉 아산화질소 분위기 내에서의 열 처리 온도가 800℃ 이상인 경우에는 질화 실리콘막(3) 상에 형성되는 산화 실리콘막(4)의 막 두께는 0.5㎚ 이상이 된다.
또한, 질화 실리콘막(3)이 노출된 상태에서 대기 내에 방치한 경우에 표면에 형성되는 산화 실리콘막은 0.15㎚이었다. 즉, 본 발명의 기술을 이용한 반도체 장치의 구조는 게이트 절연막의 게이트 전극과의 경계로부터 0.15㎚ 이상 0.5㎚ 이하의 영역에서 질소 농도가 산소 농도보다도 높다고 규정할 수 있다.
<실시예 2>
본 발명의 제2 실시예를 도 7a 내지 도 7c를 이용하여 설명한다. 도 7a 내지 도 7c는 게이트 절연막의 구조 및 제조 공정을 설명하는 단면도이다. 도 7a에 도시된 바와 같이 실리콘 기판(1)을 불화수소산 수용액에 침지하여 표면 청정화 처리한 후에 모노실란과 암모니아를 소스 가스로서 이용하는 화학 기상 성장법에 따라 질화 실리콘막(3)을 피착한다.
이 후에 도 7b에 도시된 바와 같이 800℃에서 습식 산화를 행하지만, 이 때에 질화 실리콘막(3) 표면에 얇은 산화 실리콘막(4)이 형성된다. 게이트 절연막으로의 산화막 환산 막 두께는 주로 질화 실리콘막(3)의 형성 막 두께를 변화시킴으 로써, 원하는 막 두께로 할 수 있으며, 또한 질화 실리콘막(3)을 형성한 후의 습식 산화 조건에 따라서도 수 옹스트롱 변화한다. 또, 이 습식 산화를 대신하여 실시예 1과 마찬가지로 아산화질소 분위기 내에서의 열처리를 행해도 동일한 결과를 얻을 수 있다.
이 후에 도 7c에 도시된 바와 같이 물로 중량비 1/800로 희석한 불화수소산 수용액에 침지하여 질화 실리콘 표면에 형성된 산화 실리콘막(4)을 제거하여 게이트 절연막으로 한다.
또, 비교 대상으로 하는 종래 기술로는 상기 불화수소산 수용액을 이용한 산화 실리콘막(4)을 용해하는 처리를 행하지 않는다. 본 발명의 기술을 이용한 경우, 게이트 절연막을 형성하는 과정의 마지막에 용해되는 산화 실리콘막(4)의 막 두께만큼 게이트 절연막을 박막화할 수 있다.
질화 실리콘막(4)을 피착한 후의 습식 산화 조건이 800℃에서 실리콘 기판 상에 15㎚의 산화 실리콘막이 형성되는 조건의 경우에는 본 발명의 기술을 이용함으로써 박막화 효과는 약 0.6㎚이었다.
본 발명의 기술 및 종래 기술을 이용하여 형성한 게이트 절연막을 실제의 디바이스에 실장했을 때의 특성을 평가하기 위해 p 채널형 MOS트랜지스터를 제작하였다. 본 실시예의 경우도 앞의 실시예 1의 경우와 마찬가지로 도 2의 단면 구조도를 이용하여 설명한다. 단, 본 실시예는 실시예 1의 경우(n 채널형 MOS 트랜지스터)와는 도전형이 반대인 p 채널형 디바이스이다.
우선, 실리콘 기판(1)에 n형 기판을 이용하여 그 표면에 주지의 선택 산화법 을 이용하여 소자 분리막(5)을 형성한 후, 게이트 절연막(6)을 형성하고, 그 후에 모노실란을 소스 가스로서 이용하는 주지의 화학 기상 성장법에 따라 200㎚의 다결정 실리콘막을 피착하여, 이것에 4×1015/㎠의 붕소를 10keV의 에너지로 이온 주입한 후에 포토리소그래피와 드라이 에칭을 이용하여 이것을 원하는 치수로 가공하여 게이트 전극(7)으로 한다.
여기서, 붕소를 이온 주입하고, 확산층(8)의 저농도 영역을 형성한다. 이어서 화학 기상 성장법에 따라 모노실란과 아산화질소를 이용하여 산화 실리콘막 100㎚을 형성하고, 계속해서 이것을 이방성 드라이 에칭함으로써 산화 실리콘으로 이루어지는 측벽(9)을 형성한다. 여기서, 붕소를 이온 주입하여 확산층(8)의 고농도 영역을 형성한다.
이어서, 950℃에서 열처리를 행하여 확산층(8)에 이온 주입한 붕소를 전기적으로 활성화한다. 상기 열 처리를 행한 후에 화학 기상 성장법에 따라 모노실란과 아산화질소를 이용하여 산화 실리콘막을 피착하여, 마찬가지로 화학 기상 성장법에 따라 모노실란, 디보란, 포스핀, 산소를 이용하여 붕소와 인을 포함하는 산화 실리콘막을 형성한 후에 열 처리함으로써 이것을 평탄화하여 층간 절연막(10)을 형성한다.
포토리소그래피와 드라이 에칭을 이용하여 층간 절연막(10)에 컨택트홀을 뚫어 화학 기상 성장법 및 스퍼터링을 이용하여 텅스텐을 컨택트홀 내까지 피착하여 이것을 포토리소그래피와 드라이 에칭에 의해 가공하여 배선(11)으로 한다. 이상 의 공정을 거쳐 도 2에 나타내는 구조를 갖는 p 채널형 MOS트랜지스터가 완성된다.
게이트 폭이 15㎛이며, 게이트 길이가 4㎛의 MOS 트랜지스터의 게이트 전극(7)에 -1.2V의 전압을 인가했을 때의 게이트 누설 전류와 게이트 절연막의 산화막 환산 막 두께의 관계를 도 8에 나타낸다. 이 도면으로부터 본 발명의 기술인, 질화 실리콘막(3) 상에 형성된 얇은 산화 실리콘막(4)의 제거를 행한 경우에는 종래의 기술에 대해 산화막 환산 막 두께가 동일한 막으로 비교하여 누설 전류를 약 50%로 저감시킬 수 있는 것을 알 수 있다.
또한, 동시에 제작된 게이트 폭과 게이트 길이가 모두 100㎛의 MOS 트랜지스터의 게이트 전극에 부전압을 인가했을 때의 게이트 내압을 측정하고, 그 분포를 플롯한 결과를 도 9에 나타낸다. 이 도면으로부터 본 발명의 기술을 이용함으로써, 게이트 내압 분포가 저하되는 일도 없어, 게이트 절연막의 결함 밀도 면에서 문제가 없다는 것을 알 수 있다.
이상의 점으로부터, 본 발명의 기술을 이용함으로써 게이트 절연막의 박막화와, 게이트 누설 전류 저감이 모두 달성되어, 게이트 절연막의 결함 밀도의 증가가 생기지 않는 것을 알았다.
여기서, 질화 실리콘막(3)을 피착한 후의 습식 산화 조건에 따른 게이트 누설 전류의 차를 조사한 바, 도 10에 나타내는 결과를 얻을 수 있었다. 이 도면으로부터 기판 상에 15㎚ 이상의 산화막이 형성되는 습식 산화 조건이 게이트 누설 전류 저감에는 효과가 있는 것을 알 수 있다.
또한, 질화 실리콘막(3) 상에 형성되는 산화 실리콘막(4)의 막 두께의 습식 산화 조건 의존성을 도 11에 나타낸다. 또, 이 도면에는 습식 산화를 행하지 않고 대기 중에 실온에서 2 시간 방치한 경우에 질화 실리콘막(3) 상에 형성되는 산화 실리콘막(4)의 막 두께도 도면 중에 나타내었다.
이 때문에, 게이트 누설 전류 저감에 유효한 습식 산화를 행한 경우에는 즉 실리콘 기판 상에 15㎚ 이상의 산화 실리콘막이 형성하는 습식 산화를 행한 경우에는 질화 실리콘막(3) 상에 형성되는 산화 실리콘막(4)의 막 두께는 0.6㎚ 이상이 된다.
또한, 질화 실리콘막(3)이 노출된 상태에서 대기 중에 방치한 경우에 표면에 형성되는 산화 실리콘막은 0.15㎚이었다. 즉, 본 발명의 기술을 이용한 반도체 장치의 구조는 게이트 절연막의 게이트 전극과의 경계로부터 0.15㎚ 이상0.6㎚ 이하의 영역에서 질소 농도가 산소 농도보다도 높다고 규정할 수 있다.
실시예 1에서 규정한 구조와 대조하여, 본 발명의 기술을 이용한 반도체 장치의 구조를 게이트 절연막의 게이트 전극과의 경계로부터 0.15㎚ 이상 0.5㎚ 이하의 영역에서 질소 농도가 산소 농도보다도 높다고 규정할 수 있다.
<실시예 3>
본 발명의 제3 실시예를 도 7a 내지 도 7c를 이용하여 설명한다. 도 7a 내지 도 7c는 게이트 절연막의 구조 및 제조 공정을 설명하는 단면도이다. 도 7a에 도시된 바와 같이 실리콘 기판(1)을 불화수소산 수용액에 침지하여 표면 청정화 처리한 후에, 암모니아 가스 분위기 내에서의 800℃ 10분의 열 처리에 이어, 모노실란과 암모니아를 소스 가스로서 이용하는 화학 기상 성장법에 따라 질화 실리콘막 을 피착하여 막 두께 3㎚의 질화 실리콘막(3)을 형성한다.
이 후에, 게이트 누설 전류 저감을 위해 아산화질소 분위기 내에서 열 처리를 행하는 경우와 습식 산화를 행하는 경우를 비교한다. 아산화질소 분위기 내에서의 열 처리 조건으로서 900℃에서 10분을 이용한다. 습식 산화 조건으로는 아산화질소 분위기 내에서의 열 처리한 경우와 용량으로부터 구한 게이트 절연막의 산화막 환산막과 맞추기 위해, 실리콘 기판 상에 10㎚의 산화 실리콘막이 형성하는 조건을 이용한다. 이 아산화질소 분위기 내에서의 열 처리 혹은 습식 산화 처리에 의해 도 7b에 도시된 바와 같이 질화 실리콘막(3) 표면에 얇은 산화 실리콘막(4)이 형성된다. 이 후에 도 7c에 도시된 바와 같이 물로 중량비 l/800로 희석한 불화수소산 수용액에 침지시켜 질화 실리콘 표면에 형성된 산화 실리콘막(4)을 제거하여 게이트 절연막으로 한다.
본 발명의 기술 및 종래 기술을 이용하여 형성한 게이트 절연막을 실제의 디바이스에 실장했을 때의 특성을 평가하기 위해 n 채널형 MOS 트랜지스터를 제작하였다. 그 제작 순서는 게이트 절연막의 형성 방법 외에는 실시예 l의 경우와 완전히 동일하다.
게이트 폭이 15㎛이며, 게이트 길이가 4㎛인 MOS 트랜지스터의 게이트 전극(7)에 부전압을 인가했을 때의 게이트 누설 전류 특성을 도 12에 나타낸다. 게이트 누설 전류 저감을 위한 열 처리를, 아산화질소 분위기 내에서 행한 경우와 습식 산화의 경우를 비교했더니 전자가 약 1자리 게이트 누설 전류가 적어졌다. 게이트 누설 전류 저감의 관점으로부터는 질화 실리콘막 형성 후의 개질 처리로서 는 아산화질소 분위기 내에서의 열처리가 습식 산화보다도 효과적인 것을 알 수 있다.
이상 상술한 바와 같이, 본 발명에 의해 게이트 누설 전류의 저감과 게이트 절연막의 박막화라고 하는 소기의 목적을 달성할 수 있었다. 즉, 규소와 질소와 산소를 주요 구성 원소로 하는 게이트 절연막의 박막화, 누설 전류의 억제를 달성할 수 있었다.

Claims (7)

  1. 삭제
  2. 제1 도전형의 반도체 기판 상에 게이트 절연막을 사이에 두고 설치된 게이트 전극과, 반도체 기판 내에 상호 분리되어 설치된 제2 도전형의 소스 및 드레인 영역을 포함한 반도체 장치의 제조 방법으로서,
    상기 반도체 기판 상에 질화 실리콘막을 형성하는 제 1 단계와,
    연속하여 산화성 분위기 내에서 열 처리(annealing)하는 제 2 단계와,
    상기 산화성 분위기 내에서의 열 처리의 제 2 단계에 의해 상기 질화 실리콘막 표면에 생긴 산화 실리콘막을, 산화 실리콘 용해 액체에 노출시킴으로써 선택적으로 제거하는 제 3 단계와,
    상기 질화 실리콘막 상에 상기 게이트 전극을 형성하는 제 4 단계를 포함하며,
    상기 게이트 절연막은 상기 제 1, 제 2 및 제 3 단계에 의해 상기 반도체 기판과 상기 게이트 전극 사이에 형성되는 반도체 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 1 단계에서 상기 질화 실리콘막을 화학 기상 성장법(Chemical Vapor Deposition : CVD)으로 형성할 때에, 모노실란(SiH4) 및 암모니아(NH3)가 소스 가스로서 이용되는 반도체 장치의 제조 방법.
  4. 제 2 항에 있어서,
    상기 질화 실리콘막을 형성하는 제 1 단계 후에 산화성 분위기 내에서 열 처리하는 제 2 단계에서의 열 처리는, 아산화질소(N2O)를 함유한 분위기 내에서 행해지던지 또는 수증기와 산소를 함유한 분위기 내에서 행해지는 반도체 장치의 제조 방법.
  5. 제1 도전형의 반도체 기판 상에 게이트 절연막을 사이에 두고 설치된 게이트 전극과, 반도체 기판 내에 상호 분리되어 설치된 제2 도전형의 소스 및 드레인 영역을 포함한 반도체 장치의 제조 방법으로서,
    상기 반도체 기판 상에 산화 실리콘막을 형성하는 단계와,
    상기 산화 실리콘막 위에 질화 실리콘막을 형성하는 단계와,
    연속하여 산화성 분위기 내에서 열 처리하는 단계와,
    상기 산화성 분위기 내에서의 열 처리 단계에 의해 상기 질화 실리콘막 표면에 생긴 산화 실리콘막을, 산화 실리콘 용해 액체에 노출시킴으로써 선택적으로 제거하는 단계를 포함하는 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 질화 실리콘막을 화학 기상 성장법으로 형성할 때에, 모노실란 및 암모니아가 소스 가스로서 이용되는 반도체 장치의 제조 방법.
  7. 제 5 항에 있어서,
    상기 질화 실리콘막을 형성하는 단계 후에 산화성 분위기 내에서 열 처리하는 단계에서의 열처리는, 아산화질소를 함유한 분위기 내에서 행해지던지 또는 수증기와 산소를 함유한 분위기 내에서 행해지는 반도체 장치의 제조 방법.
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW533489B (en) * 2000-06-30 2003-05-21 Hitachi Ltd Semiconductor device and production method thereof
JP2004319952A (ja) * 2003-03-28 2004-11-11 Seiko Epson Corp 半導体装置およびその製造方法
US7415360B2 (en) * 2004-03-27 2008-08-19 Xing Fa Wang Multiparameter method of screening for atherosclerosis-related coronary heart disease or stroke
JP3948472B2 (ja) 2004-11-09 2007-07-25 セイコーエプソン株式会社 半導体装置の製造方法
US20060199399A1 (en) * 2005-02-22 2006-09-07 Muscat Anthony J Surface manipulation and selective deposition processes using adsorbed halogen atoms
US7781309B2 (en) * 2005-12-22 2010-08-24 Sumco Corporation Method for manufacturing direct bonded SOI wafer and direct bonded SOI wafer manufactured by the method
US8980382B2 (en) 2009-12-02 2015-03-17 Applied Materials, Inc. Oxygen-doping for non-carbon radical-component CVD films
US8741788B2 (en) 2009-08-06 2014-06-03 Applied Materials, Inc. Formation of silicon oxide using non-carbon flowable CVD processes
US20110136347A1 (en) * 2009-10-21 2011-06-09 Applied Materials, Inc. Point-of-use silylamine generation
US8449942B2 (en) * 2009-11-12 2013-05-28 Applied Materials, Inc. Methods of curing non-carbon flowable CVD films
US20110159213A1 (en) * 2009-12-30 2011-06-30 Applied Materials, Inc. Chemical vapor deposition improvements through radical-component modification
JP2013516763A (ja) 2009-12-30 2013-05-13 アプライド マテリアルズ インコーポレイテッド フレキシブルな窒素／水素比を使用して生成されるラジカルを用いる誘電体膜成長
CN102754193A (zh) 2010-01-06 2012-10-24 应用材料公司 使用氧化物衬垫的可流动电介质
SG183873A1 (en) 2010-03-05 2012-10-30 Applied Materials Inc Conformal layers by radical-component cvd
US9285168B2 (en) 2010-10-05 2016-03-15 Applied Materials, Inc. Module for ozone cure and post-cure moisture treatment
US8664127B2 (en) 2010-10-15 2014-03-04 Applied Materials, Inc. Two silicon-containing precursors for gapfill enhancing dielectric liner
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US8450191B2 (en) 2011-01-24 2013-05-28 Applied Materials, Inc. Polysilicon films by HDP-CVD
US8716154B2 (en) 2011-03-04 2014-05-06 Applied Materials, Inc. Reduced pattern loading using silicon oxide multi-layers
US8445078B2 (en) 2011-04-20 2013-05-21 Applied Materials, Inc. Low temperature silicon oxide conversion
US8466073B2 (en) 2011-06-03 2013-06-18 Applied Materials, Inc. Capping layer for reduced outgassing
US9404178B2 (en) 2011-07-15 2016-08-02 Applied Materials, Inc. Surface treatment and deposition for reduced outgassing
US8617989B2 (en) 2011-09-26 2013-12-31 Applied Materials, Inc. Liner property improvement
US8551891B2 (en) 2011-10-04 2013-10-08 Applied Materials, Inc. Remote plasma burn-in
US8889566B2 (en) 2012-09-11 2014-11-18 Applied Materials, Inc. Low cost flowable dielectric films
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
US9412581B2 (en) 2014-07-16 2016-08-09 Applied Materials, Inc. Low-K dielectric gapfill by flowable deposition
KR102619875B1 (ko) 2016-07-08 2024-01-03 삼성전자주식회사 유전체 층을 포함하는 반도체 소자

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10313114A (ja) * 1997-05-14 1998-11-24 Nec Corp 半導体装置の製造方法
JPH10335639A (ja) * 1997-05-28 1998-12-18 Nec Corp 半導体装置の製造方法
KR19990023179A (ko) * 1997-08-14 1999-03-25 지로그, 인코포레이티드 전계 효과 트랜지스터용 게이트 유전체 및 그 형성방법
JP2000049156A (ja) * 1998-07-31 2000-02-18 Sharp Corp 絶縁膜形成方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6380056B1 (en) * 1998-10-23 2002-04-30 Taiwan Semiconductor Manufacturing Company Lightly nitridation surface for preparing thin-gate oxides
JP2000208775A (ja) * 1999-01-18 2000-07-28 Furontekku:Kk 半導体装置とその製造方法
US6150286A (en) * 2000-01-03 2000-11-21 Advanced Micro Devices, Inc. Method of making an ultra thin silicon nitride film
TW533489B (en) * 2000-06-30 2003-05-21 Hitachi Ltd Semiconductor device and production method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10313114A (ja) * 1997-05-14 1998-11-24 Nec Corp 半導体装置の製造方法
JPH10335639A (ja) * 1997-05-28 1998-12-18 Nec Corp 半導体装置の製造方法
KR19990023179A (ko) * 1997-08-14 1999-03-25 지로그, 인코포레이티드 전계 효과 트랜지스터용 게이트 유전체 및 그 형성방법
JP2000049156A (ja) * 1998-07-31 2000-02-18 Sharp Corp 絶縁膜形成方法

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