JP2010516055A - 半導体ナノ構造体、半導体デバイス及びそれらを形成する方法 - Google Patents

半導体ナノ構造体、半導体デバイス及びそれらを形成する方法 Download PDF

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Abstract

【課題】 ナノ構造体の長手方向軸に沿った均一なドーパント濃度、及びナノ構造体の半径方向における示差的なドーパント濃度によって特徴付けられるドーピング・プロファイルを有する三次元のナノ構造体を提供すること。
【解決手段】 長手方向軸に沿って配列される複数の部分を含む半導体構造体が提供される。好ましくは、半導体構造体は、中間区域と、中間区域の対向する端部に配置された２つの末端区域とを含む。第１のドーパント濃度を有する半導体コアは、好ましくは、中間区域及び２つの末端区域を貫通して長手方向軸に沿って延びる。第２の、より高いドーパント濃度を有する半導体シェルは、好ましくは、半導体構造体の２つの末端区域で半導体コアの一部を取り囲むが、中間区域では取り囲まない。半導体構造体が１００ｎｍを超えない断面寸法を有するナノ構造体であることが、特に好ましい。
【選択図】 図１

Description

本発明は、一般に、ナノサイズの半導体デバイスを形成するために使用することができるコア−シェル構成を有する半導体ナノ構造体に関する。より具体的には、本発明は、このような半導体ナノ構造体によって形成される電界効果トランジスタ（ＦＥＴ）、並びにＦＥＴを形成するための方法に関する。
電界効果トランジスタ（ＦＥＴ）のような半導体デバイスの小型化は、過去５年間にわたる演算の領域の信じられない進歩の背後にある主要な原動力であった。より小さいＦＥＴを使用する結果として、より高い集積密度、並びにデバイス性能の改善が有利にもたらされる。この傾向をこの先も維持するために、現在の最新のシリコンデバイスの可能な後継として新規なナノ構造体が探索されている。ナノサイズのＦＥＴを形成するために特に見込みのあるものとして考えられるナノ構造体の１つの種類が、ホモエピタキシによって成長させた半導体ナノワイヤ（例えばゲルマニウム又はシリコンのナノワイヤ）である。
しかしながら、半導体ナノワイヤからデバイスを構築するには、このような半導体ナノワイヤが新規な高性能のナノサイズＦＥＴの中心部分となることができるように、従来の相補型金属酸化膜半導体（ＣＭＯＳ）のプロセス・フローを作り変え、所望のドーピング・プロファイル及び実装の詳細を再設計することが必要となる。
従来のナノサイズＦＥＴは、どちらかといえば単純な（すなわち、非理想的な）半導体ナノワイヤ構造体を含む。具体的には、ＦＥＴのチャネル領域の内部の静電気を制御するために上部ゲート又は底部ゲートが用いられ、これは、均一にドープされた又は非ドープの半導体ナノワイヤ内に配置され、ＦＥＴのソース／ドレイン金属コンタクトは、半導体ナノワイヤの２つの端部に取り付けられる。このようなＦＥＴ構成において、ゲートはチャネル領域内部の静電気を制御するだけでなく、金属／ナノワイヤ境界面における注入特性にも影響を及ぼす。この結果として、非ドープのナノワイヤが使用される場合には、この境界面を通じた通過確率が１よりも実質的に小さくなることが避けられず、又はコンタクトの品質を改善するために均一にドープされたナノワイヤが使用される場合には、しきい値電圧がかなり大幅にシフトすることが避けられない。
望まれるアプローチは、高ドープ領域が金属コンタクトの近くに配置され、低ドープ領域又は非ドープの領域がゲートの近くではあるがコンタクトからは離れて配置される、もっと複雑なドーピング・プロファイルを伴う。
現在、ナノワイヤ内にこのように複雑なドーピング・プロファイルを実現するための２つの標準的なアプローチが存在するが、どちらも実質的な欠点がある。１つのアプローチは、ナノワイヤの長手方向に沿った所望のドーピング・プロファイルを有する半導体ナノワイヤをインサイチュ（その場）で成長させることである。しかしながら、このアプローチは、その後の段階で、ゲート及びソース／ドレイン金属コンタクトのようなＦＥＴの構成要素をこのドーピング・プロファイルに対して正確に位置合わせするための必要条件と両立しない。結果として、寄生容量の寄与を望ましいほど低減させることはできず、このことが、最終的にはデバイス性能の改善を制限することになる。第２のアプローチは、従来のドーパント注入技術を用いて、既存の半導体ナノワイヤにドーパントを注入することである。三次元集積のアプローチにおいてナノワイヤを用いることは大いに望ましいが、注入されたドーパントは、注入方向に対するナノワイヤの種々の深さで均一なドーピング・プロファイルを形成することができない。さらに、イオンをナノ構造体内部で非常に正確に「停止」させなければならないので、どのようなナノ構造体にもイオン注入アプローチを用いることが可能かどうか、大いに疑わしい。
従って、ＦＥＴデバイスを形成するのに適した所望のドーピング・プロファイルを有する改善されたナノ構造体に対する永続的な要求がある。
本発明は、ナノ構造体の長手方向軸に沿った均一なドーパント濃度、及びナノ構造体の半径方向における示差的なドーパント濃度によって特徴付けられるドーピング・プロファイルを有する三次元のナノ構造体を提供する。このような三次元ナノ構造体は、ドーパント注入を必要とすることなく、リソグラフィ技術及び堆積技術の組み合わせを用いて形成される。
１つの態様において、本発明は、半導体構造体の長手方向軸に沿って配列される複数の区域を含む半導体構造体に関し、第１のドーパント濃度を有する半導体コアは半導体構造体の複数の区域を貫通して長手方向軸に沿って延び、第２の、より高いドーパント濃度を有する半導体シェルは、半導体構造体の１つ又は複数であるが全部ではない区域で半導体コアの一部を取り囲む。
好ましくは、本発明の半導体構造体は、中間区域と、中間区域の対向する端部に配置された２つの末端区域を有する。半導体コアは、半導体構造体の中間区域及び２つの末端区域を貫通して延び、半導体シェルは、半導体構造体の２つの末端区域で半導体コアの一部を取り囲むが、中間区域では取り囲まない。さらに好ましくは、本発明の半導体構造体は、好ましくは約１００ｎｍを超えない断面寸法を有するナノ構造体である。
半導体コア及び半導体シェルは、任意の適切な半導体材料を含む。本発明において、半導体コア及び半導体シェルは、同じ半導体材料を含むことに留意されたい。
本発明の特定の実施形態において、半導体コアは非ドープであり、一方、半導体シェルはｎ型ドーパント又はｐ型ドーパントでドープされる。あるいは、半導体コア及び半導体シェルの両方をｎ型ドーパントでドープすることができ、ただし、第１のドーパント濃度は、約１０１１から約１０１７原子／ｃｍ３までの範囲であり、第２の、より高いドーパント濃度は、約１０１７から約１０２１原子／ｃｍ３までの範囲である。さらに、半導体コア及び半導体シェルの両方をｐ型ドーパントでドープすることができ、ただし、第１のドーパント濃度は、約１０１１から約１０１７原子／ｃｍ３までの範囲であり、第２の、より高いドーパント濃度は、約１０１７から約１０２１原子／ｃｍ３までの範囲である。
別の態様において、本発明は、
長手方向軸を有する半導体構造体を形成するステップであって、第１のドーパント濃度を有する半導体コアは長手方向軸に沿って延び、第２の、より高いドーパント濃度を有する半導体シェルもまた、長手方向軸に沿って延び、かつ半導体コアを取り囲む、ステップと
半導体構造体の少なくとも１つの区域から半導体シェルの一部を選択的に除去するステップであって、半導体シェルの残りの部分が、半導体構造体の他の区域で半導体コアの一部を取り囲むが、この少なくとも１つの区域では取り囲まないようにする、ステップと
を含む方法に関する。
好ましくは、半導体シェルの一部は、
半導体構造体の他の区域を選択的に覆うが、少なくとも１つの区域は覆わないようにパターン付けされたマスク層を形成するステップであって、選択的に除去される半導体シェルの一部は、半導体構造体の少なくとも１つの区域で露出される、ステップと、
半導体シェルの露出された部分を酸化させるステップであって、半導体構造体の少なくとも１つの区域で半導体酸化物を形成する、ステップと、
半導体酸化物を選択的にエッチングするステップと、
任意に、酸化ステップ及び選択的エッチングのステップを、半導体シェルの露出された部分が完全に除去されて、その下の半導体コアの部分が半導体構造体の少なくとも１つの区域で露出されるまで繰り返すステップと
によって選択的に除去される。
本発明の特定の実施形態において、半導体シェルの一部は、半導体構造体の中間区域から除去され、半導体シェルの残りの部分は、半導体構造体の中間区域の対向する端部の２つの末端区域で半導体コアの一部を取り囲むが、中間区域では取り囲まないようにされる。
さらなる態様において、本発明は、半導体デバイスであって、
半導体構造体の長手方向軸に沿った中間区域と中間区域の対向する端部に配置された２つの末端区域とを含む半導体構造体であって、第１のドーパント濃度を有する半導体コアは、半導体構造体の中間区域及び２つの末端区域を貫通して長手方向軸に沿って延び、第２の、より高いドーパント濃度を有する半導体シェルは、半導体構造体の２つの末端区域で半導体コアの一部を取り囲むが、中間区域では取り囲まない、半導体構造体と、
半導体構造体の２つの末端区域のうちの一方に配置されるソースと、半導体構造体の中間区域に配置されるチャネルと、半導体構造体の２つの末端区域のうちの他方に配置されるドレインと、半導体構造体の中間区域の半導体コアの一部の上にあるゲート構造体とを含む電界効果トランジスタ（ＦＥＴ）と
を含む半導体デバイスに関する。
上記のようなゲート構造体は、ゲート誘電体層及びゲート導体層を含むことができる。半導体デバイスは、ＦＥＴのソース及びドレインの上に配置される金属コンタクト、又は、金属コンタクトとＦＥＴのソース及びドレインとの間に金属シリサイド層をさらに含むことができる。
本発明のさらなる態様において、本発明は、半導体デバイスを形成するための方法であって、
長手方向軸を有する半導体構造体を形成するステップであって、第１のドーパント濃度を有する半導体コアは長手方向軸に沿って延び、第２の、より高いドーパント濃度を有する半導体シェルもまた、長手方向軸に沿って延び、かつ半導体コアを取り囲む、ステップと、
半導体構造体の中間区域から半導体シェルの一部を選択的に除去するステップであって、半導体シェルの残りの部分は、半導体構造体の中間区域の対向する端部にある２つの末端区域で半導体コアの一部を取り囲むが、中間区域では取り囲まないようにされる、ステップと、
半導体構造体から電界効果トランジスタ（ＦＥＴ）を形成するステップであって、ＦＥＴは、半導体構造体の２つの末端区域のうちの一方に配置されるソースと、半導体構造体の中間区域に配置されるチャネルと、半導体構造体の２つの末端区域のうちの他方に配置されるドレインと、半導体構造体の中間区域の半導体コアの一部の上にあるゲート構造体とを含む、ステップと
を含む、半導体デバイスを形成するための方法に関する。
好ましくは、上記のようなＦＥＴは、
半導体構造体の中間区域の半導体コアの一部の上にゲート誘電体層を形成するステップと、
半導体構造体の中間区域でゲート誘電体層の上にゲート導体層を形成するステップであって、ゲート誘電体層及びゲート導体層によって覆われた半導体構造体の中間区域の半導体コアの一部は、ＦＥＴのチャネルを形成し、半導体構造体の中間区域の一方の端部に配置された２つの末端区域のうちの一方は、ＦＥＴのソースを形成し、半導体構造体の中間区域の他方の対向する端部に配置された２つの末端区域のうちの他方は、ＦＥＴのドレインを形成する、ステップと
によって形成される。
本発明の１つの実施形態による、示差的にドープされた半導体コア及びシェルを含み、半導体シェルの一部が半導体ナノ構造体の中間区域から除去されて、その下にある半導体コアを露出する、半導体ナノ構造体の側面図を示す。 本発明の１つの実施形態による、図１の半導体ナノ構造体を使用して形成される電界効果トランジスタ（ＦＥＴ）の側面図を示し、ＦＥＴは、半導体ナノ構造体の中間区域に配置されたチャネル領域と、半導体ナノ構造体の２つの末端区域に配置されたソース／ドレイン領域とを含む。 本発明の１つの実施形態による、図１の半導体ナノ構造体を形成するための例示的な処理ステップを示す。 本発明の１つの実施形態による、図１の半導体ナノ構造体を形成するための例示的な処理ステップを示す。 本発明の１つの実施形態による、図１の半導体ナノ構造体を使用することによって図２のＦＥＴを形成するための例示的な処理ステップを示す。 本発明の１つの実施形態による、図１の半導体ナノ構造体を使用することによって図２のＦＥＴを形成するための例示的な処理ステップを示す。 本発明の１つの実施形態による、図１の半導体ナノ構造体を使用することによって図２のＦＥＴを形成するための例示的な処理ステップを示す。 本発明の１つの実施形態による、図１の半導体ナノ構造体を使用することによって図２のＦＥＴを形成するための例示的な処理ステップを示す。 本発明の１つの実施形態による、図１の半導体ナノ構造体を使用することによって図２のＦＥＴを形成するための例示的な処理ステップを示す。
以下の記載において、本発明の完全な理解を提供するために、特定の構造、構成要素、材料、寸法、処理ステップ及び技術のような多数の具体的な詳細が説明される。しかしながら、本発明はこれらの具体的な詳細なしに実施できることが、当業者には理解される。他の例において、周知の構造又は処理ステップは、本発明を不明瞭にすることを避けるために、詳述されていない。
層、領域又は基板のような要素が別の要素の「上（on）」にあるものとして言及されている場合には、それは、他の要素の直接上に存在していてもよく、又は介在する要素が存在してもよいことが理解される。対照的に、ある要素が別の要素の「直接上（directly on）」にあるものとして言及されている場合には、介在する要素は存在しない。ある要素が別の要素に「接続される」又は「結合される」ものとして言及される場合には、それは、他の要素に直接接続する又は結合してもよく、又は介在する要素が存在してもよいこともまた、理解される。対照的に、ある要素が別の要素に「直接接続される」又は「直接結合される」ものとして言及されている場合には、介在する要素は存在しない。
本発明は、具体的な実施形態、特徴及び態様を参照してここで説明されているが、本発明はそのように制限されるものではなく、むしろ、有用性においてその他の修正、変形、用途及び実施形態まで拡張されることが認識され、従って、全てのそのようなその他の修正、変形、用途及び実施形態は、本発明の精神及び範囲内にあるものと見なされる。
本発明は改善された半導体構造体を提供し、それは好ましくは約１００ｎｍを超えない断面寸法を有する改善された半導体ナノ構造体である。
図１は、本発明の１つの実施形態による例示的な半導体構造体２０を示す。具体的には、半導体構造体２０は、基板１０の上面１２の上に配置され、半導体コア２０Ｃと半導体シェル２０Ｓとを含むコア・シェル構成を有する。
基板１０は、任意の半導体又は絶縁材料を含むことができる。好ましくは、基板１０は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、並びに、他のＩＩＩ―Ｖ族又はＩＩ−ＶＩ族化合物半導体からなる群から選択される半導体材料を含む。基板１０は、有機半導体又はＳｉ／ＳｉＧｅ、シリコン・オン・インシュレータ（ＳＯＩ）又はＳｉＧｅ・オン・インシュレータ（ＳＧＯＩ）のような層状半導体を含むこともできる。本発明のいくつかの実施形態において、基板１０は、Ｓｉ含有半導体材料、すなわち、シリコンを含む半導体材料から構成されることが好ましい。基板１０は、ドープされてもよく、若しくは非ドープであってもよく、又はドープされたデバイス領域及び非ドープのデバイス領域の両方をその中に含むことができる。さらに、基板１０は、隣接するデバイス領域との間に１つ又は複数の分離領域を含むことができる。
半導体構造体２０は、好ましくは、約１００ｎｍを超えない断面寸法を有するナノ構造体である。半導体ナノ構造体２０の半導体コア２０Ｃ及び半導体シェル２０Ｓは、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、並びに、他のＩＩＩ―Ｖ族又はＩＩ−ＶＩ族化合物半導体を含むがそれらに限定されない、任意の適切な半導体材料から形成することができる。
好ましくは、半導体コア２０Ｃ及び半導体シェル２０Ｓは、同じ半導体材料を含むが、異なるドーピング・レベルである。例えば、２０Ｃ及び２０Ｓの両方がＳｉ又はＳｉＧｅを含むことができるが、半導体２０Ｃは、非ドープであるか又はドーパント種（ｎ型ドーパント又はｐ型ドーパントのいずれか）によって第１の相対的に低いドーピング濃度でドープされるかのいずれかであり、一方、半導体２０Ｓは、同じ（コメント：ドーピング・プロファイルｎ／ｐ／ｎ又はｐ／ｎ／ｐが選択された場合、デバイスはそれでもなお有用であることを立証し得るが、最終的な大きさにされたデバイスについてのドーパントの変動は、チャネル領域において有害であることを立証し得る）ドーパント種（ｎ型ドーパント又はｐ型ドーパントのいずれか）によって第２の相対的に高いドーピング濃度でドープされる。
本発明の好ましい実施形態において、半導体コア２０Ｃ及び半導体シェル２０Ｓの両方が、リン、ヒ素及びアンチモンのようなｎ型ドーパントでドープされる。より好ましくは、半導体コア２０Ｃは、約１０１１から約１０１７原子／ｃｍ３までの範囲の、第１の相対的に低いドーパント濃度を有し、半導体シェル２０Ｓは、約１０１７から約１０２１原子／ｃｍ３までの範囲の、第２の相対的に高いドーパント濃度を有する。
本発明の代替的な実施形態において、半導体コア２０Ｃ及び半導体シェル２０Ｓの両方が、アルミニウム、ガリウム及びインジウムのようなｐ型ドーパントでドープされる。好ましくは、半導体コア２０Ｃは、約１０１１から約１０１７原子／ｃｍ３までの範囲の、第１の相対的に低いドーパント濃度を有し、半導体シェル２０Ｓは、約１０１７から約１０２１原子／ｃｍ３までの範囲の、第２の相対的に高いドーパント濃度を有する。
半導体ナノ構造体２０は、半導体構造体２０の長手方向軸（縦軸）Ａ−Ａに沿って配列される複数の区域を含むことができる。好ましくは、しかし必須ではないが、半導体ナノ構造体２０は、図１に示されるように、少なくとも中間区域２２と、中間区域２２の対向する端部に２つの末端区域２４及び２６とを含む。半導体コア２０Ｃは、構造体２０の複数の区域２２、２４及び２６の全てを貫通して長手方向軸Ａ−Ａに沿って延びる。しかしながら、半導体シェル２０Ｓの一部は半導体ナノ構造体２０の中間区域２２から除去され、下にある半導体コア２０Ｃが中間区域２２において露出される。それに対応して、図１に示されるように、半導体シェル２０Ｓは、半導体ナノ構造体２０の２つの末端区域２４、２６で半導体コア２０Ｃの一部のみを取り囲むが、中間区域２２では取り囲まない。
図１は、半導体シェル２０Ｓの一部が中間区域２２から除去された３区域の半導体構造体２０を例示的に示すが、本発明はそれに限定されるものではなく、むしろ、本発明は、２つから数百までの範囲に及ぶ種々の数の区域を有し、その一方で、半導体シェルの一部が、半導体構造体の１つ又は複数のであるが全部ではない区域から除去された、半導体構造体を意図していることに留意することが、重要である。
図１の半導体ナノ構造体２０は、図３−図４に示されるように、従来の堆積及びリソグラフィ技術によって容易に形成することができる。
最初に、図３に示されるように、半導体コア２０Ｃ及び半導体シェル２０Ｓにおいて異なるドーピング・レベルを有するコア−シェル半導体構造体２０を、エピタキシャル成長プロセスによって形成することができる。半導体コア２０Ｃ及び半導体シェル２０Ｓにおける異なるドーピング・レベルは、エピタキシャル成長プロセス中に使用されるドーパント濃度のインサイチュでの調整によって形成される。
基板は、必須ではないがＳｉであることが望ましく、これを、薄い（約１０から約３０Åのオーダー）Ａｕ膜でめっきする（熱的堆積又はビーム（e-beam）堆積を用いる）。次に、基板は、Ａｕ膜が合体して小さい（直径約２０ｎｍから約５０ｎｍのオーダー）小滴になるように、約４００℃から約６００℃までの温度でアニールされる。基板は、その後、温度が約４００℃から約５５０℃まで、ＳｉＨ４圧が１ｍｔｏｒｒから約１００ｔｏｒｒまでのＳｉＨ４雰囲気に曝露される。この結果、直径が約２０ｎｍから約５０ｎｍで、長さがＳｉＨ４圧及び成長時間に正比例する、一次元のＳｉナノワイヤ成長が生じる。成長速度は温度にも依存し、成長速度は温度と共に増加する。例として、圧力０．１５ｔｏｒｒ及び温度５００℃で、成長速度は約５μｍ／時である。この手順により、非ドープの、又は軽くドープされたＳｉナノワイヤが得られ、それが本発明のコア−シェル構造体のコアを構成する。このように成長させた基板を、その後、約５５０℃から約８００℃までの範囲の温度のＳｉＨ４及びＢ２Ｈ６の雰囲気に曝露する。これにより、非ドープのＳｉナノワイヤ・コアの周りに巻き付くＢドープされたＳｉの共形成長が生じる。共形成長のドーピング・レベルは、成長雰囲気におけるＢ２Ｈ６とＳｉＨ４との相対的な濃度に比例し、成長速度はＳｉＨ４圧及び成長温度に依存する。例として、温度５５０℃、全圧０．１５ｔｏｒｒで、５０ｓｃｃｍのＳｉＨ４及び５０ｓｃｃｍのＢ２Ｈ６（Ｈｅ中２０ｐｐｍに希釈）を使用すると、共形成長速度は１００ｎｍ／時であり、ドーピング・レベルは５×１０１９ｃｍ−３である。
次に、半導体シェル２０Ｓの一部が、半導体ナノ構造体２０の中間区域２２から選択的に除去され、これにより、図４に示されるように、その下にある半導体コア２０Ｃを中間区域２２で露出させる。具体的には、パターン付けされた誘電体ハードマスク層１０２が形成され、これは、半導体ナノ構造体２０の２つの末端区域２４及び２６のみを覆い、一方、中間区域２２は露出される。パターン付けされた誘電体ハードマスク層１０２は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物などのような任意の適切な誘電体マスク材料を含むことができる。好ましくは、パターン付けされた誘電体ハードマスク層１０２は、従来のリソグラフィ及びエッチング技術によって形成される、パターン付けされたシリコン窒化物マスクを含む。次に、選択的な酸化ステップが実行され、中間区域２２の半導体シェル２０Ｓの露出された部分を酸化し、その後、酸化されていない半導体の上にそのように形成された半導体酸化物を選択的にエッチングする、選択的エッチングステップが実行される。半導体シェル２０Ｓの露出された部分がシリコンを含み、これが酸化ステップ後にシリコン酸化物を形成する場合、酸化された半導体シェル２０Ｓを除去するために、ＨＦベースのエッチング液を用いることができる。
選択的酸化ステップ及びエッチングステップは、図４に示されるように、半導体シェル２０Ｓが半導体ナノ構造体２０の中間区域２２から完全に除去されて、その下にある半導体コア２０Ｃが露出されるまで、繰り返すことができる。
本発明の図４によって示されるような半導体ナノ構造体２０は、図２に示されるナノサイズの電界効果トランジスタ（ＦＥＴ）４０のようなナノサイズの半導体デバイスを形成するために、容易に用いることができる。
具体的には、ナノサイズのＦＥＴ４０は、半導体ナノ構造体２０の一方の末端区域２４に配置されるソース４０Ｓと、中間区域２２に配置されるチャネル４０Ｃと、他方の半導体区域２６に配置されるドレイン４０Ｄとを含む。ＦＥＴ４０のチャネル４０Ｃは、ナノ構造体２０の中間区域２２における半導体コア２０Ｃの露出された部分を含む。ＦＥＴ４０のゲート構造体は、ゲート誘電体層４２及びゲート導体層４０Ｇを含み、チャネル４０Ｃの上、すなわち、図４に示されるような中間区域２２の半導体コア２０Ｃの露出された部分の上に形成される。ＦＥＴ４０へのアクセスを可能にするために、ソース及びドレイン金属コンタクト４６Ｓ及び４６Ｄを設けることができる。さらに、ＦＥＴ４０のコンタクト抵抗を減少させるように、金属シリサイド層４４Ｓ及び４４Ｄを、金属コンタクト４６Ｓ及び４６Ｄと、ＦＥＴ４０のソース４０Ｓ及びドレイン４０Ｄとの間に形成することができる。
図２に示されるようなＦＥＴ４０は、従来のＣＭＯＳ処理ステップと共用できる製造プロセスを用いることによって、ＣＭＯＳ回路内に容易に集積することができる。図５−図９は、本発明の１つの実施形態による、ＦＥＴ４０を形成するための特定の例示的な処理ステップを示す。
最初に、図４に示されるような半導体ナノ構造体２０は、熱酸化又は窒化プロセスに供され、このプロセスにより、図５に示されるように、半導体ナノ構造体２０の露出された表面（すなわち、パターン付けされた誘電体ハードマスク層１０２によって覆われていない表面）の上に酸化物層又は窒化物層４２が形成される。このような酸化物層又は窒化物層４２は、形成されるＦＥＴのゲート誘電体層として機能することができる。
次に、ゲート導体材料１０４が、図６に示されるように、構造体全体の上に堆積される。ゲート導体材料１０４は、ポリシリコン、金属、金属合金、金属シリサイド、金属窒化物、又はＦＥＴゲート導体を形成するのに適切な任意の他の導体材料を含むことができる。ゲート導体材料１０４及びパターン付けされたハードマスク層１０２は、その後、図７に示されるように、半導体ナノ構造体２０の２つの末端区域２４及び２６から除去される。半導体ナノ構造体２０の中間区域２２における残りのゲート導体材料１０４は、それにより、ゲート誘電体層４２及び半導体コア２０Ｃの上を覆うゲート導体層４０Ｇを形成し、これが、形成されるＦＥＴのチャネルとして機能する。
次に、パターン付けされたフォトレジスト層１０６が、従来のリソグラフィ技術によって図７の構造体の上に形成される。図８に示されるように、パターン付けされたフォトレジスト層１０６は、半導体ナノ構造体２０の中間区域２２を選択的に保護し、一方、半導体ナノ構造体２０の２つの末端区域２４及び２６は露出される。パターン付けされたフォトレジスト層１０６は、形成されるＦＥＴのソース／ドレイン領域を画定し、それらの領域は、半導体ナノ構造体２０の２つの末端区域２４及び２６内に配置される。ゲート４０Ｇに対するこのパターン付けされた層の位置合わせは、これが領域２２と重ならない限りは、重要ではない。
その後、図９に示されるように、金属層１０８が構造体全体の上に堆積される。半導体ナノ構造体２０の露出された末端区域２４及び２６の上に堆積される金属層１０８の部分は、図２に示されるようなソース／ドレイン金属コンタクト又は電極４６Ｓ及び４６Ｄを形成し、一方、金属層１０８の残りの部分は、パターン付けされたフォトレジスト層と一緒にレジスト剥離によって除去することができる。さらなるアニーリング・ステップを任意に実行して、図２に示されるように、金属シリサイド層４４Ｓ及び４４Ｄを形成することができる。
図２に示されるようなＦＥＴ４０は、金属コンタクト４６Ｓ及び４６Ｄと、金属シリサイド層４４Ｓ及び４４Ｄと、高ドープ半導体シェル２０Ｓと、非ドープ又は低ドープ半導体コア２０Ｃとの間で、改善された注入特性を示し、これらは共同的に機能して、ＦＥＴ４０のデバイス性能を全体として改善する。一方で、キャリアの注入は、相対的に低いコンタクト抵抗のため、金属コンタクト４６Ｓ及び４６Ｄから金属シリサイド層４４Ｓ及び４４Ｄを通してソース及びドレイン領域４０Ｓ及び４０Ｄの高ドープ半導体シェル２０Ｓの中へ向かって発生する。半導体シェル２０Ｓにおける相対的に高いドーピング・レベルは、このような低いコンタクト抵抗を保証する。他方、キャリア（電子又は正孔のいずれか）がチャネル領域４０Ｃに達した場合、キャリアは、チャネル領域４０Ｃで半導体シェル２０Ｓから半導体コア２０Ｃ内に注入される。半導体シェル２０Ｓと半導体コア２０Ｃとの間の接合は半導体同士の接合であるので、理想的なキャリア注入を保証することができる。
さらに、ゲート導体４０Ｇはチャネル領域４０Ｃの半導体コア２０Ｃのみを覆うので、デバイス性能に影響を与える望ましくないゲート電圧依存性ショットキー障壁は形成されない。
さらに重要なのは、ゲート誘電体層４２及びゲート導体層４０Ｇが、ＦＥＴ４０のチャネル領域４０Ｃに対して自己整合的な方式で形成され、それにより寄生容量の寄与が最小になることを保証することである。
本発明をここで特定の実施形態、特徴及び態様を参照して説明してきたが、本発明はそのように制限されるものではなく、むしろ、有用性においてその他の修正、変形、用途及び実施形態まで拡張されることが認識され、従って、全てのそのようなその他の修正、変形、用途及び実施形態は、本発明の精神及び範囲内にあるものと見なされる。
１０：基板
２０：半導体ナノ構造体
２０Ｃ：半導体コア
２０Ｓ：半導体シェル
２２：中間区域
２４、２６：末端区域
４０：電界効果トランジスタ（ＦＥＴ）
４０Ｓ：ソース
４０Ｃ：チャネル
４０Ｄ：ドレイン
４０Ｇ：ゲート導体層
４２：ゲート誘電体層
４４Ｓ、４４Ｄ：金属シリサイド層
４６Ｓ、４６Ｄ：金属コンタクト
１０２：パターン付けされた誘電体ハードマスク層
１０４：ゲート導体材料
１０６：パターン付けされたフォトレジスト層
１０８：金属層

Claims (27)

  1. 半導体構造体であって、前記半導体構造体の長手方向軸に沿って配列された複数の区域を含み、第１のドーパント濃度を有する半導体コアは、前記半導体構造体の前記複数の区域を貫通して前記長手方向軸に沿って延び、第２の、より高いドーパント濃度を有する半導体シェルは、前記半導体構造体の１つ又は複数であるが全部ではない前記区域で前記半導体コアの一部を取り囲む、半導体構造体。
  2. 中間区域と、前記中間区域の対向する端部に配置された２つの末端区域とを含む半導体構造体であって、前記半導体コアは、前記半導体構造体の前記中間区域及び前記２つの末端区域を貫通して延び、前記半導体シェルは、前記半導体構造体の２つの末端区域で前記半導体コアの一部を取り囲むが、前記中間区域では取り囲まない、請求項１に記載の半導体構造体。
  3. １００ｎｍを超えない断面寸法を有するナノ構造体である、請求項１に記載の半導体構造体。
  4. 前記半導体コア及び前記半導体シェルの両方が同じ半導体材料を含む、請求項１に記載の半導体構造体。
  5. 前記半導体コアは非ドープであり、前記半導体シェルはｎ型ドーパントでドープされる、請求項４に記載の半導体構造体。
  6. 前記半導体コアは非ドープであり、前記半導体シェルはｐ型ドーパントでドープされる、請求項４に記載の半導体構造体。
  7. 前記半導体コア及び前記半導体シェルの両方がｎ型ドーパントでドープされ、前記第１のドーパント濃度は、１０１１から１０１７原子／ｃｍ３までの範囲であり、前記第２の、より高いドーパント濃度は、１０１７から１０２１原子／ｃｍ３までの範囲である、請求項４に記載の半導体構造体。
  8. 前記半導体コア及び前記半導体シェルの両方がｐ型ドーパントでドープされ、前記第１のドーパント濃度は、１０１１から１０１７原子／ｃｍ３までの範囲であり、第２の、より高いドーパント濃度は、１０１７から１０２１原子／ｃｍ３までの範囲である、請求項４に記載の半導体構造体。
  9. 長手方向軸を有する半導体構造体を形成するステップであって、第１のドーパント濃度を有する半導体コアは前記長手方向軸に沿って延び、第２の、より高いドーパント濃度を有する半導体シェルもまた、前記長手方向の軸に沿って延び、かつ前記半導体コアを取り囲む、ステップと、
    前記半導体構造体の少なくとも１つの区域から前記半導体シェルの一部を選択的に除去するステップであって、前記半導体シェルの残りの部分は、前記半導体構造体の他の区域で前記半導体コアの一部を取り囲むが、前記少なくとも１つの区域では取り囲まないようにされる、ステップと
    を含む方法。
  10. 前記半導体シェルの一部は、
    前記半導体構造体の前記他の区域を選択的に覆うが、前記少なくとも１つの区域は覆わないようにパターン付けされたマスク層を形成するステップであって、選択的に除去される前記半導体シェルの一部は、前記半導体構造体の前記少なくとも１つの区域で露出される、ステップと、
    前記半導体シェルの前記露出された部分を酸化させるステップであって、前記半導体構造体の前記少なくとも１つの区域で半導体酸化物を形成する、ステップと、
    前記半導体酸化物を選択的にエッチングするステップと、
    任意に、前記酸化ステップ及び前記選択的エッチングのステップを、前記半導体シェルの前記露出された部分が完全に除去されて、その下の前記半導体コアの部分が前記半導体構造体の前記少なくとも１つの区域で露出されるまで繰り返すステップと
    によって選択的に除去される、請求項９に記載の方法。
  11. 前記半導体シェルの一部は、前記半導体構造体の中間区域から除去され、前記半導体シェルの前記残りの部分は、前記半導体構造体の前記中間区域の対向する端部の２つの末端区域で前記半導体コアの一部を取り囲むが、前記中間区域では取り囲まないようにされる、請求項９に記載の方法。
  12. 前記半導体構造体は、１００ｎｍを超えない断面寸法を有するナノ構造体である、請求項９に記載の方法。
  13. 前記半導体コア及び前記半導体シェルの両方が同じ半導体材料を含む、請求項９に記載の方法。
  14. 前記半導体コアは非ドープであり、前記半導体シェルはｎ型ドーパントでドープされる、請求項１３に記載の方法。
  15. 前記半導体コアは非ドープであり、前記半導体シェルはｐ型ドーパントでドープされる、請求項１３に記載の方法。
  16. 前記半導体コア及び前記半導体シェルの両方がｎ型ドーパントでドープされ、前記第１のドーパント濃度は、１０１１から１０１７原子／ｃｍ３までの範囲であり、前記第２の、より高いドーパント濃度は、１０１７から１０２１原子／ｃｍ３までの範囲である、請求項１３に記載の方法。
  17. 前記半導体コア及び前記半導体シェルの両方がｐ型ドーパントでドープされ、前記第１のドーパント濃度は、１０１１から１０１７原子／ｃｍ３までの範囲であり、前記第２の、より高いドーパント濃度は、約１０１７から約１０２１原子／ｃｍ３までの範囲である、請求項１３に記載の方法。
  18. 半導体デバイスであって、
    その長手方向軸に沿った中間区域と前記中間区域の対向する端部に配置された２つの末端区域とを含む半導体構造体であって、第１のドーパント濃度を有する半導体コアは、前記半導体構造体の前記中間区域及び前記２つの末端区域を貫通して長手方向軸に沿って延び、第２の、より高いドーパント濃度を有する半導体シェルは、前記半導体構造体の前記２つの末端区域で前記半導体コアの一部を取り囲むが、前記中間区域では取り囲まない、半導体構造体と、
    前記半導体構造体の前記２つの末端区域のうちの一方に配置されるソースと、前記半導体構造体の前記中間区域に配置されるチャネルと、前記半導体構造体の前記２つの末端区域のうちの他方に配置されるドレインと、前記半導体構造体の前記中間区域の前記半導体コアの一部の上にあるゲート構造体とを含む電界効果トランジスタ（ＦＥＴ）と
    を含む、半導体デバイス。
  19. 前記ゲート構造体は、ゲート誘電体層及びゲート導体層を含む、請求項１８に記載の半導体デバイス。
  20. 前記ＦＥＴの前記ソース及び前記ドレインの上に配置される金属コンタクトをさらに含む、請求項１８に記載の半導体デバイス。
  21. 前記金属コンタクトと前記ＦＥＴの前記ソース及び前記ドレインとの間に金属シリサイド層をさらに含む、請求項１８に記載の半導体デバイス。
  22. 半導体デバイスを形成するための方法であって、
    長手方向軸を有する半導体構造体を形成するステップであって、第１のドーパント濃度を有する半導体コアは前記長手方向の軸に沿って延び、第２の、より高いドーパント濃度を有する半導体シェルもまた、前記長手方向軸に沿って延び、かつ前記半導体コアを取り囲む、ステップと、
    前記半導体構造体の中間区域から前記半導体シェルの一部を選択的に除去するステップであって、前記半導体シェルの残りの部分は、前記半導体構造体の前記中間区域の対向する端部にある２つの末端区域で前記半導体コアの一部を取り囲むが、前記中間区域では取り囲まないようにされる、ステップと、
    前記半導体構造体から電界効果トランジスタ（ＦＥＴ）を形成するステップであって、前記ＦＥＴは、前記半導体構造体の前記２つの末端区域のうちの一方に配置されるソースと、前記半導体構造体の前記中間区域に配置されるチャネルと、前記半導体構造体の前記２つの末端区域のうちの他方に配置されるドレインと、前記半導体構造体の前記中間区域で前記半導体コアの一部の上にあるゲート構造体とを含む、ステップと
    を含む、半導体デバイスを形成するための方法。
  23. 前記半導体シェルの一部は、
    前記半導体構造体の前記２つの末端区域を選択的に覆うが、前記中間区域は覆わないようにパターン付けされたマスク層を形成するステップであって、選択的に除去される前記半導体シェルの一部は、前記半導体構造体の前記中間区域で露出される、ステップと、
    前記半導体シェルの前記露出された部分を酸化させるステップであって、前記半導体構造体の前記中間区域で半導体酸化物を形成する、ステップと、
    前記半導体酸化物を選択的にエッチングするステップと、
    任意に、前記酸化ステップ及び前記選択的エッチングのステップを、前記半導体シェルの前記露出された部分が完全に除去されて、その下の前記半導体コアの部分が前記半導体構造体の前記中間区域で露出するまで繰り返すステップと
    によって選択的に除去される、請求項２２に記載の方法。
  24. 前記ゲート構造体は、ゲート誘電体層及びゲート導体層を含む、請求項２２に記載の方法。
  25. 前記ＦＥＴは、
    前記半導体構造体の前記中間区域の前記半導体コアの一部の上にゲート誘電体層を形成するステップと、
    前記半導体構造体の前記中間区域で前記ゲート誘電体層の上にゲート導体層を形成するステップであって、前記ゲート誘電体層及び前記ゲート導体層によって覆われた前記半導体構造体の前記中間区域の前記半導体コアの一部は、前記ＦＥＴのチャネルを形成し、前記半導体構造体の前記中間区域の一方の端部に配置された前記２つの末端区域のうちの一方は、前記ＦＥＴのソースを形成し、前記半導体構造体の前記中間区域の他方の対向する端部に配置された前記２つの末端区域のうちの他方は、前記ＦＥＴのドレインを形成する、ステップと
    によって形成される、請求項２４に記載の方法。
  26. 前記ＦＥＴの前記ソース及び前記ドレインの上に金属コンタクトを形成するステップをさらに含む、請求項２４に記載の方法。
  27. 前記金属コンタクトと前記ＦＥＴの前記ソース及び前記ドレインとの間に金属シリサイド層を形成するための、１つ又は複数のアニーリング・ステップをさらに含む、請求項２５に記載の方法。
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