KR100744255B1 - 불휘발성 반도체 메모리 장치 - Google Patents

불휘발성 반도체 메모리 장치 Download PDF

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Abstract

고유전체막에서는 곤란한 저전계로부터 고전계의 넓은 전계 영역에서 리크 전류를 억제한다. 반도체 기판(10)의 주면 상에 터널 절연막(11)을 개재하여 선택적으로 형성된 부유 전극(12)과, 부유 전극(12) 상에 제1 계면층(13)을 개재하여 전극간 절연막(14)을 형성하고, 또한 그 위에 제2 계면층(15)을 개재하여 제어 전극(16)을 형성하며, 각 전극(12, 16)에 대응하여 기판의 주면에 형성된 소스·드레인 영역(17)을 구비한 불휘발성 반도체 메모리 장치로서, 부유 전극(12)과도 전극간 절연막(16)과도 다른 제1 재료로 이루어지는 제1 계면층(13)과, 제어 전극(13)과도 전극간 절연막과도 다른 제2 재료로 이루어지는 제2 계면층(15) 중 적어도 한쪽을 갖는 것을 특징으로 하는 구조를 구비한다.
부유 전극, 리크 전류, 계면층, 전극간 절연막, 터널 절연막

Description

불휘발성 반도체 메모리 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}
도 1은 제1 실시 형태에 따른 불휘발성 반도체 메모리 장치의 개략 구성을 도시하는 단면도.
도 2는 제1 실시 형태에 따른 불휘발성 반도체 메모리 장치의 제조 공정을 도시하는 단면도.
도 3은 각종 절연막의 유전률과 배리어 하이트의 관계를 도시하는 특성도.
도 4는 각종 절연막에서의 계산에 의한 전압-전류 특성을 도시하는 특성도.
도 5는 제2 실시 형태에 따른 불휘발성 반도체 메모리 장치의 개략 구성을 도시하는 단면도.
도 6은 제2 실시 형태에 따른 불휘발성 반도체 메모리 장치의 개략 구성을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판
11 : 터널 절연막
12 : 부유 전극
13 : 제1 계면층
14 : 전극간 절연막
15 : 제2 계면층
16 : 제어 전극
17 : 소스·드레인 영역
21 : 실리콘 질화막
22 : 실리콘 산화막
23 : 레지스트 패턴
24 : 실리콘 산화막
[특허 문헌1] 일본 특개2003-7861 공보
본 발명은, 불휘발성 반도체 메모리 장치에 관한 것으로, 부유 전극과 전극간 절연막 사이의 제1 계면층 또는 제어 전극과 전극간 절연막 사이의 제2 계면층에 관련되는 불휘발성 반도체 메모리 장치에 관한 것이다.
NAND형 불휘발성 반도체 메모리 장치의 메모리 셀로서, 반도체 기판 상에 터널 절연막을 개재하여 부유 전극을 형성하고, 부유 전극 상에 전극간 절연막을 개재하여 제어 전극을 형성한 스택 게이트 구성의 MOSFET를 직렬로 접속한 NAND형 메모리 셀이 이용되고 있다. 이 구조의 메모리 셀에서, 제어 전극에 인가되는 전압은, 전극간 절연막과 터널 절연막의 유전률과 막 두께로 결정되는 비율로 분배된 다. 예를 들면, 기입 동작 시에는 터널 절연막에 높은 전계를 걸어 기판으로부터 터널 절연막을 개재하여 제어 전극에 터널 전류에 의해 전자를 주입한다.
종래, 부유 전극과 제어 전극 사이의 전기적 용량비를 크게 하기 위해, 전극간 절연막으로서 실리콘 산화막보다도 유전률이 높은 SiO2/SiN/SiO2막(이하, ONO막으로 기재함)이 이용되고 있다.
최근의 메모리 셀의 미세화에 수반하여, 전극간 절연막을 고유전률을 갖는 절연막으로 바꿔 놓는 방법이 검토되어 있다(예를 들면 특허 문헌1 참조). 전극간 절연막에 고유전률막을 적용함으로써, 유전률 3.9의 산화막으로 환산한 산화막 환산 막 두께 일정으로 한 경우라도, 전극간 절연막의 실제 막 두께를 두껍게 할 수 있게 되며, 이에 의해 전기 용량비를 크게 할 수 있다고 기대되기 때문이다.
전극간 절연막으로서 고유전체막을 선택할 때에는, 종래의 NAND형 반도체 메모리 소자의 제조 공정과 정합성을 취하기 위해, 높은 열적 안정성, 부유 전극 및 제어 전극으로서 이용되고 있는 불순물 첨가 다결정 실리콘과 반응성이 낮은 것 등외에, 리크 전류를 충분히 억제하는 것 등이 요구된다.
그러나 스택 게이트 구성의 메모리 셀의 전극간 절연막에 고유전체막을 이용한 경우, 전극간 절연막에 요구되는 고전계의 리크 전류를 충분히 내릴 수 없다고 하는 문제가 있었다.
본 발명은, 부유 전극과 전극간 절연막 사이, 또는 제어 전극과 전극간 절연 막의 계면층에 관한 것으로, 특성이 양호한 불휘발성 반도체 메모리 장치를 제공한다.
본 발명의 일 양태는, 반도체 기판의 주면 상에 터널 절연막을 개재하여 형성된 부유 전극과, 상기 부유 전극 상에 전극간 절연막을 개재하여 형성된 제어 전극과, 상기 전극간 절연막과 상기 부유 전극 사이, 및 상기 전극간 절연막과 상기 제어 전극 사이 중의 적어도 한쪽에 형성된 계면층과, 상기 제어 전극에 대응하여 상기 기판의 주면에 형성된 소스·드레인 영역을 구비하고, 상기 계면층은, 상기 계면층을 사이에 두는 막과는 다른 재료인 것을 특징으로 한다.
이하에 본 발명에 따른 실시예를 설명한다.
[실시예1]
이하, 도 1 내지 도 4를 이용하여, 실시예1을 상세하게 설명한다.
본 발명의 제1 실시 형태에 따른 불휘발성 반도체 메모리 장치의 개략 단면 구성을 도 1을 이용하여 설명한다.
p형 Si 기판(10) 상에, 열 산화에 의한 터널 절연막(11)을 개재하여, 예를 들면 불순물 첨가 폴리실리콘으로 이루어지는 부유 전극(12)이 형성되어 있다. 그리고, 부유 전극(12) 상에는, 예를 들면 알루미늄으로 이루어지는 얇은 제1 계면층(13)을 개재하여, 예를 들면 알루미늄 산화막으로 이루어지는 전극간 절연막(14)이 형성되고, 또한 전극간 절연막 상부에는, 예를 들면 알루미늄으로 이루어지는 얇은 제2 계면층(15)을 개재하여 예를 들면 불순물 첨가 폴리실리콘으로 이루어지 는 제어 전극(16)이 형성되어 있다.
제1 및 제2 계면층의 알루미늄막은 모두 약 1㎚ 내지 2㎚ 정도, 알루미늄 산화막의 막 두께는 약 9㎚ 내지 13㎚ 정도이다.
본 실시예에서는, 제1 계면층(13) 및 제2 계면층(15)은, 모두 알루미늄(Al)층을 이용하는 구조를 나타내고 있지만, 제1 계면층(13) 및 제2 계면층(15)은 알루미늄이 아니어도, 금(Au), 백금(Pt), 코발트(Co), 베륨(Be), 니켈(Ni), 로듐(Rh), 팔라듐(Pd), 텔루르(Te), 레늄(Re), 몰리브덴(Mo), 질화티탄(TiN), 질화탄탈(TaN), 질화텅스텐(WN), 하프늄(Hf), 티탄(Ti), 탄탈(Ta), 망간(Mn), 아연(Zn), 지르코늄(Zr), 인듐(In), 납(Pb), 비스무스(Bi) 중으로부터 선택된 적어도 1개의 재료이면 된다.
또한, 본 실시예에서는 고유전체막으로 이루어지는 전극간 절연막에는 알루미늄 산화막(Al2O3)을 이용하는 예를 나타내고 있지만, 전극간 절연막은, 알루미늄 산화막이 아니어도, 하프늄 산화막(HfO2), 란탄 산화막(La2O3), 이트륨 산화막(Y2O3), 셀륨 산화막(Ce2O3), 티탄 산화막(Ti2O3), 지르코늄 산화막(ZrO2), 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4) 중으로부터 선택되는 하나 이상의 재료를 포함하는 것이면 된다.
본 실시 형태의 불휘발성 반도체 메모리 장치의 단면도에 의한 제조 공정을 도 2를 이용하여 설명한다. 또한, 도 2에서, (a)∼(c)는 MOSFET의 채널 폭 방향의 단면, (d)는 채널 길이 방향의 단면을 도시하고 있다. 이 도면은, 복수의 메모리 셀을 직렬 접속한 NAND 셀 유닛을 상정하고 있다.
우선, 도 2의 (a)에 도시한 바와 같이, p형 실리콘의 기판(10)의 주면 상에 터널 절연막(11), 부유 전극(12)으로 되는 폴리실리콘막, 실리콘 질화막(21), 및 실리콘 산화막(22)을 형성한 후, 레지스트 패턴(23)을 마스크로 각 막(22, 21, 12, 11)을 선택적으로 에칭한다. 이에 의해, 워드선 방향으로 인접하는 셀 사이에서 부유 전극(12)을 분리하도록 폴리실리콘막을 에칭한다.
구체적으로는, 실리콘의 기판(10)의 표면에 열 산화에 의해 두께 약 7 내지 8㎚ 정도의 터널 절연막(11)을 형성한 후, 터널 절연막(11) 상에 부유 전극(12)으로 되는 두께 60㎚ 정도의 폴리실리콘막(12)을 CVD법에 의해 형성한다. 계속해서, 이 폴리실리콘막 상에 두께 150㎚ 정도의 실리콘 질화막(21)을 LPCVD법에 의해 형성하고, 그 위에 TEOS를 이용한 LPCVD법에 의해 두께 150㎚ 정도의 실리콘 산화막(22)을 퇴적하고, 열 처리를 가한다. 그 후, 이 실리콘 산화막(22) 상에 포토레지스트 패턴(23)을 형성한다.
다음으로, 포토레지스트 패턴(23)을 마스크로 하여, 실리콘 산화막(22)을 반응성 이온 에칭법에 의해 에칭한다. 계속해서, 실리콘 산화막(22)을 마스크로 하여 실리콘 질화막(21)을 반응성 이온 에칭법에 의해 에칭한다. 다음으로, 실리콘 질화막(21)을 마스크로 하여 부유 전극(12)으로 되는 폴리실리콘막을 반응성 이온 에칭법에 의해 에칭한다. 계속해서, 터널 절연막(11)을 반응성 이온 에칭법에 의해 에칭한다.
다음으로, 도 2의 (b)에 도시한 바와 같이, 실리콘 질화막(21)을 마스크로 기판(10)을 선택적으로 에칭하여 소자 분리용의 홈을 형성한 후, 이 홈 내에 실리콘 산화막(24)을 매립하여 형성한다. 보다 구체적으로는, 기판 상의 전체면에 실리콘 산화막(24)을 CVD법에 의해 퇴적한 후에, CMP법으로 실리콘 산화막(24)을 실리콘 질화막(21)의 표면이 노출될 때까지 에칭한다. 그 후, 실리콘 질화막(21)을 웨트 에칭에 의해 제거한다.
다음으로, 도 2의 (c)에 도시한 바와 같이, 후술하는 방법 등을 이용하여 제1 계면층(13)을 형성하고, 그 위에 연속하여, 혹은 비연속적으로 전극간 절연막(14)을 퇴적한다. 그 위에, 또한 연속하여, 혹은 비연속적으로 제2 계면층(15)을 형성하고, 다시 연속하여, 혹은 비연속적으로 제어 전극(16)으로 되는 두께 약 200㎚의 폴리실리콘막의 퇴적을 행한다.
다음으로, 도 2의 (d)에 도시한 바와 같이, 도시하지 않은 마스크를 이용하여 제어 전극(14) 및 부유 전극(12)으로 되는 각 폴리실리콘막을 워드선 패턴으로 선택적으로 에칭한다. 그 후, 기판(10)에 인을, 예를 들면 가속 전압 40KeV, 도우즈량 2×1015㎝-2의 조건에서 이온 주입하여, 고불순물 농도의 n+형 소스·드레인 영역(17)을 형성한다. 이에 의해, NAND형의 불휘발성 메모리 셀이 구성되게 된다.
여기서 도 2의 (c)에서의 제1 계면층(13), 전극간 절연막(14), 제2 계면층(15)의 형성 방법을 상세하게 설명한다.
실시예1에서는, 성막 방법에 CVD법을 이용하고, 제1 및 제2 계면층(13, 15)으로서 알루미늄을 형성하며, 전극간 절연막으로서 산화알루미늄을 형성하는 경우 에 대해 설명한다.
예를 들면 원료 가스로서 Al(CH3)3 : 테트라메틸 알루미늄(이하 TMA)을 이용한다. 기판 상에 부유 전극의 폴리실리콘이 형성된 상태에서 CVD 장치 내에 설치한다. 원료 가스의 TMA와 수소를 포함하는 가스를 장치 내에 도입한다. 가스 중에 포함되는 수소에 의해 TMA가 환원되어 생성된 알루미늄 원자가 폴리실리콘 표면에 흡착된다. 이 때 TMA 가스 및 수소 가스의 농도, 도입하는 TMA 가스 및 수소 가스의 양과 시간이나 타이밍, 또한 기판 온도 등을 조정함으로써, 폴리실리콘 표면에 형성하는 계면층의 알루미늄 막 두께를 제어하는 것이 가능하게 된다. 실시예1에서는, 예를 들면 알루미늄으로 이루어지는 제1 계면층이 약 1 내지 2㎚ 정도의 얇은 제1 계면층(13)을 형성한다.
계속해서, 전극간 절연막으로서 알루미늄 산화막을 형성한다. 실시예1에서는, 제1 계면층의 원료 가스와 동일한 TMA를 이용한다. 제1 계면층을 형성한 후, 수소 가스와 TMA의 도입을 일시적으로 멈추고, CVD 장치 내를 진공으로 한다. 그 후, 산소 가스 또는 오존(O3) 또는 H2O를 도입하고, 계속해서 동일한 원료 가스인 TMA를 재차 도입한다. 이 방법에 의해, 제1 계면층과 연속하여, 또한 동일한 재료 가스를 이용하여, 전극간 절연막인 알루미늄 산화막을 형성할 수 있다.
마찬가지로 하여, 제2 계면층을 형성한다. 알루미늄 산화막의 형성 후에 한번 장치 내를 진공으로 하고, 재차 수소 가스와 TMA를 도입함으로써, 전극간 절연막의 상부에 계면층으로서 알루미늄층을 형성할 수 있다. 실시예1에서는, 제2 계 면층으로서 형성하는 알루미늄층도 약 1 내지 2㎚ 정도의 두께로 한다.
본 실시예1에서 형성된 제1 및 제2 계면층의 알루미늄층을 구비하는 알루미늄 산화막으로 이루어지는 전극간 절연막 내를 흐르는 리크 전류는, 알루미늄 산화막 단독의 막과 비교하여 리크 전류가 대폭 수자릿수 저감되는 효과가 있다.
또한, 본 실시예에서는, 제1 계면층 및 제2 계면층에 알루미늄을 이용한 경우에 대해 설명하였지만, 제1 계면층 및 제2 계면층은, 알루미늄이 아니어도, 금(Au), 백금(Pt), 코발트(Co), 베륨(Be), 니켈(Ni), 로듐(Rh), 팔라듐(Pd), 텔루르(Te), 레늄(Re), 몰리브덴(Mo), 질화 티탄(TiN), 질화 탄탈(TaN), 질화 텅스텐(WN), 하프늄(Hf), 티탄(Ti), 탄탈(Ta), 망간(Mn), 아연(Zn), 지르코늄(Zr), 인듐(In), 납(Pb), 비스무스(Bi) 중, 적어도 1개 이상의 재료를 포함하는 막이면 된다.
또한, 제1 계면층과 제2 계면층은 동일한 재료이어도 되고, 서로 다른 재료이어도 된다.
이들 제1 계면층 및 제2 계면층을 전극인 폴리실리콘과 전극간 절연막인 고유전체막 사이에 구비하는 것에 의한 효과를 이하에 설명한다.
우선, 부유 전극 및 제어 전극에 폴리실리콘을 이용한 경우, 제1 계면층 및 제2 계면층은, 폴리실리콘보다도 큰 일함수를 갖는 점이 다르다.
예를 들면, 알루미늄(Al)의 일함수는 4.3eV 정도로, 부유 전극 및 제어 전극에 이용되는 n+형 폴리실리콘의 일함수(3.9eV 정도)와 비교하여 크다. 폴리실리콘 과 비교하여 큰 일함수를 갖는 계면층을 구비함으로써, 전극간 절연막 내를 흐르는 리크 전류를 수자릿수의 오더로 저감하는 효과가 있다. 이것은, 기입 및 소거 동작 시에는, 제어 전극에 동일한 전계를 인가한 경우에, 터널 절연막 내를 흐르는 FN 터널 전류량을 유지한 상태에서, 전극간 절연막 내로 빠져 나가는 전자를 줄이는 효과가 얻어진다. 이에 의해 빠른 기입 및 소거 동작 및 동작의 신뢰성을 향상시키는 효과가 얻어진다. 또한, 부유 전극에 전하를 주입한 상태에서 장시간 유지하는 기억 유지 특성에서도, 전극간 절연막 내로 빠져 나가는 리크 전류를 저감함으로써, 보다 높은 기억 유지 특성 및 고신뢰성이 얻어진다고 하는 효과가 있다.
제1 계면층과 제2 계면층에 상술한 것 이외의 재료를 이용한 경우에 대해서도 마찬가지의 효과가 있다. 예를 들면 금(Au)의 일함수는 5.1eV 정도, 백금(Pt)의 일함수는 5.3eV 정도, 코발트(Co)의 일함수는 5.0eV 정도, 베륨(Be)의 일함수는 5.0eV 정도, 니켈(Ni)의 일함수는 5.1eV 정도, 로듐(Rh)의 일함수는 5.0eV 정도, 팔라듐(Pd)의 일함수는 5.1eV 정도, 텔루르(Te)의 일함수는 4.9eV 정도, 레늄(Re)의 일함수는 5.0eV 정도, 몰리브덴(Mo)의 일함수는 4.6eV 정도, 하프늄(Hf)의 일함수는 4.0eV 정도, 티탄(Ti)의 일함수는 4.1eV 정도, 탄탈(Ta)의 일함수는 4.1eV 정도, 망간(Mn)의 일함수는 4.1eV 정도, 아연(Zn)의 일함수는 4.3eV 정도, 지르코늄(Zr)의 일함수는 4.1eV 정도, 인듐(In)의 일함수는 4.2eV 정도, 납(Pb)의 일함수는 4.3eV 정도, 비스무스(Bi)의 일함수는 4.2eV 정도로 생각되고 있다. 이들은 모두, n+형 폴리실리콘의 일함수(3.9eV)와 비교하여 큰 일함수를 갖기 때문에, 알루미 늄과 마찬가지로 전극간 절연막 내를 흐르는 리크 전류를 저감하는 효과가 있다.
또한, 금(Au), 백금(Pt), 코발트(Co), 베륨(Be), 니켈(Ni), 로듐(Rh), 팔라듐(Pd), 텔루르(Te), 레늄(Re)에 대해서는 모두, p+형 폴리실리콘의 일함수(4.8eV)와 비교해도 큰 일함수를 갖기 때문에, 부유 전극 및 제어 전극에 p+형 폴리실리콘을 이용한 경우에도 전극간 절연막 내를 흐르는 리크 전류를 저감하는 효과가 있다.
또한, 제1 계면층 및 제2 계면층을 형성함으로써, 폴리실리콘과 고유전체막의 계면에 저유전률을 갖는 실리콘 산화막으로 이루어지는 계면층이 형성되지 않거나, 또는 형성되어도 매우 얇게 할 수 있다고 하는 효과가 있다. 실리콘 산화막 등의 저유전률층이 형성되지 않거나, 혹은 형성되어도 매우 얇게 할 수 있음으로써, 부유 전극과 제어 전극 사이를 흐르는 리크 전류를 매우 낮게 억제할 수 있는 효과가 있다.
또한, 질화 티탄(TiN), 질화 탄탈(TaN), 질화 텅스텐(WN) 등의 질화물은, 또한 산소 투과성이 낮은 효과가 있다. 또한, 고정 전하가 작다고 하는 효과도 있다.
또한, 금(Au), 백금(Pt), 몰리브덴(Mo) 등은, 고유전체막과의 밀착성이 양호하고, 또한 고유전체막과의 반응성이 낮다.
또한, 텅스텐(W), 질화 티탄(TiN), 질화 탄탈(TaN), 질화 텅스텐(WN) 등은 일반적인 드라이법에 의한 가공성이 양호하다.
또한, 제1 계면층 및 제2 계면층과, 부유 전극 또는 제어 전극인 폴리실리콘이 반응하여, 전극의 표면에 도전성의 실리사이드가 형성되는 경우가 있지만, 이 형성된 실리사이드는 부유 전극 또는 제어 전극의 일부로서 기능시키는 것이 가능하다.
이와 같이 본 실시 형태에 따르면, 스택 게이트 구성의 불휘발성 반도체 메모리 장치에서, 전극간 절연막의 계면에 도전 재료를 성막함으로써, 리크 전류를 저감할 수 있으며, 또한 고유전체막에서는 곤란한 저전계로부터 고전계의 넓은 전계 영역에서의 리크 전류의 억제에 효과를 발휘할 수 있다. 따라서, 장래의 미세화에도 대응할 수 있는 리크 특성이 양호한 신뢰성이 높은 불휘발성 반도체 메모리 장치의 실현에 기여할 수 있다.
또한, 실시예1에서는, 전극간 절연막으로서, 알루미늄 산화막을 이용하였지만, 이것은 알루미늄 산화막에 한하지 않고, 하프늄 산화막(HfO2), 란탄 산화막(La2O3), 이트륨 산화막(Y2O3), 셀륨 산화막(Ce2O3), 티탄 산화막(Ti2O3), 지르코늄 산화막(ZrO2), 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4) 중으로부터 선택되는 하나 이상의 재료를 포함하는 것이면 된다. 일반적으로, 각종 고유전체막을 흐르는 리크 전류의 전계 의존성은, 선택하는 고유전체 재료의 배리어 하이트와 유전률에 의해 결정된다. 또한, 배리어 하이트와 유전률의 관계는, 도 3에 도시한 바와 같이, 일반적으로 유전률이 높을수록 배리어 하이트가 작아지는 경향이 있다. 또한, 여기서 말하는 유전률이란, 비유전률을 의미한다. 또한, 리크 전류가 낮다는 것 은, 리크 전류의 절대값이 낮은 것을 의미한다.
예를 들면, 실리콘 산화막(SiO2)은 유전률 3.9, 배리어 하이트 3.2eV 정도이지만, 이것에 비해 질화 실리콘(Si3N4)은 유전률 8 정도, 배리어 하이트 2.1eV 정도, 알루미늄 산화막(Al2O3)은 유전률 9∼11 정도, 배리어 하이트 2.0∼2.5eV 정도, 이트륨 산화막(Y2O3)은 유전률 15 정도, 배리어 하이트 2.3eV 정도, 하프늄 산화막(HfO2)은 유전률 25 정도, 배리어 하이트 1.0∼1.5eV 정도, 지르코늄 산화막(ZrO2)은 유전률 25 정도, 배리어 하이트 1.4eV 정도, 셀륨 산화막(Ce2O3)은 유전률 26 정도, 배리어 하이트 0.1eV 정도, 탄탈 산화막(Ta2O5)은 유전률 28 정도, 배리어 하이트 0.2eV 정도, 란탄 산화막(La2O5)은 유전률 30 정도, 배리어 하이트 2.3eV 정도로 보고되어 있다.
또한, 도면에는 도시하고 있지 않지만, 티탄 산화막(TiO2)은 유전률 80 정도, 배리어 하이트 0.2eV 정도이다.
유전률이 보다 높은 재료를 선택한 경우, 산화막의 유전률을 이용하여 막 두께를 환산한 산화막 환산 막 두께를 일정하게 하면, 물리적인 막 두께를 두껍게 할 수 있다. 이에 의해, 특히 고전계에서의 리크 전류의 억제를 기대할 수 있다. 그러나 한편, 배리어 하이트가 보다 작으면, 실온에서도 전자의 열 여기 성분에 의해, 페르미 준위보다 높은 준위로부터 터널링할 확률이나 배리어를 초과하여 절연 막 내의 전도체에 유입될 확률이 높아지게 되어, 터널 전류 밀도가 증대된다. 이에 의해, 특히 저전계의 리크 전류가 증대되는 경향이 있다. 이 2개의 효과에 의해, 저전계 및 고전계에서의 고유전률막 내를 흐르는 리크 전류가 결정된다.
이들 재료 내를 흐르는 직접 터널 전류와 FN 터널 전류의 각 리크 전류를 WKB 근사로 구한 이론적인 계산 방법을 이용하여 계산한 결과를 도 4에 도시한다. 산화막 환산 막 두께를 7㎚, 유효 질량을 0.46m, 85℃의 조건을 가정하였다. 도 4에는, 알루미늄 산화막(Al2O3), 하프늄 산화막(HfO2), 실리콘 질화막(Si3N4) 및 실리콘 산화막(SiO2)을 나타내고 있다.
부유 전극과 제어 전극 사이의 전극간 절연막에 고유전체막을 적용하는 경우, 메모리의 기입 및 소거 동작 시에는 매우 높은 전계가 걸린다. 예를 들면, 기입 동작 시에 터널 절연막을 흐르는 FN(Fowler-Nordheim) 전류를 일정하게 유지하여, 고유전체막에 의한 전극간 절연막 내를 흐르는 리크 전류를 종래의 ONO막에 의한 전극간 절연막을 이용한 경우와 고유전체막에 의한 전극간 절연막 내를 흐르는 리크 전류를 같은 정도로 하기 위해서는, 전극간 절연막 내의 리크 전류를 터널 절연막을 흐르는 리크 전류의 1/10 이하로 억제하는 것이 소자 특성상 바람직하다.
예를 들면, 기입 동작 시에 전극간 절연막에 걸리는 전계는 약 16MV/㎝ 내지 약 22MV/㎝로도 된다. 이 때에 전극간 절연막의 리크 전류는, 약 1×10-6A/㎠ 이하인 것이 바람직하다. 소거 동작 시에는, 약 -16M/㎝ 내지 약 -22MV/㎝의 전계가 걸리고, 기입 동작 시와 소거 동작 시에는, 정부의 극성이 서로 다른 전계에서, 거 의 동일한 절대값의 리크 레벨로 억제하는 것이 바람직하다.
또한, 전원 전압을 오프로 한 기억 유지 상태에서는, 부유 전극에 축적한 전자가 전극간 절연막 내로 빠져 나가는 리크 전류를 매우 미소한 양으로 억제하는 것이 바람직하다. 예를 들면, 약 3MV/㎝ 내지 약 5MV/㎝에서, 전극간 절연막의 리크 레벨을 약 1×10-16A/㎠ 이하로 하는 것이 바람직하다.
이와 같이, 전극간 절연막에 허용되어 있는 리크 레벨에는 저전계, 고전계에서의 2개의 포인트가 있고, 전극간 절연막에 알루미늄 산화막을 이용한 경우, 저전계(4MV/㎝) 영역에서는, 리크 전류는 허용 리크 레벨 이하, 즉 요구되는 기억 유지 특성 이하로 억제된다. 그러나, 고전계(18MV/㎝) 영역에서는, 리크 전류를 기입 동작 시에 허용되는 리크 레벨 이하로 억제할 수는 없다.
한편, 하프늄 산화막을 전극간 절연막에 이용한 경우에는, 알루미늄 산화막보다도 더 높은 유전률의 은혜로, 알루미늄 산화막보다도 물리막 두께를 더 두껍게 할 수 있게 된다. 또한, 계산 결과로부터는 고전계(18MV/㎝) 영역에서는 기입 동작 시에 요구되는 리크 레벨 이하로 충분히 억제할 수 있고, 또한 저전계(4MV/㎝) 영역에서도, 거의 요구되는 리크 레벨이다.
그러나, 실제로 폴리실리콘 전극을 이용하여 알루미늄 산화막 또는 하프늄 산화막을 단독으로 적용한 측정 결과에서는, 리크 전류가 수자릿수 증대된다. 이것에는 몇가지의 원인이 생각된다. 가장 큰 원인은, 알루미늄 산화막 또는 하프늄 산화막을 단독으로 이용한 경우에는, 폴리실리콘에 의한 부유 전극 및 제어 전극과 알루미늄 산화막 또는 하프늄 산화막이 직접 접함으로써, 알루미늄 산화막 혹은 하프늄 산화막에 결함이 생성되며, 이에 의해 직접 터널 전류 및 FN 터널 전류 이외에도, 막 내의 결함을 통한 리크 전류가 흐르고 있는 것이 생각된다.
그러나, 실시예1에서 이용한 바와 같이, 전극간 절연막과 부유 전극 및 제어 전극과의 계면에, 부유 전극 및 제어 전극보다 일함수가 큰 재료로 이루어지는 제1 및 제2 계면층을 형성함으로써, 리크 전류를 저감하는 것이 가능하게 된다.
[실시예2]
실시예1에서는, 제1 및 제2 계면층과 전극간 절연막의 성막 방법으로서 CVD법을 이용하였지만, 실시예2에서는 스퍼터법을 이용하여 형성하고 있는 점에서 실시예1과 다르다. 실시예2에서의 구조는 실시예1과 마찬가지이기 때문에, 설명을 생략한다.
실시예2에서의 제조 방법은, 도 2의 (c)에서의 제1 계면층(13), 전극간 절연막(14), 제2 계면층(15)을 형성하는 상세한 성막 부분을 제외하고 실시예1과 마찬가지이다.
여기서 실시예2에서의 도 2의 (c)에서의 계면층의 형성 방법을 상세하게 설명한다.
실시예2로서 제1 계면층(13), 전극간 절연막(14), 제2 계면층(15)을 스퍼터법을 이용하여 형성한다.
부유 전극으로서 폴리실리콘막을 퇴적한 기판을 스퍼터 장치 내에 설치하고, 서클 램프 히터에 의해 기판 온도를 설정한다. 기판에 대하여 예를 들면 45° 기 울인 위치에 타깃 재료를 배치한다. 예를 들면, 제1 계면층으로서 하프늄을 형성하는 경우에는, 스퍼터 장치 내에 하프늄의 타깃을 배치하고, 플라즈마를 이용한 스퍼터법에 의해 기판의 폴리실리콘 표면에 하프늄 원자를 퇴적한다. 실시예2에서는 예를 들면, 제1 계면층으로서, 하프늄 원자층을 1 내지 2㎚ 정도로 형성한다. 이 때, 분위기 가스를 제어하고, 예를 들면 질소 분위기 하에서 성막하여, 질화막을 성막한다고 하는 방법이어도 된다. 다음으로, 제1 계면층의 성막을 행한 기판 표면 상에, 마찬가지로 스퍼터법에 의해 하프늄 산화막을 전극간 절연막으로서 형성한다. 또한, 이 예에서는 하프늄 산화막을 나타내었지만, 알루미늄 타깃과 하프늄 타깃과 같은 복수의 금속 타깃과 산소의 산화 반응을 이용한 스퍼터법으로, 예를 들면 하프늄 알루미네이트막(HfAlOx) 등을 성막할 수도 있다. 또한, 미리 합금화한, 예를 들면 하프늄 알루미네이트 타깃을 이용하는 방법이나, 산화물 타깃 혹은 금속 타깃 혹은 합금 타깃을 조합하여 산소 분위기 중에서 성막하는 것도 가능하다.
또한, 단독의 타깃을 이용하여, 성막 중의 분위기 가스 유량을 컨트롤함으로써 조성이 서로 다른 적층 구조를 형성할 수도 있다. 또한, 3종류 이상의 서로 다른 조성의 적층 구조 외에, 연속적으로 조성이 변하는 막 구조로 할 수도 있다.
제1 계면층과 전극간 절연막은 연속하여 형성하는 방법이 바람직하지만, 비연속적으로 형성하는 것도 가능하다. 예를 들면 제1 계면층의 형성은 스퍼터법을 이용하고, 전극간 절연막의 형성에는 CVD법 등을 이용하며, 제2 계면층의 형성은 재차 스퍼터법을 이용한다고 하는 방법도 가능하다.
또한, CVD법 및 스퍼터법 이외에도, 증착법, 레이저 어브레이션법 또는 MBE법 등을 이용하거나, 이들 방법을 조합하는 것에 의한 성막도 가능하다.
또한, 전극간 절연막 또는 터널 절연막을 형성하는 적층 구조막으로서는, 알루미늄 산화막이나 하프늄 산화막에 한하는 것이 아니라, 이트륨 산화막, 지르코늄 산화막, 탄탈 산화막, 티탄 산화막, 혹은 란탄 산화막 등을 이용할 수 있다. 또한, 이들 고유전체막의 2종에 한하지 않고, 3종 이상을 적층하는 것도 가능하다. 또한, 이들 고유전체막과 실리콘 산화막 혹은 실리콘 질화막을 조합한 성막 방법도 가능하다.
실시예2에서도, 실시예1과 마찬가지의 효과가 있다.
또한, 이상의 변형예로서, 이하의 구조가 생각된다.
부유 전극(12) 상에 제1 계면층(13)을 개재하여 전극간 절연막(14)이 형성되고, 그 위에는 제2 계면층을 개재하지 않고 제어 전극(16)을 형성한 도 5의 구조도 가능하다.
또한, 부유 전극(12) 상에는 제1 계면층을 개재하지 않고 전극간 절연막(14)이 형성되고, 그 위에는 제2 계면층(15)을 개재하여 제어 전극(16)을 형성한 도 6의 구조도 가능하다. 도 5 및 도 6에 도시한 바와 같이, 제1 혹은 제2 계면층 중, 편측만이 설치된 구조의 경우에는, 리크 전류를 저감하는 효과에 극의존성이 있다. 예를 들면, 도 5에서의 구조에서는, 제어 전극측의 전계를 높게 하고, 부유 전극측으로부터 전극간 절연막 내에 전자를 주입하는 경우에, 전극간 절연막 내를 흐르는 리크 전류를 특히 저감하는 효과가 있으며, 도 6에서의 구조에서는, 반대로, 제어 전극측의 전계를 낮게 하고, 제어 전극측으로부터 전극간 절연막 내에 전자를 주입하는 경우에, 전극간 절연막 내를 흐르는 리크 전류를 특히 저감하는 효과가 있다.
그 밖에, 본 발명의 요지를 일탈하지 않는 범위에서, 다양하게 변형하여 실시할 수 있다.
본 발명에 따르면, 부유 전극과 전극간 절연막 사이, 또는 제어 전극과 전극간 절연막의 계면층을 양호한 특성으로 함으로써, 양호한 불휘발성 반도체 메모리 장치를 제공할 수 있다.

Claims (5)

  1. 반도체 기판의 주면 상에 터널 절연막을 개재하여 형성된 부유 전극과,
    상기 부유 전극 상에 전극간 절연막을 개재하여 형성된 제어 전극과,
    상기 전극간 절연막과 상기 부유 전극 사이, 및 상기 전극간 절연막과 상기 제어 전극 사이 중의 적어도 한쪽에 형성된 계면층과,
    상기 제어 전극에 대응하여 상기 기판의 주면에 형성된 소스·드레인 영역
    을 구비하고,
    상기 계면층은, 상기 계면층을 사이에 두는 막과는 다른 재료인 것을 특징으로 하는 NAND형의 불휘발성 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 계면층은, 상기 부유 전극 또는 상기 제어 전극보다도 큰 일함수를 갖는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 계면층은, Au, Pt, Co, Be, Ni, Rh, Pd, Te, Re, Mo, TiN, TaN, WN, Al, Hf, Ti, Ta, Mn, Zn, Zr, In, Pb, Bi 중으로부터 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 전극간 절연막은, Al2O3, HfO2, La2O3, Y2O3, Ce2O3, Ti2O3, ZrO2, SiO2, Si3N4 중으로부터 선택되는 적어도 1개 이상의 재료를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 계면층은, 상기 전극간 절연막과 상기 부유 전극 사이 및 상기 전극간 절연막과 상기 제어 전극 사이에 형성되고, 동일 재료인 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
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