KR100730478B1 - 반도체 소자 제조방법 - Google Patents

반도체 소자 제조방법 Download PDF

Info

Publication number
KR100730478B1
KR100730478B1 KR1020060046471A KR20060046471A KR100730478B1 KR 100730478 B1 KR100730478 B1 KR 100730478B1 KR 1020060046471 A KR1020060046471 A KR 1020060046471A KR 20060046471 A KR20060046471 A KR 20060046471A KR 100730478 B1 KR100730478 B1 KR 100730478B1
Authority
KR
South Korea
Prior art keywords
layer
tin
metal
semiconductor device
metal wiring
Prior art date
Application number
KR1020060046471A
Other languages
English (en)
Inventor
심천만
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020060046471A priority Critical patent/KR100730478B1/ko
Application granted granted Critical
Publication of KR100730478B1 publication Critical patent/KR100730478B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76853Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855After-treatment introducing at least one additional element into the layer
    • H01L21/76856After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명에 따른 반도체 소자 제조방법은, 트랜지스터가 형성된 반도체 기판 위에, 상부금속층으로 TiN층을 구비하는 적층형 금속배선층을 형성하는 단계; 금속배선층에 플라즈마 처리를 수행하여 TiN층으로부터 N을 제거하고 TiN층을 이루는 N의 성분비를 조절하는 단계; 포토 레지스트층을 형성하고 패터닝하는 단계; 금속배선층을 식각하여 금속배선을 형성하는 단계; 를 포함한다.
또한 본 발명에 의하면, 적층형 금속배선층은 Ti를 구비하는 하부금속층, Al을 구비하는 배선층, TiN을 구비하는 상부금속층을 포함하며, 적층형 금속배선층은 Ti/TiN/Al/Ti/TiN으로 형성될 수 있다.
또한, TiN층을 이루는 N의 성분비 조절에 따라, TiN층으로 입사되는 빛에 대한 굴절율 및 흡수율이 조절될 수 있으며, TiN층으로부터 N을 제거하는 단계는, 플라즈마에 포함된 NO2 +와 TiN층에 포함된 N의 결합에 의하여 수행될 수 있다.
이와 같은 본 발명에 의하면, 금속배선층을 이루는 상부금속층의 굴절율과 흡수율을 조절하여 포토 리소그라피 공정시 사용되는 포토 레지스트층의 재료와 두께를 선택할 수 있고, 포토 레지스트 패턴에 정재파에 의한 영향이 발생되는 것을 감소시킬 수 있다.

Description

반도체 소자 제조방법{Fabrication method of semiconductor device}
도 1은 종래 반도체 소자 제조방법에 따른 포토 리소그라피 공정에 있어서, 정재파(standing wave) 영향이 발생된 포토 레지스트 패턴을 나타낸 사진.
도 2는 본 발명에 따른 반도체 소자 제조방법을 나타낸 순서도.
도 3은 본 발명에 따른 반도체 소자 제조방법에 있어서, 플라즈마 처리 시의 화학 반응을 개념적으로 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
300... 금속배선층 310... 하부금속층
311... 제1 하부금속층 313... 제2 하부금속층
320... 배선층 330... 상부금속층
331... 제1 상부금속층 333... 제2 상부금속층
본 발명은 반도체 소자 제조방법에 관한 것이다.
최근 들어 반도체 소자가 고집적화 되고 고속화 됨에 따라, 금속배선을 형성함에 있어서 RC 지연 개선을 위하여 듀얼 다마신(dual damascene)에 의한 구리 공 정(Cu process)을 사용하는 추세를 보이고 있다.
그러나 여전히 많은 반도체 소자 제조라인에서, 전기적 통로가 되는 금속배선에는 알루미늄(Al)이 배선층으로 사용되고 있다. 이때 반도체 소자의 전기 도전층으로 쓰이는 Al 금속의 특정 방향으로의 결정 성장과 접촉 저항값을 낮추기 위하여 Al 배선층의 상하부에 Ti/TiN 금속층을 형성한다. 상부 TiN 금속층의 굴절율(n)과 흡수율(k)에 따라 금속배선 형성을 위한 포토 리소그라피(Photo lithography) 공정시 사용하는 포토 레지스트(PR:Photo resist)의 종류와 두께가 달라진다.
굴절율(n)은 하부층의 반사율이 최소가 되는 PR층의 두께를 결정하게 된다. 흡수율(k)은 입사광선이 반사되는 양을 결정하므로 반사되는 광선에 의해 PR층 측면에 발생하는 정재파(standing wave) 영향의 정도가 변화된다.
따라서, Al 배선층의 상부금속층으로 쓰이는 TiN 금속층의 굴절율과 흡수율에 따라 특정한 PR층의 특정 두께만을 사용하게 된다. 만약 배선층의 두께가 증가하면 PR층의 두께도 두꺼워져야 하는데 반사율이 최소가 되는 두께를 선택해야 하므로 적정 이상의 PR층 두께를 선택해야 하는 경우가 발생할 수 있으며, 이로 인해 값이 비싼 PR 재료를 낭비하게 되는 문제가 발생할 수 있다.
한편, TiN 금속층의 흡수율이 작은 경우에는 PR층에 정재파(standing wave)에 의한 영향이 크게 발생된다. 도 1은 종래 반도체 소자 제조방법에 따른 포토 리소그라피 공정에 있어서, 정재파 영향이 발생된 포토 레지스트 패턴을 나타낸 사진이다. 도 1에 나타낸 바와 같이, 정재파의 영향에 의하여 포토 레지스트 패턴의 측벽에 사인파 형태의 굴곡이 형성된 것을 확인할 수 있다.
이에 따라 포토 레지스트 패턴에 발생되는 정재파(standing wave) 영향을 감소시키기 위해 포토 레지스트층 하부에 반사방지층을 형성하는 방안이 제시되고 있다. 한편, TiN 금속층의 흡수율을 증가시킬 수 있다면 반사방지층의 두께를 줄이거나 또는 전혀 사용하지 않고도 포토 레지스트 패턴에 정재파(standing wave)에 의한 영향이 나타나지 않게 할 수 있다. 이러한 경우, 공정 시간을 단축시킬 수 있게 되며, 반사방지층 형성에 따른 비용을 절감할 수 있게 된다.
이에 따라, TiN 금속층의 굴절율 및 흡수율을 조절할 수 있는 방안에 대한 연구가 진행되고 있다.
본 발명은 금속배선층을 이루는 상부 금속층의 굴절율과 흡수율을 조절하여 포토 리소그라피 공정시 사용되는 포토 레지스트층의 재료와 두께를 선택할 수 있고, 포토 레지스트 패턴에 정재파에 의한 영향이 발생되는 것을 방지할 수 있는 반도체 소자 제조방법을 제공함에 그 목적이 있다.
본 발명에 따른 반도체 소자 제조방법은, 트랜지스터가 형성된 반도체 기판 위에, 상부금속층으로 TiN층을 구비하는 적층형 금속배선층을 형성하는 단계; 상기 금속배선층에 플라즈마 처리를 수행하여 상기 TiN층으로부터 N을 제거하고 상기 TiN층을 이루는 N의 성분비를 조절하는 단계; 포토 레지스트층을 형성하고 패터닝하는 단계; 상기 금속배선층을 식각하여 금속배선을 형성하는 단계; 를 포함한다.
또한 본 발명에 의하면, 상기 적층형 금속배선층은 Ti를 구비하는 하부금속 층, Al을 구비하는 배선층, TiN을 구비하는 상부금속층을 포함하며, 상기 적층형 금속배선층은 Ti/TiN/Al/Ti/TiN으로 형성될 수 있다.
또한 본 발명에 의하면, 상기 플라즈마 처리는 NH3와 O2의 혼합가스 플라즈마에 의하여 수행될 수 있다.
또한 본 발명에 의하면, 상기 TiN층을 이루는 N의 성분비 조절에 따라, 상기 TiN층으로 입사되는 빛에 대한 굴절율 및 흡수율이 조절될 수 있다.
또한 본 발명에 의하면, 상기 TiN층으로부터 N을 제거하는 단계는, 상기 플라즈마에 포함된 NO2 +와 상기 TiN층에 포함된 N의 결합에 의하여 수행될 수 있다.
또한 본 발명에 의하면, 상기 포토 레지스트층을 형성하는 단계 전에, 반사방지막을 형성하는 단계를 더 포함할 수 있다.
이와 같은 본 발명에 의하면, 금속배선을 이루는 상부 금속층의 굴절율과 흡수율을 조절하여 포토 리소그라피 공정시 사용되는 PR층의 재료와 두께를 선택할 수 있고, PR층에 정재파에 의한 영향이 발생되는 것을 방지할 수 있는 장점이 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세히 설명한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위에" 또는 "아래에" 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
도 2는 본 발명에 따른 반도체 소자 제조방법을 나타낸 순서도이다.
본 발명에 따른 반도체 소자 제조방법에 의하면, 먼저 반도체 기판 위에 TiN층을 포함하는 금속배선층을 형성한다(단계 201).
상기 반도체 기판은 게이트 및 소스/드레인이 형성된 반도체 기판을 의미하며, 상기 금속배선층은 금속배선 패터닝을 위하여 형성된 것이다. 상기 금속배선층은 트랜지스터가 형성된 반도체 기판에 제1 배선 형성을 위한 금속배선층이 될 수도 있으며, 또한 반도체 기판에 제2, 제3의 배선 형성을 위한 금속배선층이 될 수도 있다.
상기 금속배선층은 적층형 금속배선층으로 형성될 수 있으며, 상기 적층형 금속배선층은 하부금속층/배선층/상부금속층으로 적층되어 형성될 수 있다. 예를 들어, 상기 적층형 금속배선층은 Ti을 구비하는 하부금속층, Al을 구비하는 배선층, TiN을 구비하는 상부금속층을 포함하여 형성될 수 있다. 보다 구체적인 예로서 상기 적층형 금속배선층은 Ti/TiN/Al/Ti/TiN, Ti/Al/Ti/TiN 등으로 형성될 수 있다.
이어서 상기 적층형 금속배선층에 대해 플라즈마 처리를 수행하여 TiN층으로부터 N의 일부를 제거하고 성분비를 조절한다(단계 203).
상기 적층형 금속배선층의 상부면은 TiN층으로 형성되어 있다. 상기 TiN층에 대한 플라즈마 처리를 통하여 상기 TiN층을 구성하는 N의 성분비를 조절할 수 있게 된다. 상기 플라즈마 처리는 NH3와 O2의 혼합가스 플라즈마에 의하여 수행되도록 구현할 수 있다.
이와 같은 플라즈마 처리를 통하여, 상기 플라즈마에 포함된 NO2 +와 상기 TiN층에 포함된 N의 결합이 수행된다. 즉, 상기 TiN층에 포함된 N 성분과 혼합가스 플라즈마에 의하여 형성된 NO2 +가 반응하여 N2와 O2로 분해되는 화학반응이 진행된다. 이에 따라 상기 TiN층의 표면에서 N의 일부가 제거되어 TiN층을 이루는 N의 성분비가 변경되게 된다. 상기 TiN층의 표면에서는 N의 일부가 제거되고, O가 결합되는 반응이 발생된다.
이와 같은 공정을 통하여 상기 TiN층을 이루는 N의 성분비를 조절할 수 있게 되며, 성분비의 조절에 따라 상기 TiN층으로 입사되는 빛에 대한 굴절율과 흡수율을 조절할 수 있게 된다.
상기 플라즈마에 포함된 NO2 +와 상기 TiN층에 포함된 N의 결합에 필요한 활성화 에너지는 챔버의 온도를 높혀 줌으로써 해결할 수 있게 된다. 예를 들어, 챔버의 온도를 300~400℃로 가열하여 열에너지를 공급해 줌으로써, 상기 반응이 원활하게 수행되도록 구현할 수 있게 된다.
상기 플라즈마 처리 시간을 조절하여 TiN층 내에 포함되어 있는 N의 제거되는 양을 결정할 수 있게 된다. 이에 따라 상기 TiN층의 물리적 특성을 조절하여 입 사되는 빛에 대한 굴절율과 흡수율을 조절할 수 있게 되는 것이다. 이와 같은 TiN층의 물리적 특성 조절을 통하여, 추후 진행될 포토 리소그라피 공정시 사용되는 포토 레지스트의 종류와 두께를 선택할 수 있는 자유도를 높일 수 있게 된다.
또한 추후 포토 레지스트층을 패터닝하는 공정에서, TiN층의 물리적 특성 조절을 통하여, 포토 레지스트 패턴의 측벽에 정재파(standing wave)에 의한 영향이 발생되는 것을 방지할 수 있게 된다. 이에 따라, 본 발명에 의하면 포토 레지스트층을 패터닝하는 공정에 있어서, 상기 금속배선층에서의 반사를 방지하기 위한 반사방지층을 형성하지 않아도 되는 장점이 있다.
상기 단계 203에 이후에는 상기 금속배선층 위에 포토 레지스트층을 형성하고 패터닝을 수행한다(단계205). 그리고, 상기 포토 레지스트 패턴을 이용하여 식각을 수행하여 금속배선을 형성한다(단계 207).
한편, 도 3은 본 발명에 따른 반도체 소자 제조방법에 있어서, 플라즈마 처리 시의 화학 반응을 개념적으로 나타낸 도면이다.
본 발명에 따른 금속배선층(300)은, 도 3에 나타낸 바와 같이, 하부금속층(310), 배선층(320), 상부금속층(330)으로 형성될 수 있다. 상기 하부금속층(310)은 Ti층의 제1 하부금속층(311)과 TiN층의 제2 하부금속층(313)으로 형성될 수 있다. 상기 배선층(320)은 Al층으로 형성될 수 있으며, 상기 상부금속층(330)은 Ti층의 제1 상부금속층(331)과 TiN층의 제2 상부금속층(333)으로 형성될 수 있다.
상기 금속배선층(300)에 NH3와 O2의 혼합가스 플라즈마를 이용하여 플라즈마 처리를 수행한다. 이와 같은 플라즈마 처리를 통하여, 상기 플라즈마에 포함된 NO2 +와 상기 TiN층의 제2 상부금속층(333)에 포함된 N의 결합이 수행된다. 즉, 상기 TiN층의 제2 상부금속층(333)에 포함된 N 성분과 혼합가스 플라즈마에 의하여 형성된 NO2 +가 반응하여 N2와 O2로 분해되는 화학반응이 진행된다. 이에 따라 상기 TiN층의 제2 상부금속층(333) 표면에서 N의 일부가 제거되어 TiN층을 이루는 N의 성분비가 변경되게 된다.
이와 같은 본 발명에 의하면, 상기 제2 상부금속층(333)을 이루는 N의 성분비 조절을 통하여 그 물리적 특성을 조절할 수 있게 된다. 따라서 상기 제2 상부금속층(333)의 굴절율을 조절하면 반사율이 최저가 되는 최적 두께의 변경이 가능하므로 상기 금속배선층(300)의 두께가 달라지는 경우에도 적정 두께의 포토 레지스트를 선택할 수 있는 자유도를 높일 수 있게 된다. 이에 따라, 적정 두께의 포토 레지스트 선택을 통하여 값이 비싼 포토 레지스트가 낭비되는 것을 방지할 수 있게 된다.
이상의 실시 예에서는 상기 포토 레지스트층을 형성하는 단계 205 이전에 반사방지층을 형성하지 않는 것을 기준으로 설명하였다. 한편, 보다 안정적인 공정을 위해서는 상기 포토 레지스트층을 형성하기 전에 반사방지층을 형성하는 공정을 더 포함할 수도 있다. 그러나, 본 발명에서 반사방지층을 형성하는 경우에도 상기 금속배선층의 상부금속층을 이루는 TiN층의 N 성분비 조절에 따라 물리적 특성이 조절되므로 종래 기술에 비하여 반사방지층의 두께를 얇게 형성하여도 되는 장점이 있다.
이상의 설명에서와 같이 본 발명에 따른 반도체 소자 제조방법에 의하면, 금속배선을 이루는 상부 금속층의 굴절율과 흡수율을 조절하여 포토 리소그라피 공정시 사용되는 PR층의 재료와 두께를 선택할 수 있고, PR층에 정재파에 의한 영향이 발생되는 것을 방지할 수 있는 장점이 있다.

Claims (7)

  1. 트랜지스터가 형성된 반도체 기판 위에, 상부금속층으로 TiN층을 구비하는 적층형 금속배선층을 형성하는 단계;
    상기 금속배선층에 플라즈마 처리를 수행하여 상기 TiN층으로부터 N을 제거하고 상기 TiN층을 이루는 N의 성분비를 조절하는 단계;
    포토 레지스트층을 형성하고 패터닝하는 단계;
    상기 금속배선층을 식각하여 금속배선을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제 1항에 있어서,
    상기 적층형 금속배선층은 Ti를 구비하는 하부금속층, Al을 구비하는 배선층, TiN을 구비하는 상부금속층을 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제 1항에 있어서,
    상기 적층형 금속배선층은 Ti/TiN/Al/Ti/TiN으로 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제 1항에 있어서,
    상기 플라즈마 처리는 NH3와 O2의 혼합가스 플라즈마에 의하여 수행되는 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제 1항에 있어서,
    상기 TiN층을 이루는 N의 성분비 조절에 따라, 상기 TiN층으로 입사되는 빛에 대한 굴절율 및 흡수율이 조절되는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제 1항에 있어서,
    상기 TiN층으로부터 N을 제거하는 단계는, 상기 플라즈마에 포함된 NO2 +와 상기 TiN층에 포함된 N의 결합에 의하여 수행되는 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제 1항에 있어서,
    상기 포토 레지스트층을 형성하는 단계 전에, 반사방지층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
KR1020060046471A 2006-05-24 2006-05-24 반도체 소자 제조방법 KR100730478B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060046471A KR100730478B1 (ko) 2006-05-24 2006-05-24 반도체 소자 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060046471A KR100730478B1 (ko) 2006-05-24 2006-05-24 반도체 소자 제조방법

Publications (1)

Publication Number Publication Date
KR100730478B1 true KR100730478B1 (ko) 2007-06-19

Family

ID=38372904

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060046471A KR100730478B1 (ko) 2006-05-24 2006-05-24 반도체 소자 제조방법

Country Status (1)

Country Link
KR (1) KR100730478B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980015329A (ko) * 1996-08-21 1998-05-25 김주용 장벽금속층 형성방법
KR19980081269A (ko) * 1997-04-11 1998-11-25 조셉제이.스위니 티타늄과 알루미늄의 상호작용을 방지하기 위한 질화처리된 티타늄 집적층
KR20040048463A (ko) * 2002-12-03 2004-06-10 주식회사 하이닉스반도체 반도체 소자의 금속라인 형성방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980015329A (ko) * 1996-08-21 1998-05-25 김주용 장벽금속층 형성방법
KR19980081269A (ko) * 1997-04-11 1998-11-25 조셉제이.스위니 티타늄과 알루미늄의 상호작용을 방지하기 위한 질화처리된 티타늄 집적층
KR20040048463A (ko) * 2002-12-03 2004-06-10 주식회사 하이닉스반도체 반도체 소자의 금속라인 형성방법

Similar Documents

Publication Publication Date Title
KR100495960B1 (ko) 반도체소자및반도체소자제조방법
US20180005882A1 (en) Low-k dielectric interconnect systems
US7749897B2 (en) Method of manufacturing semiconductor device
US8614143B2 (en) Simultaneous via and trench patterning using different etch rates
KR100333724B1 (ko) 티타늄알루미늄나이트라이드반사방지막을이용한반도체소자의금속배선형성방법
CN109585277B (zh) 形成开口于下方层中的方法
US20040080009A1 (en) Fabrication of semiconductor devices using anti-reflective coatings
US5670297A (en) Process for the formation of a metal pattern
KR100730478B1 (ko) 반도체 소자 제조방법
CN100536107C (zh) 单镶嵌结构与双镶嵌结构及其开口的形成方法
CN100547762C (zh) 形成接触孔的方法
US6479401B1 (en) Method of forming a dual-layer anti-reflective coating
US20080099918A1 (en) Semiconductor device including a porous low-k material layer stack with reduced uv sensitivity
CN102820260A (zh) 提高通孔图形性能表现的方法
KR100727259B1 (ko) 반도체 장치의 배선 형성방법
JPH07201990A (ja) パターン形成方法
JPH0851072A (ja) レジストパターン形成方法および反射防止膜形成方法
JP2001168192A (ja) 半導体装置の製造方法
JP2953348B2 (ja) レジストパターン形成方法、反射防止膜形成方法、反射防止膜および半導体装置
KR100242464B1 (ko) 반도체 소자의 반사 방지막 형성방법
KR100479960B1 (ko) 감광막 패턴의 미세 선폭 구현을 위한 난반사 방지막 제조방법
KR100657758B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100774650B1 (ko) 저저항 반도체 배선 형성 방법
KR100842737B1 (ko) 반도체 소자의 패턴 형성 방법
KR100668960B1 (ko) 반도체 소자의 금속 배선 및 그의 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20100518

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee