KR100725083B1

KR100725083B1 - 전자 부품용 소성 지그

Info

Publication number: KR100725083B1
Application number: KR1020060039590A
Authority: KR
Inventors: 히로아키 니혼마츠; 히로유키 호트타; 야스히사 나카니시
Original assignee: 니뽄 가이시 가부시키가이샤; 엔지케이 어드렉 가부시키가이샤
Priority date: 2005-07-06
Filing date: 2006-05-02
Publication date: 2007-06-08
Anticipated expiration: 2026-05-02
Also published as: TW200702320A; CN1891669A; KR20070005458A; JP2007015882A; TWI321556B

Abstract

본 발명은 소성 후에 전자 부품이 소성 지그에 달라붙는 일이 없어 코팅층의 박리나 전자 부품의 외관 불량이 발생하는 것을 방지할 수 있는 전자 부품용 소성 지그를 제공하는 것을 목적으로 한다.

세라믹을 포함하는 기재의 표면에 코팅층을 갖는 전자 부품용 소성 지그이다. 코팅층은, 기재의 표면에 형성되고 피소성체로부터 표층을 통과하여 기재에 악영향을 끼치는 성분을 흡수하는 재질을 포함하는 층을 적어도 1층 이상 포함하는 중간층을 포함하고, 표층은 중간층의 표면에 피소성체와의 반응성이 낮은 재질로 형성된다.

Description

전자 부품용 소성 지그{JIG FOR BAKING ELECTRONIC COMPONENT}

본 발명은 전자 부품용 소성 지그에 관한 것이다.

종래, 세라믹 컨덴서, 서미스터, 페라이트 등의 세라믹으로 이루어지는 전자 부품의 소성에는, 예컨대 알루미나질의 소성용 지그[예컨대 갑발(匣鉢), 플레이트 등] 위에 전자 부품을 적재하여 소성하는 방법이 채용되어 왔다. 그러나 상기 소성 지그는 전자 부품(피소성체)의 특성에 악영향을 끼치는 성분[예컨대, 실리카(SiO₂) 등]의 비산(飛散)을 방지하기 위해서, 될 수 있는 한 알루미나(Al₂O₃) 함유율을 높게 해야 했지만, 알루미나(Al₂O₃) 함유율이 높아지면, 열팽창 계수가 커져 내열충격성의 저하나 수명이 짧아지는 문제점이 있었다.

상기한 문제점을 해소하기 위해서, 세라믹재(기재)의 표면에 지르코니아(ZrO₂)의 코팅층을 형성하거나, 세라믹재(기재)와 지르코니아(ZrO₂)의 코팅층 사이에 알루미나(Al₂O₃)를 용사하여 중간층을 형성한 소성용 지그가 이용되어 왔다.

또한, 세라믹재(기재)의 표면에 미안정화 지르코니아 및 완전 안정화 지르코니아의 총량, 또는 부분 안정화 지르코니아의 총량에 대하여 2 내지 15 질량%의 알 루미나로 구성된 코팅층을 구비한 소성용 지그(특허문헌 1 참조)나 알루미나(Al₂O₃)와 지르코니아(ZrO₂)의 공정체를 함유하는 용사 피막을 코팅층이나 중간층에 이용한 소성 지그가 개시되어 있다(특허문헌 2 참조). 특허문헌 1 및 특허문헌 2의 소성 지그는 종래의 소성 지그와 비교하여 실제 사용시에서의 기재로부터의 코팅층의 박리나 코팅층 중에서의 크랙의 발생이나 성장을 방지할 수 있기 때문에 내열충격성이 우수한 동시에 수명이 길었다.

그러나 최근, 전자 부품의 다양화에 의해 여러가지 성분을 함유하는 전자 부품을 지금까지의 소성 지그에서 소성하는 기회가 많아져, 전자 부품의 소성시에 전자 부품으로부터 코팅층(표층이나 중간층)을 통과하여 기재에 악영향을 끼치는 성분이 침투함으로써, 짧은 사용 횟수로 소성 후에 전자 부품이 소성 지그에 달라붙거나 코팅층의 박리가 발생하거나 전자 부품의 외관이 불량해지는 문제점이 있었다.

[특허문헌 1] 일본 특허 공개 평성 제10-1369호 공보

[특허문헌 2] 일본 특허 공개 제2001-220248호 공보

본 발명은 이러한 종래 기술이 갖는 문제점을 감안하여 이루어진 것으로, 그 목적은 전자 부품의 소성시에 전자 부품으로부터 코팅층(표층이나 중간층)을 통과하여 기재에 악영향을 끼치는 성분을 중간층에서 흡수함으로써, 소성 후에 전자 부품이 소성 지그에 달라붙는 일이 없어 코팅층의 박리나 전자 부품의 외관 불량이 발생하는 것을 방지할 수 있는 전자 부품용 소성 지그를 제공하는 것이다.

전술한 목적을 달성하기 위해서 본 발명은 이하의 전자 부품용 소성 지그를 제공한다.

[1] 세라믹을 포함하는 기재의 표면에 코팅층을 갖는 전자 부품용 소성 지그로서, 상기 코팅층은, 상기 기재의 표면에 형성되고, 피소성체로부터 표층을 통과하여 상기 기재에 악영향을 끼치는 성분을 흡수하는 재질을 포함하는 층을 적어도 1층 이상 포함하는 중간층을 포함하고, 표층은 상기 중간층의 표면에 피소성체와의 반응성이 낮은 재질로 형성되는 것인 전자 부품용 소성 지그.

[2] 중간층에는 미안정화 ZrO₂가 포함되는 것인 [1]에 기재한 전자 부품용 소성 지그.

[3] 중간층은 미안정화 ZrO₂와 Al₂O₃의 혼합물인 것인 [1] 또는 [2]에 기재한 전자 부품용 소성 지그.

[4] 중간층은 베이킹 또는 플라즈마 용사에 의해 형성되는 것인 [1] 내지 [3] 중 어느 하나에 기재한 전자 부품용 소성 지그.

[5] 미안정화 ZrO₂의 평균 입경(粒俓)은 1 내지 50 ㎛인 것인 [2] 내지 [4] 중 어느 하나에 기재한 전자 부품용 소성 지그.

[6] 미안정화 ZrO₂의 첨가량은 5 내지 80 질량%인 것인 [2] 내지 [5] 중 어느 하나에 기재한 전자 부품용 소성 지그.

[7] 표층의 주성분은 안정화 ZrO₂, ZrCaO₃, TiO₂ 중 적어도 1종으로 구성되는 것인 [1] 내지 [6] 중 어느 하나에 기재한 전자 부품용 소성 지그.

[8] 표층의 주성분은 ZrCaO₃와 안정화 ZrO₂의 혼합물로 구성되는 것인 [1] 내지 [7] 중 어느 하나에 기재한 전자 부품용 소성 지그.

이하, 본 발명의 실시 형태에 대해서 설명하지만, 본 발명은 이하의 실시 형태로만 한정되는 것이 아니며, 본 발명의 취지를 일탈하지 않는 범위에서 당업자의 통상의 지식에 기초하여 적절하게 설계의 변경, 개량 등을 추가할 수 있는 것을 이해해야 한다.

본 발명에 따른 전자 부품용 소성 지그는 세라믹으로 이루어지는 기재의 표면에 코팅층을 갖는 전자 부품용 소성 지그로서, 코팅층은, 기재의 표면에 형성되고, 피소성체로부터 표층을 통과하여 기재에 악영향을 끼치는 성분을 흡수하는 재질을 포함하는 층을 적어도 1층 이상 포함하는 중간층을 포함하고, 표층은 중간층의 표면에 피소성체와의 반응성이 낮은 재질로 형성되는 것이다.

여기서, 본 발명의 전자 부품용 소성 지그의 주된 특징은 종래의 중간층에 소정량의 미안정화 ZrO₂를 첨가하는 것에 의해 전자 부품의 소성시에 전자 부품으로부터 코팅층(표층이나 중간층)을 통과하여 기재에 악영향을 끼치는 성분을 중간층에 존재하는 미안정화 ZrO₂로 흡수시킴으로써 기재에 악영향을 끼치는 성분이 기재에 침투되는 것을 방지할 수 있는 것에 있다. 이 때문에, 본 발명의 전자 부품용 소성 지그를 반복 사용하더라도, 전자 부품의 소성 후에 전자 부품이 소성 지그에 달라붙는 일이 없어 코팅층의 박리나 전자 부품의 외관 불량이 발생하는 것을 장기간에 걸쳐 방지할 수 있다.

또한, 본 발명의 전자 부품용 소성 지그는 중간층에서 고체 용융시킨 기재에 악영향을 끼치는 성분이 미안정화 ZrO₂의 안정제로서도 작용하기 때문에, 중간층에 미안정화 ZrO₂를 첨가함으로써 발생하기 쉬운 중간층의 분화(粉化) 현상을 방지할 수 있어 중간층의 안정화, 나아가서는 표층 및 중간층을 포함한 코팅층의 안정화에 기여할 수 있다.

또한, 기재에 악영향을 끼치는 성분은 특별히 한정되지 않지만, 예컨대 Ca, Mn, Ba 등의 성분을 들 수 있고, 또한 기재로부터 확산되어 피소성체에 악영향을 끼치는 성분은 특별히 한정되지 않지만, 예컨대 Si 등의 성분을 들 수 있다.

본 발명을 구성하는 중간층의 주성분은 미안정화 ZrO₂와 Al₂O₃의 혼합물인 것이 바람직하다. 이것은 전자 부품(워크)으로부터 코팅층(표층이나 중간층)을 통과하여 기재에 악영향을 끼치는 성분을 중간층의 미안정화 ZrO₂와 고체 용융시켜 중간층에 흡수시키는 효과를 발현시키기 위해서 필요 불가결한 동시에 표층을 기재에 연결하여 고정하기 위한 완충재로서의 역할을 담당하는 데에 있어서 중요하기 때문이다.

한편, 중간층이 Al₂O₃(알루미나)와 지르코니아(ZrO₂)의 공정체[일정한 혼합비로 정석(晶析)하는 결정]인 경우, 독립된 미안정화 ZrO₂가 존재하지 않기 때문에 기 재에 악영향을 끼치는 성분(예컨대, Ca, Mn, Ba 등의 성분)이 미안정화 ZrO₂와 고체 용융화할 수 없어, 기재에 악영향을 끼치는 성분(예컨대 Ca, Mn, Ba 등의 성분)이 기재에 침투·반응하기 때문에 전자 부품의 소성 후에 전자 부품이 소성 지그에 달라붙기 쉬워 코팅층의 박리나 전자 부품의 외관 불량의 발생을 방지할 수 없다.

또한, 본 발명을 구성하는 중간층은 베이킹 또는 플라즈마 용사에 의해 형성되는 것이 바람직하다. 또한, 본 발명을 구성하는 중간층의 두께는 바람직하게는 1000 ㎛ 이하, 보다 바람직하게는 50 내지 500 ㎛, 더욱 바람직하게는 100 내지 300 ㎛인 것이 중간층을 시공할 때에 발생하는 응력의 방지 및 지그의 중량을 가볍게 하는 점에서 바람직하다.

이 때, 본 발명을 구성하는 중간층의 미안정화 ZrO₂의 평균 입경은 1 내지 50 ㎛인 것이 바람직하다, 이것은 상기 미안정화 ZrO₂의 평균 입경이 1 ㎛ 미만인 경우에는, 가마에 투입되는 초기의 중간층의 강도 저하가 커서 박리할 위험이 있기 때문이다. 한편, 상기 미안정화 ZrO₂의 평균 입경이 50 ㎛을 초과하는 경우에는, 미안정화 ZrO₂의 입자가 거칠어져 기재에 악영향을 끼치는 성분(예컨대, Ca, Mn, Ba 등의 성분)의 고체 용융화를 효율적으로 행할 수 없기 때문이다.

또한, 본 발명을 구성하는 중간층의 미안정화 ZrO₂의 첨가량은 5 내지 80 질량% 이하, 보다 바람직하게는 20 내지 70 질량%, 더욱 바람직하게는 40 내지 60 질량%이다. 이것은 상기 미안정화 ZrO₂의 첨가량이 5 질량% 미만인 경우, 기재에 악 영향을 끼치는 성분(예컨대 Ca, Mn, Ba 등의 성분)이 기재에 침투하는 것을 방지할 수 없기 때문이다. 한편 상기 미안정화 ZrO₂의 첨가량이 80 질량%를 초과하는 경우, 미안정화 ZrO₂의 첨가량이 지나치게 많아 중간층의 강도를 유지할 수 없다.

또한, 본 발명을 구성하는 표층의 주성분은 안정화 ZrO₂, ZrCaO₃, TiO₂ 중 적어도 1종으로 구성되는 것이 바람직하다. 여기서, 본 발명에서 이용하는 표층은 전자 부품 재료인 피소성체와 반응성이 낮은 재질이어야 하지만, 피소성체의 종류에 따라 그 재질은 다르다.

또한, 본 발명을 구성하는 표층의 두께는 바람직하게는 1000 ㎛ 이하, 보다 바람직하게는 30 내지 300 ㎛, 더욱 바람직하게는 50 내지 150 ㎛인 것이 피소성체와의 반응에 의해 발생하는 잔존 팽창 등의 응력을 매우 적게 하는 점에서 바람직하다.

또한, 본 발명에서 이용하는 안정화 ZrO₂는 특별히 한정되지 않지만, Y₂O₃ 안정화 ZrO₂, Y₂O₃ 부분 안정화, CaO 안정화 ZrO₂, CaO 부분 안정화 ZrO₂ 중 1종 또는 2종 이상인 것을 적절하게 선택하여 이용할 수 있다.

또한, 본 발명을 구성하는 기재의 주성분은 내스폴성 및 내벤트성이 우수한 Al₂O₃-SiO₂, SiC-Si₃N₄, Al₂O₃-SiO₂-MgO, Si-SiC, SiC로 이루어지는 군에서 선택되는 적어도 1종인 것이 바람직하다.

또한, 본 발명을 구성하는 기재의 Al₂O₃의 함유량으로서는 70 내지 95 질량% 인 것이 바람직하다. 이것은 기재의 Al₂O₃의 함유량이 70% 미만이면, 기재의 열전도율이 낮아져 소성 지그 내의 온도의 변동이 생기기 쉬워지므로 소성 지그상의 워크 특성이 균일해지지 않게 되기 때문이다. 한편, 기재의 Al₂O₃의 함유량이 95%보다 커지면, 기재의 열팽창율이 증대하여 온도차에 의한 응력이 커지기 때문에 크랙이 발생하기 쉬워진다.

다음에, 본 발명의 소성 지그의 제조 방법은 우선 베이킹 또는 플라즈마 용사로 기재에 중간층을 형성한 후, 얻어진 중간층 위에 표층을 스프레이 코팅 베이킹(spray coat baking)하거나 또는 플라즈마 용사에 의해 코팅층이 기재에 형성된다.

여기서, 용사란 금속 또는 세라믹의 미분말(이하, 「용사 재료」라고 함)을 가열하여 용융 상태로 하고 대상물의 표면에 분무함으로써 용사 피막을 형성하는 방법을 말한다. 가열 방법에 따라, 연소 불꽃을 이용하는 가스 용사, 아크를 이용하는 아크 용사 등 여러가지 방법이 존재하지만, 본 발명에서는 플라즈마 제트를 이용하는 플라즈마 용사에 의해 중간층의 용사 피막을 형성하는 것이 바람직하다.

본 발명에서는, 플라즈마 용사 중에서도 물 플라즈마 용사(물 안정화 플라즈마 용사)를 이용하는 것이 특히 바람직하다. 가스 플라즈마 용사에 의한 용사 피막은 최대 막 두께가 300 ㎛ 정도이지만, 물 (안정화) 플라즈마 용사에 따르면 최대 막 두께 1000 ㎛ 정도의 두꺼운 피막을 형성할 수 있기 때문이다. 또, 물 (안정화) 플라즈마 용사는 비교적 다공성으로 표면이 거친 피막을 형성할 수 있기 때 문에 기재에 대한 밀착성이 향상되는 점에서도 바람직하다.

이하, 본 발명을 실시예에 의해 구체적으로 설명하지만, 본 발명은 이들 실시예로만 한정되는 것이 아니다.

(실시예 1 내지 실시예 13, 비교예 1 내지 비교예 5)

이하에 나타내는 방법으로 전자 부품용 소성 지그의 테스트 피스를 각각 제작했다.

(기재의 제작 방법)

(1) Al₂O₃-SiO₂

최대 입경 150 ㎛의 전융 알루미나 입자에 알루미나 함유량이 85 질량%가 되도록 점토, 하소 알루미나를 첨가하여 반죽한 배토의 세로 200 mm×가로 200 mm×두께 5 mm의 판형체를 유압 프레스로 1000 kg/㎠의 압력으로 성형하여 성형체를 얻었다. 얻어진 성형체를 건조시키고 1650℃에서 5시간 유지하고 소성하여 테스트 피스를 제작했다(실시예 1 내지 실시예 7, 실시예 9 내지 실시예 13, 비교예 1 내지 비교예 5).

(2) SiC-Si₃N₄

최대 입경 100 ㎛의 SiC 입자 70 질량 %, 평균 입경 1 ㎛의 SiC 25 질량% 및 금속 Si 5 질량%로 조합된 원료를 슬러리화하고, 석고 틀을 이용한 유입 성형을 행하여 세로 150 mm×가로 150 mm×두께 8 mm의 판형체를 얻었다. 얻어진 판형체를 건조시키고 질소 분위기 노(爐)에서 1400℃에서 5시간 유지하고 소성하여 테스트 피스를 제작했다(실시예 8).

(중간층의 제작 방법)

(1) 베이킹 시공 A: 용매로서 물을 이용하여 소결 알루미나(평균 입경 1 ㎛)를 슬러리화했다. 얻어진 슬러리를 기재에 도포한 후에 1450℃에서 5시간 유지하여 두께 100 ㎛의 중간층을 각각 베이킹했다(비교예 1 및 비교예 2).

(2) 베이킹 시공 B: 용매로서 물을 이용하여 표 1에 나타내는 평균 입경과 비율(질량%)의 미안정화 ZrO₂를 첨가한 소결 알루미나(평균 입경 1 ㎛)를 슬러리화했다. 얻어진 슬러리를 기재에 도포한 후에 1450℃에서 5시간 유지하여 두께 100 ㎛의 중간층을 각각 베이킹했다(실시예 1 내지 실시예 4, 실시예 6 내지 실시예 12, 비교예 3 내지 비교예 5).

(3) 플라즈마 용사 시공: 표 1에 나타내는 평균 입경과 비율(질량%)의 미안정화 ZrO₂를 첨가한 전융 알루미나(평균 입경 70 ㎛)를 사용하여 기재에 플라즈마 용사를 행함으로써 두께 100 ㎛의 중간층을 제작했다(실시예 5).

(4) 중간층의 2층 시공: 평균 입경 20 ㎛의 미안정화 ZrO₂를 50 질량% 첨가한 Y₂O₃ 8 질량% 함유 안정화 ZrO₂(평균 입경 70 ㎛)를 사용하여 기재에 플라즈마 용사를 행함으로써 두께 100 ㎛의 제1 중간층을 제작했다. 다음에 슬러리화(용매: 물)된 소결 알루미나(평균 입경 1 ㎛)를 제1 중간층에 도포한 후에 1450℃에서 5시간 유지하여 두께 50 ㎛의 제2 중간층을 베이킹했다.(실시예 13).

[표층의 제작 방법: 실시예 9(50 ㎛) 이외에는 코팅 두께 100 ㎛]

(1) 플라즈마 용사 시공 A: Y₂O₃ 8 질량% 함유 안정화 ZrO₂(평균 입경 70 ㎛)를 사용(실시예 1 내지 실시예 4, 실시예 6 내지 실시예 8, 실시예 13, 비교예 1, 비교예 3 내지 비교예 5).

(2) 플라즈마 용사 시공 B: 평균 입경 20 ㎛의 미안정화 ZrO₂를 50 질량% 첨가한 Y₂O₃ 8 질량% 함유 안정화 ZrO₂(평균 입경 70 ㎛)를 사용(비교예 2).

(3) 플라즈마 용사 시공 C: TiO₂(평균 입경 20 ㎛)를 사용(실시예 9).

(4) 플라즈마 용사 시공 D: ZrCaO₃(평균 입경 70 ㎛)를 사용(실시예 10).

(5) 플라즈마 용사 시공 E: 평균 입경 70 ㎛의 Y₂O₃ 8 질량% 함유 안정화 ZrO₂(50 질량%)+평균 입경 70 ㎛의 ZrCaO₃(50 질량%)를 사용(실시예 11).

(6) 플라즈마 용사 시공 F: 평균 입경 70 ㎛의 Y₂O₃ 8 질량% 함유 안정화 ZrO₂(70 질량%)+평균 입경 20 ㎛의 TiO₂(30 질량%)를 사용(실시예 12).

(7) 베이킹 시공: Y₂O₃ 8 질량% 함유 안정화 ZrO₂(평균 입경 5 ㎛)를 사용(실시예 5).

[표 1]

전술한 제작 방법으로 얻어진 테스트 피스를 이하의 방법으로 평가하였다. 그 결과를 표 2에 나타낸다.

(테스트 피스의 평가 방법 1: 기재에 악영향을 끼치는 성분[대상 성분]이 기재에 도달하기까지의 가마에 투입되는 횟수)

2 질량%의 BaCO₃, 2 질량%의 MnCO₃, 26 질량%의 BaTiO₃를 70 질량% 물에 분산시킨 액을 제작하고, 그 액(0.8 g)을 테스트 피스의 표면에 도포한 후에 1350℃에 서 1시간 유지하는 소성을 반복하여 행했다. 소성 횟수 5회마다, SEM으로 테스트 피스의 단면 관찰을 행하여 Ba나 Mn 성분(대상 성분)이 기재에 도달한 소성 횟수에 기초하여 평가했다.

(테스트 피스의 평가 방법 2: 코팅 강도)

밀착력 시험(JIS H8666)에 따라서 시험을 행하여 코팅 강도를 이하와 같이 평가했다.

◎: 중간층으로부터의 표층의 박리가 확인되지 않는다.

○: 중간층으로부터의 표층의 박리가 일부(전면의 50% 정도 이하) 확인된다.

△: 중간층으로부터의 표층의 박리가 대부분(전면의 50% 정도 이상)에서 확인된다.

(테스트 피스의 평가 방법 3: 워크(피소성체)와의 반응성[워크 반응도])

BaTiO₃를 주성분으로 하는 재료로부터 플레이트형(사이즈: 40 mm×40 mm×2 mm)의 워크를 제작했다. 얻어진 워크를 테스트 피스에 적재하고 1300℃에서 5시간 유지하는 소성을 행한 후, 워크의 변질 상태를 외관 관찰로 평가했다.

◎: 워크의 변질이 확인되지 않는다.

○: 워크의 변질이 일부(전면의 50% 정도 이하) 확인된다.

△: 워크의 변질이 대부분(전면의 50% 정도 이상)에서 확인된다.

[표 2]

(고찰: 실시예 1 내지 실시예 13, 비교예 1 내지 비교예 5)

표 2의 결과로부터 실시예 1 내지 실시예 13은 중간층에 미안정화 ZrO₂를 첨가한 알루미나를 이용함으로써, 비교예 1 내지 비교예 5와 비교하여 반복 사용하더라도 전자 부품의 소성 후에 전자 부품이 소성 지그에 달라붙는 일이 없어 코팅층의 박리나 전자 부품의 외관 불량이 발생하는 것을 장기간에 걸쳐 방지할 수 있었다. 특히, 실시예 9 내지 실시예 12에서는 그 효과가 현저했다.

한편, 비교예 1에서는 코팅 강도가 양호하며 워크 반응성도 문제없지만, 가마를 통과하는 횟수가 충분하지 않았다. 비교예 2에서는 표층의 미안정화 ZrO₂의 첨가량을 늘림으로써 가마를 통과하는 횟수를 증가시킬 수 있었지만, 워크 반응도에 문제가 있어 워크의 변질이 확인되었다. 비교예 3에서는 중간층에 첨가하는 미 안정화 ZrO₂가 지나치게 적기 때문에 가마를 통과하는 횟수, 코팅 강도 및 워크 반응도에 있어서 충분한 효과를 얻을 수 없었다.(비교예 1 참조). 비교예 4에서는 중간층에 첨가하는 미안정화 ZrO₂의 평균 입경이 지나치게 크기 때문에 가마를 통과하는 횟수, 코팅 강도 및 워크 반응도에 있어서 충분한 효과를 얻을 수 없었다. 비교예 5에서는 가마를 통과하는 횟수를 증가시킬 수 있었지만, 중간층에 첨가하는 미안정화 ZrO₂가 지나치게 많기 때문에 충분한 코팅 강도를 얻을 수 없었다.

[산업상이용가능성]

본 발명의 전자 부품용 소성 지그는 세라믹 컨덴서, 서미스터, 페라이트 등의 세라믹을 포함하는 전자 부품을 소성할 때에 적합하게 이용할 수 있다.

본 발명의 전자 부품용 소성 지그는 소성 후에 전자 부품이 소성 지그에 달라붙는 일이 없어 코팅층의 박리나 전자 부품의 외관 불량이 발생하는 것을 방지할 수 있다.

Claims

세라믹을 포함하는 기재의 표면에 코팅층을 갖는 전자 부품용 소성 지그로서,

상기 코팅층은 피소성체와 접촉하는 표층, 및 상기 표층과 상기 기재 사이에 위치하는 중간층을 포함하며,

상기 중간층은, 상기 기재의 표면에 형성되고, 피소성체로부터 표층을 통과하여 상기 기재에 악영향을 끼치는 성분을 흡수하는 재질로서 미안정화 ZrO₂를 포함하는 층을 적어도 1층 이상 포함하며,

상기 표층은 중간층의 표면에 피소성체와의 반응성이 낮은 재질로서 안정화 ZrO₂, ZrCaO₃, TiO₂ 중 적어도 1종으로부터 선택된 것으로 형성되는 것인 전자 부품용 소성 지그.
삭제
제1항에 있어서, 상기 중간층은 미안정화 ZrO₂와 Al₂O₃의 혼합물인 것인 전자 부품용 소성 지그.
제1항 또는 제3항에 있어서, 상기 중간층은 베이킹 또는 플라즈마 용사에 의해 형성되는 것인 전자 부품용 소성 지그.
제1항 또는 제3항에 있어서, 상기 미안정화 ZrO₂의 평균 입경(粒俓)은 1 내지 50 ㎛인 것인 전자 부품용 소성 지그.
제1항 또는 제3항에 있어서, 상기 미안정화 ZrO₂의 첨가량은 5 내지 80 질량%인 것인 전자 부품용 소성 지그.
삭제
제1항에 있어서, 상기 표층의 주성분은 ZrCaO₃와 안정화 ZrO₂의 혼합물인 것인 전자 부품용 소성 지그.