KR100716679B1 - 노이즈 감쇄층, 노이즈 감쇄 회로기판 및 이들의 제조방법 - Google Patents

노이즈 감쇄층, 노이즈 감쇄 회로기판 및 이들의 제조방법 Download PDF

Info

Publication number
KR100716679B1
KR100716679B1 KR1020050101709A KR20050101709A KR100716679B1 KR 100716679 B1 KR100716679 B1 KR 100716679B1 KR 1020050101709 A KR1020050101709 A KR 1020050101709A KR 20050101709 A KR20050101709 A KR 20050101709A KR 100716679 B1 KR100716679 B1 KR 100716679B1
Authority
KR
South Korea
Prior art keywords
layer
thin film
granular
granular magnetic
magnetic
Prior art date
Application number
KR1020050101709A
Other languages
English (en)
Other versions
KR20070045430A (ko
Inventor
김상우
김광윤
이성재
Original Assignee
한국과학기술연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국과학기술연구원 filed Critical 한국과학기술연구원
Priority to KR1020050101709A priority Critical patent/KR100716679B1/ko
Publication of KR20070045430A publication Critical patent/KR20070045430A/ko
Application granted granted Critical
Publication of KR100716679B1 publication Critical patent/KR100716679B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K9/00—Screening of apparatus or components against electric or magnetic fields
    • H05K9/0073—Shielding materials
    • H05K9/0075—Magnetic shielding materials
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Hard Magnetic Materials (AREA)
  • Laminated Bodies (AREA)

Abstract

본 발명은 불필요한 전자기파를 줄이기 위해 그래뉼라 자성합금층/절연성 고분자층의 노이즈 감쇄층을 실리콘 회로기판 또는 연성회로기판 내부/상부에 형성함으로써 휴대전화, 무선전화, 디지털 카메라 또는 사무자동화기기 내부에 실장하여 전자파 노이즈에 의한 내부간섭, 누화에 의한 불요 신호방해, 또는 오작동을 방지하기 위해 제안된 것이다.
Co-Fe/Ni-Fe 자성합금층/폴리이미드층으로 형성된 노이즈 감쇄층을 기판에 적용하여 플렉서블 소자에 응용할 수 있으며 얇은 두께에서도 노이즈 저감특성을 가지는 효과가 있다.
기판, 노이즈 감쇄층, 그래뉼라 자성합금층, 절연성 고분자층.

Description

노이즈 감쇄층, 노이즈 감쇄 회로기판 및 이들의 제조방법{NOISE SUPPRESSING FILM, NOISE-SUPPRESSED CIRCUIT SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 일 실시예에 의한 노이즈 감쇄층을 나타낸 단면도이다.
도 2는 본 발명의 다른 실시예에 의한 노이즈 감쇄 회로기판을 나타낸 단면도이다.
도 3은 본 발명의 또 다른 실시예에 의한 노이즈 감쇄 회로기판을 나타낸 단면도이다.
도 4는 다양한 조건에서 제조한 노이즈 감쇄 회로기판의 손실전력/입력전력 비를 비교실험한 결과를 나타내는 그래프이다.
<도면부호의 설명>
10:노이즈 감쇄층 11a,23a,34a:Co-Fe 그래뉼라 자성층
11b,23b,34b:Ni-Fe 그래뉼라 자성층 11,23,34:그래뉼라 자성합금층
12,24,33:폴리이미드층 20,30:노이즈 감쇄 회로기판
21,31:기판 22,32:배선층
본 발명은 노이즈 감쇄층, 노이즈 감쇄 회로기판, 및 이들의 제조방법에 관한 것으로, 보다 상세하게는 내부 또는 외부로부터의 전자기파를 차폐할 수 있는 노이즈 감쇄층, 노이즈 감쇄 회로기판 및 이들의 제조방법에 관한 것이다.
최근 디지털 전자기기는 전자장치의 회로신호 처리속도의 고속화, 고주파화, 고기능화, 소형화 및 제품형태의 초박형화에 대한 요구가 증가되고 있으며, 플렉서블 전자소자에서는 이와 더불어 유연성에 대한 요구가 있다. 이러한 요구에 부응하기 위하여 회로가 반도체 소자로 고밀도화 되어 감에 따라 유전성 노이즈를 방사하는 능동소자와 수동소자를 혼재화하는 경향이 있다.
그 결과로서, 용량성 결합 또는 유도성 결합에 의한 선간 결합의 증대, 및 방사노이즈에 의한 간섭이 발생하여 전자기기가 오작동하는 경우가 빈번히 발생하고 있다. 때에 따라서는 이러한 노이즈가 외부의 전자기기에 영향을 미치기도 한다.
따라서, 고속화, 고기능화, 고밀도화되는 전자장치에 있어서 노이즈 대책, 전자파 장애 대책, 특히 10MHz 내지 20GHz 대역에 있어서 노이즈 대책으로는 저역필터(low pass filter)의 설치 또는 차폐(shielding)의 방법이 있다. 부품에 의한 노이즈 대책은 실장 공간이 필요할 뿐만 아니라 소형화 또는 박형화를 위해 설계단계에서부터의 고려가 필요하므로, 제품수명이 짧은 제품에 대한 노이즈 대책으로는 적합하지 않다. 또한, 인덕턴스(inductance) 부품은 실수부투자율의 저주파수 특성으로 인하여 아직 RF(radio-frequency) 대역에서 사용하기에는 특성이 미흡하다.
한편, 디지털 전자기기의 소형화 추세에 따라 전술한 RF 대역에 사용하는 노이즈 대책용 필름에 대한 초박형화가 요구되고 더욱 증대되고 있다. 종래의 페라이트, 연자성체를 이용한 시트상 전자기파 차폐재는 자성손실에 의한 노이즈 감소효과를 이용하는 것으로 주파수가 높아짐에 따라 투자율이 불충분하여 박형화에 한계가 있고 허수부 투자율의 주파수특성도 낮아 노이즈 감소효과가 적다.
이러한 문제를 해결하기 위하여 자성체 시트 보다 광범위한 주파수에 적용할 수 있고 박막 형태에서도 효과적인 노이즈 감소효과를 가진 노이즈 대책용 회로기판 또는 필름이 요구된다. 특히, 플렉서블 디스플레이 소자 (Flexible display), 전자소자 또는 연성기판(FPC; flexible printed circuits)에서 다수의 수동부품에 의한 노이즈 감쇄방법은 수동부품을 실장하는 데 어려움 및 수동부품의 크기의 제한때문에 박형화에 어려움이 있을 뿐 아니라, 반복적인 휨(bending)에 대한 안정성이 낮은 문제점이 있다.
그러므로, 휨에 대한 안정성 및 박형화에 유리한 노이즈 감쇄층 및 이를 포함하는 노이즈 감쇄 회로기판의 개발이 절실히 필요하다.
따라서, 본 발명은 전술한 문제점들을 해결하기 위해 안출한 것으로, 절연성 고분자층과 그래뉼라 자성합금층을 형성하여 내부 또는 외부로부터의 전자기파를 차폐할 수 있으며 양호한 굽힘특성을 가지는 노이즈 감쇄층 및 이를 포함하는 노이즈 감쇄 회로기판을 제공하는 것을 목적으로 한다.
더 나아가, 유연성을 필요로 하는 연성기판 또는 플렉서블 소자에 적용하여 굽힘특성을 향상시키며 내부 또는 외부로부터의 전자기파를 감소시킬 수 있는 노이즈 감쇄층 및 노이즈 감쇄 회로기판의 제조방법을 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위하여, 본 발명의 일실시예에 의한 노이즈 감쇄층은 Co-Fe 그래뉼라 자성층 및 Ni-Fe 그래뉼라 자성층를 포함하는 그래뉼라 자성합금층과, 상기 그래뉼라 자성합금층에 접촉하여 형성되는 절연성 고분자층을 포함하며, 상기 그래뉼라 자성합금층은 전자기파를 차폐하고, 상기 절연성 고분자층은 폴리이미드를 포함하며, 상기 그래뉼라 자성합금층을 접착시키며 보호한다.
본 발명의 다른 실시예에 의한 노이즈 감쇄 회로기판은 기판 상부에 형성된 배선층과, 상기 배선층을 덮는 그래뉼라 자성합금층과, 상기 그래뉼라 자성합금층 상부에 형성되는 절연성 고분자층을 포함하며, 상기 그래뉼라 자성합금층은 상기 배선층을 전자기파로부터 차폐하고, 상기 절연성 고분자층은 상기 그래뉼라 자성합금층을 접착시키며 보호한다.
본 발명의 또 다른 실시예에 의한 노이즈 감쇄 회로기판은 기판 상부에 형성된 배선층과, 상기 배선층을 덮는 절연성 고분자층과, 상기 절연성 고분자층 상부에 형성되는 그래뉼라 자성합금층을 포함하며, 상기 그래뉼라 자성합금층은 상기 배선층을 전자기파로부터 차폐하고, 상기 절연성 고분자층은 상기 그래뉼라 자성합금층을 접착시키며 보호한다.
바람직하게, 상기 그래뉼라 자성합금층은 Co-Fe 그래뉼라 자성층 또는 Ni-Fe 그래뉼라 자성층을 포함한다. 상기 절연성 고분자층은 폴리이미드를 포함한다. 상기 Co-Fe 그래뉼라 자성층의 Co/Fe 몰비는 10% 내지 90% 이다. 상기 Ni-Fe 그래뉼라 자성층의 Ni/Fe 몰비는 10% 내지 90% 이다.
본 발명은 또 다른 실시예에 의한 노이즈 감쇄층 제조방법은 그래뉼라 자성합금층을 형성하는 단계와, 상기 그래뉼라 자성합금층 상부에 절연성 고분자층을 형성하는 단계를 포함하며, 상기 그래뉼라 자성합금층 및 절연성 고분자층을 형성하는 단계는, 제1 자성박막 및 제2 자성박막을 소정의 두께로 각각 형성하는 단계와 상기 제1 자성박막 및 제2 자성박막 상부에 폴리아미드 산을 형성한 후 건조하는 단계와 상기 제1 자성박막 및 제2 자성박막과 상기 건조된 폴리아미드 산을 소정의 온도에서 소정의 시간동안 열처리하는 단계를 포함한다.
본 발명의 또 다른 실시예에 의한 노이즈 감쇄 회로기판 제조방법은 기판 상부에 배선층을 형성하는 단계와, 상기 배선층을 전자기파로부터 차폐하는 형상으로 그래뉼라 자성합금층을 형성하는 단계와, 상기 그래뉼라 자성합금층 상부에 절연성 고분자층을 형성하는 단계를 포함하며, 상기 그래뉼라 자성합금층 및 절연성 고분자층을 형성하는 단계는, 제1 자성박막 및 제2 자성박막을 소정의 두께로 각각 형성하는 단계와 상기 제1 자성박막 및 제2 자성박막 상부에 폴리아미드 산을 형성한 후 건조하는 단계와 상기 제1 자성박막 및 제2 자성박막과 상기 건조된 폴리아미드 산을 소정의 온도에서 소정의 시간동안 열처리하는 단계를 포함한다.
바람직하게, 상기 그래뉼라 자성합금층을 상기 배선층 상부에 형성하거나 상기 배선층을 에워싸도록 형성한다. 상기 제1 자성 박막은 Co-Fe 자성 박막이다. 상기 제2 자성 박막은 Ni-Fe 자성 박막이다. 상기 폴리아미드 산을 N-메틸 피로리딘(N-methyl pyrrolidine)에 의해 희석하는 단계를 더 포함한다. 상기 제1 자성박막 및 제2 자성박막 상부에 폴리아미드 산을 스핀코팅하여 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 의한 노이즈 감쇄층을 나타낸 단면도이다.
도 1을 참조하면, 그래뉼라 자성합금층(11)과, 그래뉼라 자성합금층(11)에 접촉하여 형성되는 절연성 고분자층(12)을 포함하며, 그래뉼라 자성합금층(11)은 전자기파를 차폐하고, 절연성 고분자층(12)은 그래뉼라 자성합금층(11)을 접착시키며 보호하는 노이즈 감쇄층(10)이 예시된다.
그래뉼라 자성합금층(11)은 Co-Fe 그래뉼라 자성층(11a)과 Ni-Fe 그래뉼라 자성층(11b)을 포함한다. Co-Fe 그래뉼라 자성층의 Co/Fe 몰비는 10% 내지 90% 이며, Ni-Fe 그래뉼라 자성층의 Ni/Fe 몰비는 10% 내지 90% 인 것이 바람직하다.
유전성 고분자층(12) 또는 절연성 고분자층(12)은 폴리이미드를 포함하며, 그래뉼라 자성합금층(11)을 기판(미도시) 또는 다른 그래뉼라 자성합금층(미도시)에 접착시키거나 외부로부터의 물리적인 손상을 방지할 수도 있다.
이와 같은 노이즈 감쇄층(10)은 노이즈원(noise source), 예컨대 전송선 또 는 배선층이 형성된 실리콘 회로기판, 연성·경성 회로기판, 실리콘 기판 또는 폴리이미드 필름 상부/하부 또는 그 내부에 삽입함으로써(embedded), 자성손실에 의해서 노이즈 또는 전자기파를 차폐할 수 있으며 초박형화가 가능하다.
한편, 상술한 바와 같은 노이즈 감쇄층(10)은 그래뉼라 자성합금층(11)을 형성하는 단계와, 그래뉼라 자성합금층(11) 상부에 절연성 고분자층(12)을 형성하는 단계를 포함하며, 그래뉼라 자성합금층(11) 및 절연성 고분자층(12)을 형성하는 단계는, Co-Fe 자성 박막(11a) 및 Ni-Fe 자성 박막(11b)을 소정의 두께로 각각 형성하는 단계와 Co-Fe 자성 박막(11a) 및 Ni-Fe 자성 박막(11b) 상부에 N-메틸 피로리딘(N-methyl pyrrolidine)에 의해 희석된 폴리아미드 산을 스핀코팅하여 형성한 후 건조하는 단계와 Co-Fe 자성 박막(11a) 및 Ni-Fe 자성 박막(11b)과 건조된 폴리아미드 산을 소정의 온도에서 소정의 시간동안 열처리하는 단계를 포함하는 제조방법에 의해 제조될 수 있다.
도 2는 본 발명의 다른 실시예에 의한 노이즈 감쇄 회로기판을 나타낸 단면도이다.
도 2를 참조하면, 기판(21) 상부에 형성된 배선층(22)과, 배선층(22)을 덮는 그래뉼라 자성합금층(23)과, 그래뉼라 자성합금층(23) 상부에 형성되는 절연성 고분자층(24)을 포함하며, 그래뉼라 자성합금층(23)은 배선층(22)을 전자기파로부터 차폐하고, 절연성 고분자층(24)은 그래뉼라 자성합금층(23)을 접착시키며 보호하는 노이즈 감쇄 회로기판(20)이 예시된다.
배선층(22)이 형성된 기판(21)은 실리콘 회로기판, 연성·경성 회로기판, 실 리콘 기판 또는 폴리이미드 필름을 의미하는 것으로, 특별히 한정되지 않음은 물론이다. 또한, 배선층(22)은 노이즈원으로서 전송선을 포함할 수도 있음은 물론이다.
그래뉼라 자성합금층(23)은 Co-Fe 그래뉼라 자성층(23a)과 Ni-Fe 그래뉼라 자성층(23b)을 포함한다. Co-Fe 그래뉼라 자성층의 Co/Fe 몰비는 10% 내지 90% 이며, Ni-Fe 그래뉼라 자성층의 Ni/Fe 몰비는 10% 내지 90% 인 것이 바람직하다. 또한, Co-Fe 그래뉼라 자성층(23a)과 Ni-Fe 그래뉼라 자성층(23b)의 두께는 1nm 내지 20nm 가 바람직하나 특별히 이에 한정되지 않음은 물론이다. 즉, 그래뉼라 형상 및 크기에 차이가 있으며 이에 따라 다양한 특성을 가지는 그래뉼라 자성합금층(23)의 형성이 가능하다.
한편, 그래뉼라 자성합급층(23)은 (a)에 예시된 바와 같이 배선층(22)을 전체적으로 덮는 구조로 형성될 수 있으며, (b)에 예시된 바와 같이 소정의 패턴으로 형성되어 배선층(22)만을 덮는 구조로 형성될 수도 있으나, 특별히 한정되지 않음은 물론이다.
유전성 고분자층(24) 또는 절연성 고분자층(24)은 폴리이미드를 포함하며, 그래뉼라 자성합금층(23)을 기판(미도시) 또는 다른 그래뉼라 자성합금층에 접착시키거나 외부로부터의 물리적인 손상을 방지할 수도 있다.
예시된 바와 같이, 다층의 배선층(22)이 형성되는 예에 있어서, 배선층(22)을 덮는 그래뉼라 자성합금층(23)과 그래뉼라 자성합금층(23) 상부에 형성되는 절연성 고분자층(24)을 반복적으로 적층하여 형성함으로써 내부 또는 외부로부터의 전자기파를 차폐할 수 있으며 굽힘특성이 양호하며, 다층 회로기판 또는 다층집적 회로기판과 같이 적층하기 위해 별도의 접착층을 필요로 하지않는다.
도 3은 본 발명의 또 다른 실시예에 의한 노이즈 감쇄 회로기판을 나타낸 단면도이다.
도 3을 참조하면, 기판(31) 상부에 형성된 배선층(32)과, 배선층(32)을 덮는 절연성 고분자층(33)과, 절연성 고분자층(33) 상부에 형성되는 그래뉼라 자성합금층(34)을 포함하며, 그래뉼라 자성합금층(34)은 배선층(32)을 전자기파로부터 차폐하고, 절연성 고분자층(33)은 그래뉼라 자성합금층(34)을 접착시키며 보호하는 노이즈 감쇄 회로기판(30)이 예시된다. 여기서, 도 2의 실시예의 구성요소와 실질적으로 동일한 구성요소에 대한 설명은 생략하기로 한다.
절연성 고분자층(33)이 (a)에 예시된 바와 같이 단일 배선층(32)을 덮으며, 그 상부에 그래뉼라 자성합금층(34)/절연성 고분자층(33)의 적층구조로 형성될 수 있으며, (b)에 예시된 바와 같이 배선층(32)을 덮는 절연성 고분자층(33) 상부에 그래뉼라 자성합금층(34)/절연성 고분자층(33)이 형성되는 다층 구조로 형성될 수도 있으나, 특별히 한정되지 않음은 물론이다.
한편, 도 2 또는 도 3의 실시예에 의한 노이즈 감쇄 회로기판(20,30)을 제조하는 제조방법은 다음과 같다.
기판(21,31), 예컨대 실리콘 회로기판, 연성·경성 회로기판, 실리콘 기판 또는 폴리이미드 필름 상부에 배선층(22,32)을 형성한다.
이후, 배선층(22,32)을 전자기파로부터 차폐하는 형상으로 그래뉼라 자성합 금층(23,34)을 형성하며 그래뉼라 자성합금층(23,34) 상부에 절연성 고분자층(24,33)을 형성하는데, 그래뉼라 자성합금층(23,34) 및 절연성 고분자층(24,33)을 형성하는 단계는, DC 마크네트론 방식의 스퍼터 장치를 사용하여 Co-Fe 자성 박막(23a,34a) 및 Ni-Fe 자성 박막(23b,34b)을 소정의 두께로 각각 형성하는 단계와 Co-Fe 자성 박막(23a,34a) 및 Ni-Fe 자성 박막(23b,34b) 상부에 N-메틸 피로리딘(N-methyl pyrrolidine)에 의해 희석된 폴리아미드 산을 스핀코팅하여 형성한 후 건조하는 단계와 Co-Fe 자성 박막(23a,34a) 및 Ni-Fe 자성 박막(23b,34b)과 건조된 폴리아미드 산을 소정의 온도에서 소정의 시간동안 열처리하는 단계를 포함한다. 한편, 그래뉼라 자성합금층(23,34)을 배선층(22,32) 상부에 형성하거나 배선층(22,32)을 에워싸도록 형성할 수도 있다.
여기서, Co-Fe 자성 박막(23a,34a) 및 Ni-Fe 자성 박막(23b,34b)을 형성하기 위한 스퍼터 장치는 주 챔버에 자성합금 타겟과 이온밀링장치가 장착된 고진공 스퍼터링 장치를 사용하였다. Co-Fe 자성 박막(23a,34a) 및 Ni-Fe 자성 박막(23b,34b)의 제조 조건은 스퍼터링 가스로 99.999% Ar 가스를 사용하였으며 잔류가스의 영향을 최소화하기 위하여 챔버 내의 진공을 주 챔버에서는 1.0 * 10-8 torr 이하, 로드-락 챔버(load-lock chamber)는 5 * 10-7 torr 이하로 유지하였다. Co-Fe 자성 박막(23a,34a)은 증착속도가 1.5Å/sec 내지 2.5Å/sec가 되도록 가스의 유량, 증착압력, 또는 증착파워의 증착조건을 조절하였으며, Ni-Fe 자성 박막(23b,34b)은 증착속도가 1Å/sec 내지 2Å/sec가 되도록 증착조건을 조절하여 제조하였다. 제조 공정 중 Co-Fe 자성 박막(23a,34a) 및 Ni-Fe 자성 박막(23b,34b)에 유도자기이방성 및 교환바이어스 고정 방향을 유도하기 위해 시편 내에 10±5 Oe의 균일한 자기장이 생성될 수 있는 시편 홀더를 제작하여 사용하였다. 기판(21,31)의 소정의 위치에 Co-Fe 자성 박막(23a,34a) 및 Ni-Fe 자성 박막(23b,34b)를 형성하고 그 상부에 폴리아미드 산(polyamic acid) 용액을 스핀코팅기를 이용하여 2500 rpm에서 30초간 코팅한 후 건조하였다. 건조한 시료는 섭씨 10도 내지 450도의 산화 분위기, 수소 분위기, 또는 진공 분위기에서 각각 열처리하여 그래뉼라 자성 합금층(23,34)을 형성하였다.
여기서, 절연성 고분자층(24,33)은 절연성이 우수한 폴리이미드 필름으로서, 피로멜리트산 이무수물(pyromellitic dianhydride : PMDA)와 옥시디아닐린(oxydianiline) 용매로 N-메틸 피로리딘(NMP)을 사용하여 반응시킨 폴리아미드 산 용액을 코팅하여 실질적으로 섭씨 250도에서 450도 열경화하여 폴리이미드 필름을 제조하였다. 한편, 낮은 온도에서 반응이 필요한 용도에서는 감광성 모노머를 첨가하여 반응시킨 감광성 폴리이미드산 용액을 사용하여 폴리이미드 필름을 제조하였다. 절연성 고분자층(24,33)의 두께는 폴리아미드 산 용액의 농도를 조절하여 1nm 내지 100nm의 두께로 조절하였으나, 이에 한정되는 것이 아님은 물론이다.
도 4는 다양한 조건에서 제조한 노이즈 감쇄 회로기판의 손실전력/입력전력 비를 나타낸 그래프이다.
도 4를 참조하면, 서로다른 열처리환경 및 서로다른 열처리온도에 해당하는 제조방법으로 제조한 다양한 노이즈 감쇄 회로기판(제조방법1 내지 제조방법5)의 전자기파의 주파수에 따른 손실전력/입력전력 비를 실험한 결과를 나타낸 그래프이 다.
이러한 비교 실험은 시편을 네트워크 분석기(network analyzer, HP 8720)를 이용하여 유전체 기판 상에 형성한 마이크로 스트립 라인(microstrip line) 상부에 20 * 10 mm의 노이즈 감쇄층을 형성하여 전송선로간의 투과계수(S21)와 반사계수(S11)를 측정하였다.
전자기파의 감쇄효과는 다음의 수학식 1에 의한 손실전력과 입력전력 비(Ploss/Pin)로 평가하였다.
Figure 112005061339630-pat00001
노이즈 감쇄층의 손실/입력 전력비와 노이즈 감쇄층이 없을 경우의 마이크로 스트립 라인 자체의 손실/입력 전력비 차이(
Figure 112005061339630-pat00002
)는 다음의 수학식 2에 의해 산출하였다.
Figure 112005061339630-pat00003
본 비교실험에 의한 그래프를 통해서 알 수 있는 바와 같이, 광범위한 주파수 대역에서 양호한 노이즈 감쇄효과를 보임을 알 수 있다.
본 비교실험에서 테스트된 서로다른 열처리환경 및 서로다른 열처리온도에 해당하는 제조방법(제조방법1 내지 제조방법5)을 후술하고자 한다.
<제조방법1>
기판상에 형성된 노이즈원, 예컨대 전송선 또는 배선층 상부에 N-메틸 피로리딘에 희석된 폴리아미드 산을 스핀코팅한 후 건조하고, 상온에서 광경화하여 폴리이미드 필름을 형성하였다. 그 상부에 DC 마그네트론 방식의 스퍼터 장치를 사용하여 Co-Fe 자성 박막 및 Ni-Fe 자성 박막을 각각 50Å 두께로 형성하고 그 상부에 N-메틸 피로리딘에 휘석된 폴리아미드 산을 스핀코팅한 후 건조하고 공기중에서 실질적으로 섭씨 250도에서 1시간동안 열처리하였다. 동일한 과정에 의해서 10층의 그래뉼라 자성합금층/절연성 고분자층의 다층구조의 노이즈 감쇄 회로기판을 제조하였다.
<제조방법2>
<제조방법1>과 동일한 방법으로 Co-Fe 자성 박막 및 Ni-Fe 자성 박막을 각각 50Å 두께로 형성하고 그 상부에 N-메틸 피로리딘에 휘석된 폴리아미드 산을 스핀코팅한 후 건조하고 공기중에서 실질적으로 섭씨 30도에서 1시간동안 열처리하였다. 동일한 과정에 의해서 10층의 그래뉼라 자성합금층/절연성 고분자층의 다층구조의 노이즈 감쇄 회로기판을 제조하였다.
<제조방법3>
<제조방법1>과 동일한 방법으로 Co-Fe 자성 박막 및 Ni-Fe 자성 박막을 각각 50Å 두께로 형성하고 그 상부에 N-메틸 피로리딘에 휘석된 폴리아미드 산을 스핀코팅한 후 건조하고 공기중에서 실질적으로 섭씨 400도에서 1시간동안 열처리하였 다. 동일한 과정에 의해서 10층의 그래뉼라 자성합금층/절연성 고분자층의 다층구조의 노이즈 감쇄 회로기판을 제조하였다.
<제조방법4>
<제조방법1>과 동일한 방법으로 Co-Fe 자성 박막 및 Ni-Fe 자성 박막을 각각 50Å 두께로 형성하고 그 상부에 N-메틸 피로리딘에 휘석된 폴리아미드 산을 스핀코팅한 후 건조하고 진공중에서 실질적으로 섭씨 30도에서 1시간동안 열처리하였다. 동일한 과정에 의해서 10층의 그래뉼라 자성합금층/절연성 고분자층의 다층구조의 노이즈 감쇄 회로기판을 제조하였다.
<제조방법5>
<제조방법1>과 동일한 방법으로 Co-Fe 자성 박막 및 Ni-Fe 자성 박막을 각각 50Å 두께로 형성하고 그 상부에 N-메틸 피로리딘에 휘석된 폴리아미드 산을 스핀코팅한 후 건조하고 진공중에서 실질적으로 섭씨 400도에서 1시간동안 열처리하였다. 동일한 과정에 의해서 10층의 그래뉼라 자성합금층/절연성 고분자층의 다층구조의 노이즈 감쇄 회로기판을 제조하였다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.
본 발명에 의하면, 노이즈가 방사되는 인쇄회로기판, 실리콘 집적 회로기판, 고분자 필름, 또는 연성기판 내부/상부에 폴리이미드층과 나노 그래뉼라 자성합금층으로 구성된 유무기 복합 노이즈 감쇄층을 노이즈원 주변에 패턴화하여 삽입하거 나 필름 형태로 배치함으로써, 라디오 주파수(RF) 대역에서 양호한 노이즈 감쇄특성을 가지는 효과가 있다.
또한, 수동소자를 부품형태로 실장하지 않고 박막 또는 삽입형으로 적용할 수 있어서, 고집적 회로소자와 같은 초소형 소자에 대한 전자기파 간섭을 줄이는 데 효과가 있다.
더 나아가, 신속한 노이즈 차폐가 가능하며 회로의 소형화, 고밀도화를 성취할 수 있으며 유무기 복합화에 의하여 접착성이 낮은 금속과 폴리머의 접착특성이 향상되어 굽힘특성이 향상되는 효과가 있다.

Claims (20)

  1. Co-Fe 그래뉼라 자성층 및 Ni-Fe 그래뉼라 자성층를 포함하는 그래뉼라 자성합금층과,
    상기 그래뉼라 자성합금층에 접촉하여 형성되는 절연성 고분자층을 포함하며,
    상기 그래뉼라 자성합금층은 전자기파를 차폐하고, 상기 절연성 고분자층은 폴리이미드를 포함하며, 상기 그래뉼라 자성합금층을 접착시키며 보호하는 노이즈 감쇄층.
  2. 제 1 항에 있어서,
    상기 Co-Fe 그래뉼라 자성층의 Co/Fe 몰비는 10% 내지 90% 인 노이즈 감쇄층.
  3. 제 1 항에 있어서,
    상기 Ni-Fe 그래뉼라 자성층의 Ni/Fe 몰비는 10% 내지 90% 인 노이즈 감쇄층.
  4. 그래뉼라 자성합금층을 형성하는 단계와,
    상기 그래뉼라 자성합금층 상부에 절연성 고분자층을 형성하는 단계를 포함 하며,
    상기 그래뉼라 자성합금층 및 절연성 고분자층을 형성하는 단계는, 제1 자성박막 및 제2 자성박막을 소정의 두께로 각각 형성하는 단계와 상기 제1 자성박막 및 제2 자성박막 상부에 폴리아미드 산을 형성한 후 건조하는 단계와 상기 제1 자성박막 및 제2 자성박막과 상기 건조된 폴리아미드 산을 소정의 온도에서 소정의 시간동안 열처리하는 단계를 포함하는 노이즈 감쇄층 제조방법.
  5. 제 4 항에 있어서,
    상기 제1 자성 박막은 Co-Fe 자성 박막인 노이즈 감쇄층 제조방법.
  6. 제 4 항에 있어서,
    상기 제2 자성 박막은 Ni-Fe 자성 박막인 노이즈 감쇄층 제조방법.
  7. 제 4 항에 있어서,
    상기 폴리아미드 산을 N-메틸 피로리딘(N-methyl pyrrolidine)에 의해 희석하는 단계를 더 포함하는 노이즈 감쇄층 제조방법.
  8. 제 4 항에 있어서,
    상기 제1 자성박막 및 제2 자성박막 상부에 폴리아미드 산을 스핀코팅하여 형성하는 노이즈 감쇄층 제조방법.
  9. 기판 상부에 형성된 배선층과,
    상기 배선층을 덮는 그래뉼라 자성합금층과,
    상기 그래뉼라 자성합금층 상부에 형성되는 절연성 고분자층을 포함하며,
    상기 그래뉼라 자성합금층은 상기 배선층을 전자기파로부터 차폐하고, 상기 절연성 고분자층은 상기 그래뉼라 자성합금층을 접착시키며 보호하는 노이즈 감쇄 회로기판.
  10. 기판 상부에 형성된 배선층과,
    상기 배선층을 덮는 절연성 고분자층과,
    상기 절연성 고분자층 상부에 형성되는 그래뉼라 자성합금층을 포함하며,
    상기 그래뉼라 자성합금층은 상기 배선층을 전자기파로부터 차폐하고, 상기 절연성 고분자층은 상기 그래뉼라 자성합금층을 접착시키며 보호하는 노이즈 감쇄 회로기판.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 그래뉼라 자성합금층은 Co-Fe 그래뉼라 자성층 또는 Ni-Fe 그래뉼라 자성층을 포함하는 노이즈 감쇄 회로기판.
  12. 제 9 항 또는 제 10 항에 있어서,
    상기 절연성 고분자층은 폴리이미드를 포함하는 노이즈 감쇄 회로기판.
  13. 제 11 항에 있어서,
    상기 Co-Fe 그래뉼라 자성층의 Co/Fe 몰비는 10% 내지 90% 인 노이즈 감쇄 회로기판.
  14. 제 11 항에 있어서,
    상기 Ni-Fe 그래뉼라 자성층의 Ni/Fe 몰비는 10% 내지 90% 인 노이즈 감쇄 회로기판.
  15. 기판 상부에 배선층을 형성하는 단계와,
    상기 배선층을 전자기파로부터 차폐하는 형상으로 그래뉼라 자성합금층을 형성하는 단계와,
    상기 그래뉼라 자성합금층 상부에 절연성 고분자층을 형성하는 단계를 포함하며,
    상기 그래뉼라 자성합금층 및 절연성 고분자층을 형성하는 단계는, 제1 자성박막 및 제2 자성박막을 소정의 두께로 각각 형성하는 단계와 상기 제1 자성박막 및 제2 자성박막 상부에 폴리아미드 산을 형성한 후 건조하는 단계와 상기 제1 자성박막 및 제2 자성박막과 상기 건조된 폴리아미드 산을 소정의 온도에서 소정의 시간동안 열처리하는 단계를 포함하는 노이즈 감쇄 회로기판 제조방법.
  16. 제 15 항에 있어서,
    상기 그래뉼라 자성합금층을 상기 배선층 상부에 형성하거나 상기 배선층을 에워싸도록 형성하는 노이즈 감쇄 회로기판 제조방법.
  17. 제 15 항에 있어서,
    상기 제1 자성 박막은 Co-Fe 자성 박막인 노이즈 감쇄 회로기판 제조방법.
  18. 제 15 항에 있어서,
    상기 제2 자성 박막은 Ni-Fe 자성 박막인 노이즈 감쇄 회로기판 제조방법.
  19. 제 15 항에 있어서,
    상기 폴리아미드 산을 N-메틸 피로리딘(N-methyl pyrrolidine)에 의해 희석하는 단계를 더 포함하는 노이즈 감쇄 회로기판 제조방법.
  20. 제 15 항에 있어서,
    상기 제1 자성박막 및 제2 자성박막 상부에 폴리아미드 산을 스핀코팅하여 형성하는 노이즈 감쇄 회로기판 제조방법.
KR1020050101709A 2005-10-27 2005-10-27 노이즈 감쇄층, 노이즈 감쇄 회로기판 및 이들의 제조방법 KR100716679B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050101709A KR100716679B1 (ko) 2005-10-27 2005-10-27 노이즈 감쇄층, 노이즈 감쇄 회로기판 및 이들의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050101709A KR100716679B1 (ko) 2005-10-27 2005-10-27 노이즈 감쇄층, 노이즈 감쇄 회로기판 및 이들의 제조방법

Publications (2)

Publication Number Publication Date
KR20070045430A KR20070045430A (ko) 2007-05-02
KR100716679B1 true KR100716679B1 (ko) 2007-05-09

Family

ID=38271160

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050101709A KR100716679B1 (ko) 2005-10-27 2005-10-27 노이즈 감쇄층, 노이즈 감쇄 회로기판 및 이들의 제조방법

Country Status (1)

Country Link
KR (1) KR100716679B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9607950B2 (en) 2014-02-05 2017-03-28 Samsung Electronics Co., Ltd. Package substrate and semiconductor package including the same

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090107103A (ko) * 2008-04-08 2009-10-13 주식회사 이엠따블유안테나 유전체와 자성체의 수평 주기 구조를 갖는 복합 구조체를이용한 안테나
KR101070778B1 (ko) 2009-01-22 2011-10-06 한국과학기술연구원 자성 복합 분말, 이의 제조방법 및 이를 포함하는 전자파 노이즈 억제 필름

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06140687A (ja) * 1992-10-26 1994-05-20 Hitachi Maxell Ltd 磁気抵抗素子用磁性薄膜およびその製造方法
JPH0935927A (ja) * 1995-07-20 1997-02-07 Tokin Corp 複合磁性体及びそれを用いた電磁干渉抑制体
JPH10241935A (ja) 1997-02-28 1998-09-11 Toshiba Corp 磁気記録媒体およびその製造方法
JPH10308320A (ja) 1997-05-02 1998-11-17 Sumitomo Metal Ind Ltd 磁気抵抗効果膜の製造方法
KR20050085864A (ko) * 2002-12-27 2005-08-29 티디케이가부시기가이샤 그래뉼러 물질, 자성박막, 자기소자

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06140687A (ja) * 1992-10-26 1994-05-20 Hitachi Maxell Ltd 磁気抵抗素子用磁性薄膜およびその製造方法
JPH0935927A (ja) * 1995-07-20 1997-02-07 Tokin Corp 複合磁性体及びそれを用いた電磁干渉抑制体
JPH10241935A (ja) 1997-02-28 1998-09-11 Toshiba Corp 磁気記録媒体およびその製造方法
JPH10308320A (ja) 1997-05-02 1998-11-17 Sumitomo Metal Ind Ltd 磁気抵抗効果膜の製造方法
KR20050085864A (ko) * 2002-12-27 2005-08-29 티디케이가부시기가이샤 그래뉼러 물질, 자성박막, 자기소자

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9607950B2 (en) 2014-02-05 2017-03-28 Samsung Electronics Co., Ltd. Package substrate and semiconductor package including the same

Also Published As

Publication number Publication date
KR20070045430A (ko) 2007-05-02

Similar Documents

Publication Publication Date Title
KR101292643B1 (ko) 그래핀을 포함하는 전자파 감쇄 및 방열용 필름 및 이를 포함하는 전자기 소자
US8017255B2 (en) Electromagnetic noise suppressor, structure with electromagnetic noise suppressing function, and method of manufacturing the same
CN110034075B (zh) 使用具有导电性的模制材料的电路封装
US20030062965A1 (en) Circuit board having ferrite containing layer
KR101548777B1 (ko) 노이즈 제거 필터
JP6169395B2 (ja) 共振器
KR100716679B1 (ko) 노이즈 감쇄층, 노이즈 감쇄 회로기판 및 이들의 제조방법
US20060115770A1 (en) Printed circuit board including embedded capacitor and method of fabricating same
KR100882388B1 (ko) 과립형 자기막을 포함하는 배선기판
KR100636826B1 (ko) 노이즈 감쇄 연성필름 및 이를 포함하는 전자기파 차폐 회로기판
JP2012526371A (ja) ハイ・インピーダンス・トレース
JPH09116289A (ja) ノイズ抑制型電子装置およびその製造方法
JP2001284878A (ja) 配線基板
WO2012176933A1 (ja) ノイズ抑制装置及びそれを搭載した多層プリント基板
KR100712836B1 (ko) 전자기파 간섭 차폐용 다층 필름 및 이를 포함하는회로기판
WO2002043135A1 (en) Semiconductor device and its manufacturing method
KR20130058292A (ko) 전자파 차폐장치
Lin et al. Sensitivity Analysis of Local Soldermask and Coverlay in High Speed Transimission Lines for DDR5 Applications to Reduce FEXT
WO2022210153A1 (ja) 構造体、構造体の製造方法、及び組成物
JP5128050B2 (ja) フレキシブルフラットケーブルの製造方法
TW202418310A (zh) 結構體及結構體之製造方法
JP2001284755A (ja) 配線基板
JPH07212043A (ja) プリント配線基板およびマルチワイヤー配線基板
KR100645629B1 (ko) 유전체 다층코팅 분말 및 이를 이용한 복합유전체재료
JP2011114719A (ja) 高周波デバイス

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130430

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140507

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150527

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee