KR100709577B1 - 플라즈마를 이용한 식각방법 - Google Patents

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Abstract

본 발명은 피식각층이 형성된 웨이퍼를 플라즈마 식각장비내에 로딩하는 단계와 상기 웨이퍼 상부에 웨이퍼를 덮도록 제1메쉬와 제2메쉬를 차례로 설치하는 단계 및 플라즈마를 생성하여 상기 피식각층을 소정패턴으로 식각하는 단계를 포함하여 이루어지는 플라즈마를 이용한 식각방법을 제공한다. 본 발명은 플라즈마 소오스에서 생성된 전기적 입자를 메쉬를 이용하여 제어함으로써 공정의 마진을 확보할 수 있다.
이중 게이트, 폴리실리콘, 플라즈마, 메쉬

Description

플라즈마를 이용한 식각방법{Etching process using plasma}
도1은 본 발명의 이중 폴리실리콘 게이트 식각에 이용되는 식각장비를 나타낸 도면.
도2는 이중 폴리실리콘게이트 식각시의 문제점을 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : RF 코일 2 : 제1메쉬
3 : 제2메쉬
본 발명은 플라즈마를 이용한 식각방법에 관한 것으로, 특히 식각장비를 변경하여 이중 폴리실리콘게이트 식각공정시의 식각 프로파일을 제어할 수 있는 이중 폴리실리콘 게이트의 식각방법에 관한 것이다.
0.1㎛ 이하의 게이트 형성을 위한 식각공정에서 낮은 문턱전압을 얻기 위해 서는 이중 게이트(dual gate) 기술의 적용이 예상된다. 그러나 이중 게이트 형성시 p+폴리실리콘과 n+폴리실리콘이 함께 상존하므로 폴리실리콘의 도핑 차이에 의해 게이트 식각프로파일 조절에 어려움이 있다.
기존의 장비에서는 특정한 전력의 공급에 의하여 생성된 이온과 래디컬(radical)에 의하여 게이트 형성을 위한 폴리실리콘의 식각이 진행된다. 따라서 웨이퍼내에서 패턴이 특정한 전기적 특성을 가지고 있을 경우에는 문제가 되지 않았던 현상이 이중게이트에서는 문제가 될 수 있다.
즉, 이중 폴리실리콘게이트를 구성하는 n+폴리실리콘의 경우에는 P(phosphorus)이 1021atom/cm3정도 도핑되어 음성(negative) 전기적 특성을 가지고 있으나, 반대로 p+폴리실리콘의 경우에는 B(boron)가 1020atom/cm3 정도로 도핑되어 전기적으로 양성인(positive) 성격을 가지고 있다.
장비내에서 식각이 이루어지는 동안 주식각(main etch)과 과도 식각(overetch)시에 상대적으로 다른 식각특성이 예상된다. 주식각시에는 웨이퍼 전면에 폴리실리콘이 증착되어 있기 때문에 플라즈마에서 공급되는 전기적 입자들에 의한 영향이 미세하나, 과도식각시에는 폴리실리콘 패턴이 형성되어 각 패턴들이 분리되어 있는 상태이기 때문에 플라즈마에 의해 대전된 입자들에 의한 전기적 영향에 매우 민감하다. 따라서 실제 식각시에는 도2에 나타낸 바와 같이 물리적 식각에 관여하는 이온입자들에 의해 n+폴리실리콘의 식각프로파일이 p+ 폴리실리콘의 프로파일보다 보잉(bowing) 및 측면식각(laternal etch)의 특성을 나타낸다.
본 발명은 상기 문제점을 해결하기 위한 것으로써, 식각장비를 변경하여 이중 폴리실리콘게이트 식각공정시의 식각 프로파일을 제어할 수 있는 플라즈마를 이용한 식각방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 플라즈마를 이용한 식각방법은 피식각층이 형성된 웨이퍼를 플라즈마 식각장비내에 로딩하는 단계와; 상기 웨이퍼 상부에 웨이퍼를 덮도록 제1메쉬와 제2메쉬를 차례로 설치하는 단계; 및 플라즈마를 생성하여 상기 피식각층을 소정패턴으로 식각하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1에 본 발명에 의한 플라즈마 식각장비를 나타내었다. 도1에 나타낸 식각장비는 소오스에서 플라즈마가 생성된 후, 확산에 의하여 대전된 입자 및 래디컬이 실제 식각이 이루어지는 웨이퍼까지 다운스트림(downstream)되는 어떠한 식각장비라도 무관하나, 일반적으로 폴리실리콘 식각시 많이 사용되는 TCP형 장비를 모델로 하였다.
웨이퍼(10)상에 이중 폴리실리콘게이트 형성을 위해 n+폴리실리콘과 p+폴리실리콘(도시하지 않음)을 차례로 증착한 후, 이 웨이퍼를 도1에 나타낸 바와 같은 플라즈마 식각장비내에 넣은 후, 그 상부에 웨이퍼를 덮도록 제1메쉬(2)와 제2메쉬(3)를 도시한 바와 같이 설치한 다음, RF코일(1)에 의해 폴리실리콘 식각을 위한 플라즈마를 생성한다.
상기와 같이 생성된 대전된 입자와 래디컬은 밀도차이와 플라즈마 내의 전자기장에 의하여 이동이 시작되며, 특히 밀도차이에 의해 Z축 방향으로 확산되어 간다. 확산된 입자들은 웨이퍼에 도달하기 전에 먼저 제1메쉬(3)를 만나게 된다. 이 제2메쉬는 패러디 실드(Farady sheild)로서 도체로 이루어져 있다. 따라서 제2메쉬(3) 표면에는 실드가 형성되어 음의 전기적 특성을 가진 입자들은 제2메쉬(3)를 통과할 수 없게 된다. 한편, 제2메쉬(3)의 아래부분에는 전자기장이 없는 상태가 된다. 그러나 이곳을 통과한 양성 입자들은 아직도 식각특성에 영향을 미치므로 제1의 메쉬(2)를 웨이퍼 바로 상단에 설치한다. 제1메쉬(2)의 목적은 상기 도체로 이루어진 제2메쉬(3)를 통과한 전기적으로 양성인 입자들을 제어하기 위한 것으로, 제1메쉬에는 음의(-) DC바이어스가 인가된다. 인가되는 DC 바이어스에 따라 통과되는 양성 입자들의 밀도와 에너지를 조절함으로써 상기 웨이퍼(10)상에 증착된 p+/n+ 폴리실리콘의 식각프로파일을 조절한다.
본 발명의 식각방법에 있어서는 상기 제1 및 제2메쉬를 통과한 중성의 전기적 특성을 가진 래디컬만이 폴리실리콘의 과도식각시 사용되게 된다.
상기와 같이 제1메쉬에 인가되는 DC 바이어스를 조절함으로써 폴리실리콘의 식각프로파일과 식각율을 조절할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이중 폴리실리콘게이트의 식각프로파일을 조절하기 위해서는 n+폴리실리콘층의 프로파일을 수직으로 형성하기 위하여 p+폴리실리콘층에 불필요하게 과다한 측벽 보호가 이루어지며, 이에 따른 부수적인 효과로 식각패턴 밀도가 낮은 지역과 높은 지역간의 CD 변화가 수반된다. 즉, 동시에 p+/n+ 폴리실리콘층들의 프로파일을 제어할 수 있더라도 이에 따른 다른 공정마진은 작아질 수 밖에 없다. 따라서 플라즈마내의 전기적 입자의 제어가 없이는 이러한 공정을 수행하기가 어렵다. 그러나 본 발명은 플라즈마 소오스에서 생성된 전기적 입자를 메쉬를 이용하여 제어함으로써 공정의 마진을 확보할 수 있다.

Claims (8)

  1. 피식각층이 형성된 웨이퍼를 플라즈마 식각장비내에 로딩하는 단계와;
    상기 웨이퍼 상부에 웨이퍼를 덮도록 제1메쉬와 제2메쉬를 차례로 설치하는 단계; 및
    플라즈마를 생성하여 상기 피식각층을 소정패턴으로 식각하는 단계;
    를 포함하여 이루어지는 플라즈마를 이용한 식각방법.
  2. 제1항에 있어서,
    상기 제1메쉬는 플라즈마내의 양성 입자의 입사를 제어하고, 제2메쉬는 음성 입자의 밀도를 제어하는 것을 특징으로 하는 플라즈마를 이용한 식각방법.
  3. 제1항에 있어서,
    상기 식각장비는 소오스에서 플라즈마가 생성되어 확산에 의하여 대전된 입자 및 래디컬이 실제 식각이 이루어지는 웨이퍼까지 다운스트림되는 식각장비인 것을 특징으로 하는 플라즈마를 이용한 식각방법.
  4. 제1항에 있어서,
    상기 피식각층은 이중 폴리실리콘 게이트 형성을 위한 n+폴리실리콘과 p+폴리실리콘의 적층막임을 특징으로 하는 플라즈마를 이용한 식각방법.
  5. 제1항에 있어서,
    상기 제1메쉬는 도체로 이루어진 패러디 실드인 것을 특징으로 하는 플라즈마를 이용한 식각방법.
  6. 제1항에 있어서,
    상기 제2메쉬는 음의 전기적 특성을 가진 입자들의 통과를 방지하는 역할을 하는 것을 특징으로 하는 플라즈마를 이용한 식각방법.
  7. 제1항에 있어서,
    상기 제1메쉬는 상기 제2메쉬를 통과한 전기적으로 양성인 입자들을 제어하는 역할을 하는 것을 특징으로 하는 플라즈마를 이용한 식각방법.
  8. 제1항에 있어서,
    상기 제1메쉬에 음의(-) DC바이어스를 인가하는 것을 특징으로 하는 플라즈마를 이용한 식각방법.
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* Cited by examiner, † Cited by third party
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JPS63175427A (ja) * 1987-01-16 1988-07-19 Nec Corp ドライエツチング装置
US5304250A (en) * 1991-07-11 1994-04-19 Sony Corporation Plasma system comprising hollow mesh plate electrode
JPH06291088A (ja) * 1993-04-01 1994-10-18 Fujitsu Ltd エッチング方法および装置
JPH11162957A (ja) * 1997-11-28 1999-06-18 Nec Corp プラズマｃｖｄ装置とそのドライクリーニング方法
KR20000015407A (ko) * 1998-08-28 2000-03-15 조장연 질화갈륨계 반도체박막을 건식 식각하기 위한 유도결합형플라즈마 식각공정방법 및 그 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63175427A (ja) * 1987-01-16 1988-07-19 Nec Corp ドライエツチング装置
US5304250A (en) * 1991-07-11 1994-04-19 Sony Corporation Plasma system comprising hollow mesh plate electrode
JPH06291088A (ja) * 1993-04-01 1994-10-18 Fujitsu Ltd エッチング方法および装置
JPH11162957A (ja) * 1997-11-28 1999-06-18 Nec Corp プラズマｃｖｄ装置とそのドライクリーニング方法
KR20000015407A (ko) * 1998-08-28 2000-03-15 조장연 질화갈륨계 반도체박막을 건식 식각하기 위한 유도결합형플라즈마 식각공정방법 및 그 장치

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