KR100705215B1

KR100705215B1 - 테스트 패턴을 구비한 이미지센서 및 테스트 방법

Info

Publication number: KR100705215B1
Application number: KR1020010073415A
Authority: KR
Inventors: 박재영
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2001-11-23
Filing date: 2001-11-23
Publication date: 2007-04-06
Also published as: KR20030042673A

Abstract

본 발명은 이미지센서에서 에피택셜 웨이퍼의 특성을 테스트 하는 테스트 패턴을 구비한 이미지센서에 관한 것으로 이를 위한 본 발명은, 테스트 패턴을 구비한 이미지센서에 있어서, 상기 테스트 패턴은 제1 도전형으로 도핑된 반도체 기판; 상기 반도체 기판상에 형성되되 활성영역과 필드영역을 갖는 제1 도전형의 에피층; 상기 반도체 기판과 에피층을 포함하여 그 둘레에 형성된 제2 도전형의 웰; 및 상기 에피층상에 형성된 2개의 제1 도전형의 도핑영역를 포함하여 이루어진다. 또한 본 발명은 테스트 패턴을 구비한 이미지센서에 있어서, 상기 테스트 패턴은 제1 도전형으로 도핑된 반도체 기판; 상기 반도체 기판상에 형성되되 활성영역과 필드영역을 갖는 제1 도전형의 에피층; 상기 반도체기판과 에피층을 포함하여 그 둘레에 형성된 제2 도전형의 웰; 상기 에피층상에 형성된 2개의 제1 도전형의 도핑영역; 및 상기 에피층상에 형성되되 상기 반도체 기판과 접촉하는 제1 도전형의 도핑영역을 포함하여 이루어진다.

에피택셜층, 테스트 패턴, 이미지센서

Description

테스트 패턴을 구비한 이미지센서 및 테스트 방법{Image sensor with Test pattern and the method for Test}

도1은 본 발명의 일실시예에 따른 테스트 패턴의 평면도

도2는 본 발명의 일실시예에 따른 테스트 패턴의 제1 단면도

도3은 본 발명의 다른 실시예에 따른 테스트 패턴의 평면도

도4는 본 발명의 다른 실시예에 따른 테스트 패턴의 제2 단면도

*도면의 주요부분에 대한 부호의 설명*

10 : N 웰 20 : P-에피층

30 : P⁺ 도핑영역 40 : P⁺⁺ 기판

본 발명은 이미지센서에 관한 것으로 특히, 시모스 이미지센서에서 많이 사용하고 있는 에피택셜(epitaxial)층 (이하, P-에피층 이라 함)의 특성을 측정할 수 있는 테스트 패턴을 구비한 이미지센서에 관한 것이다.

일반적으로, 이미지센서라 함은 광학 영상(optical image)을 전기 신호로 변환시키는 이미지센서로서, 이중에서 전하결합소자(CCD : charge coupled device)는 개개의 MOS(Metal-Oxide-Silicon) 커패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 커패시터에 저장되고 이송되는 소자이며, 시모스(Complementary MOS) 이미지센서는 제어회로(control circuit) 및 신호처리회로(signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소수 만큼의 MOS트랜지스터를 만들고 이것을 이용하여 차례차례 출력(output)을 검출하는 스위칭 방식을 채용하는 소자이다.

CCD(charge coupled device)는 구동 방식이 복잡하고 전력소모가 많으며, 마스크 공정 스텝 수가 많아서 공정이 복잡하고 시그날 프로세싱 회로를 CCD 칩내에 구현 할 수 없어 원칩(One Chip)화가 곤란하다는 등의 여러 단점이 있는 바, 최근에 그러한 단점을 극복하기 위하여 서브-마이크론(sub-micron) CMOS 제조기술을 이용한 CMOS 이미지센서의 개발이 많이 연구되고 있다. CMOS 이미지센서는 단위 화소(Pixel) 내에 포토다이오드와 모스트랜지스터를 형성시켜 스위칭 방식으로 차례로 신호를 검출함으로써 이미지를 구현하게 되는데, CMOS 제조기술을 이용하므로 전력 소모도 적고 마스크 수도 20개 정도로 30∼40개의 마스크가 필요한 CCD 공정에 비해 공정이 매우 단순하며 여러 신호 처리 회로와 원칩화가 가능하여 차세대 이미지센서로 각광을 받고 있다.

이러한 시모스 이미지센서는 에피택셜 성장된 P-에피층과 N^- 불순물영역, 그리고 얕은 P⁰ 불순물영역이 P⁰/N^-/P-에피 구조를 형성하여 포토다이오드를 구성하게 된다. 즉, N^- 불순물영역과 P형 영역(P-에피층, P⁰ 영역)에 역바이어스를 인가해주면 N^-불순물영역과 P형 영역의 불순물 농도가 적절히 배합되었을 때 N^-불순물영역이 완전공핍(Fully Depletion)되게 되면서 N^-불순물영역 하부에 존재하는 P-에피층과 N^-불순물영역 상부에 존재하는 P⁰불순물영역으로 공핍영역이 확장되는바, 도펀트농도가 상대적으로 낮은 P-에피층으로 보다 많은 공핍층 확장이 일어난다. 이와같은 공핍영역은 입사하는 빛에 의해 생성된 광전하를 축적, 저장할 수 있어 이를 이용하여 이미지 재현에 사용하게 된다.

이와 같은 시모스 이미지센서는 고농도의 P⁺⁺기판에 저농도의 P-에피층이 형성된 웨이퍼를 사용하는데, P-에피 웨이퍼를 사용하는 이유는 다음과 같다. 첫째, 저농도의 P-에피층이 존재하므로 크고 깊게 공핍영역(Depletion region)을 증가시킬 수 있어 광전하를 모으기 위한 포토다이오드의 능력(ability)을 증가시킬 수 있기 때문에 광감도를 개선할 수 있다. 둘째, P-에피층의 하부에 고농도의 P⁺⁺기판을 갖게되면, 이웃하는 단위화소(pixel)로 전하가 확산되기 전에 이 전하가 빨리 재결합(Recombination)되기 때문에 광전하의 불규칙 확산(Random Diffusion)을 감소시켜 광전하의 전달 기능 변화를 감소시킬 수 있다.

종래에는 이와 같은 에피 웨이퍼의 특성을 평가하는 테스트 패턴이 없었기 때문에 웨이퍼 제작사에서 제공되는 저항값만이 웨이퍼 특성을 측정할 수 있는 유일한 데이터였으나 이 저항값은 실제로 공정이 진행되는 동안에 정확치가 못하여 신뢰할 만한 웨이퍼 특성 평가자료가 되지 못하였다.

즉, 동일한 프로세스를 진행한 웨이퍼에서도 실제 포토다이오드의 도핑 프로파일이 각기 다른 결과를(lot to lot variation) 보일 수 있었으며 이는 이미지센서의 광특성 변화 및 수율저하의 주요 요인으로 작용하였다.

본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 에피층의 자체특성을 평가할 수 있는 테스트 패턴을 구비한 이미지센서를 제공함을 그 목적으로 한다.

상기한 목적을 달성하기 위한 본 발명은, 테스트 패턴을 구비한 이미지센서에 있어서, 상기 테스트 패턴은 제1 도전형으로 도핑된 반도체 기판; 상기 반도체 기판상에 형성되되 활성영역과 필드영역을 갖는 제1 도전형의 에피층; 상기 반도체 기판과 에피층을 포함하여 그 둘레에 형성된 제2 도전형의 웰; 및 상기 에피층상에 형성된 2개의 제1 도전형의 도핑영역을 포함하여 이루어지며 또한 본 발명은 테스트 패턴을 구비한 이미지센서에 있어서, 상기 테스트 패턴은 제1 도전형으로 도핑 된 반도체 기판; 상기 반도체 기판상에 형성되되 활성영역과 필드영역을 갖는 제1 도전형의 에피층; 상기 반도체기판과 에피층을 포함하여 그 둘레에 형성된 제2 도전형의 웰; 상기 에피층상에 형성된 2개의 제1 도전형의 도핑영역; 및 상기 에피층상에 형성되되 상기 반도체 기판과 접촉하는 제1 도전형의 도핑영역을 포함하여 이루어진다.

본 발명은 P-에피층의 특성을 평가하기 위해 P-에피층과 연결된 두개의 P⁺ 영역을 형성하고 이 두개의 P⁺ 영역간에 흐르는 전류를 이용하여 P-에피층의 저항값을 측정하는 테스트 패턴에 관한 것이고 또한, 본 발명은 전술한 테스트 결과의 정확성을 더 높이기 위하여 P⁺⁺ 기판과 연결된 P⁺ 영역을 하나 더 형성하여 좀 더 정확한 P-에피층의 저항값을 구하는 테스트 패턴에 관한 것이다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.

도1은 본 발명의 일실시예에 따라 형성된 이미지센서의 테스트 패턴을 도시한 평면도이며 도2는 도1에 도시된 A-A' 라인에 따른 단면도이다.

도1과 도2를 참조하면, 본 발명의 일실시예에 따른 테스트 패턴은 고농도의 P⁺⁺ 기판(40)과 기판(40)상에 형성된 저농도의 P-에피층(20)과 P-에피층(20)내에 형성된 두개의 P⁺ 영역(31,32)과 P⁺⁺ 기판(40)과 P-에피층(20)을 포함하는 둘레에 형성된 N형 웰(10)과 2개의 P⁺ 영역(31, 32)을 금속배선(Metal 1)과 연결하는 패드1(51), 패드2(52)로 구성되어 있다.

N형 웰(10)은 테스트 패턴을 소자의 다른 부분과 전기적으로 절연하기 위하여 형성하는데 일반적인 시모스 이미지센서 제조공정에서 사용되는 디자인 규칙에 따라 형성하며 또한, 2개의 P⁺ 불순물영역(31, 32)만 액티브(active) 영역으로 하고 나머지 영역은 모두 필드(field) 영역으로 구성한다.

이와같이 구성된 본 발명의 일실시예에 따른 테스트 패턴의 측정방법은 다음과 같다. P-에피 층(20)에 연결한 두개의 P⁺ 영역(31, 32)에 전압을 인가하면 두개의 P⁺ 영역(31, 32) 사이에 전류가 흐르게 되는데 인가된 전압과 전류를 이용하면 P-에피 층의 저항(Sheet Resistance : Rs)을 측정할 수 있다.

상술한 바와 같은 테스트 패턴은 그 제조가 간단하지만, 전류가 P-에피 층(20)만을 통하여 흐른다는 가정하에서 형성된 것이기 때문에 만일, P-에피 층(20)이외에 P⁺⁺ 기판(40)을 통하는 도전경로가 존재한다면 이에 의한 전류성분은 간과한 것이 되어 부정확한 저항값(Rs)을 얻게 될 수 있다.

따라서, 이와 같은 점을 감안하여 P-에피층의 특성을 좀 더 정확히 측정할 수 있는 테스트 패턴을 도3 내지 도4를 참조하여 설명한다.

도3은 본 발명의 다른 실시예에 따라 형성된 이미지센서의 테스트 패턴을 도시한 평면도이고 도4는 도3에 도시된 B-B' 라인에 따른 단면도이다.

본 발명의 다른 실시예에 따른 테스트 패턴은 고농도의 P⁺⁺ 기판(40)과 기판상에 형성된 저농도의 P-eip층(20)과 P-eip층(20)에 연결된 두개의 P⁺ 영역(31,32)과 P⁺⁺ 기판(40)에 연결된 하나의 P⁺ 영역(33)과 P⁺⁺ 기판(40)과 P-에피층(20)을 포함하는 둘레에 형성된 N형 웰(10)과 상기 3개의 P⁺ 영역을 금속배선과 연결하는 패드1(63), 패드2(62) 및 패드3(61)으로 구성되어 있다.

마찬가지로, 3개의 P⁺ 불순물영역(31, 32, 33)만 액티브(active) 영역으로 하고 나머지 영역은 모두 필드(field) 영역으로 구성한다.

본 발명의 다른 실시예에 따른 테스트 패턴은 P⁺⁺기판을 통하여 흐를 수 있는 전류성분을 배제하여 좀 더 정확한 저항값을 얻기 위한 것으로, 이를 위해 도3 내지 도4에 도시된 바와 같이 P⁺⁺ 기판(40)과 연결되는 P⁺ 영역(33)을 하나 더 형성하였다.

이와 같이 구성된 본 발명의 다른 실시예에 따른 테스트 패턴의 측정방법은 다음과 같다. 먼저, P-에피층(20)에 연결된 두개의 P+ 영역(31, 32)에 전압을 인가 하고 P⁺⁺ 기판(40)과 연결된 P⁺ 영역(33)에는 역바이어스를 인가한다.

P⁺⁺ 기판(40)과 연결된 P⁺ 영역(33)에 역바이어스를 인가하는 이유는 P⁺⁺ 기판(40)에 존재하는 홀(hole)의 농도를 감소시켜 P⁺⁺ 기판(40)을 통하여 이동하는 전자(electron)에 의한 전류성분을 제거하기 위함이다.

P⁺⁺ 기판(40)과 연결된 P⁺ 영역(33)에 역바이어스를 인가하고 나서, 두개의 P⁺ 영역(31, 32)사이에 흐르는 전류를 측정하게 되면 그 전류파형이 불안정하다가 일정시간이 지나면 안정화된다. 즉, P⁺⁺ 기판(40)영역을 통하여 흐르는 전류성분이 모두 배제되면 전류의 파형이 안정화되는데 이때의 전류값을 이용하여 P-에피층(20)의 저항값(Rs)을 측정하면 더 정확한 P-에피층의 특성을 평가할 수 있다.

또한, 본 발명에 따른 테스트 패턴의 측정방법에서 전술한 바와 같은 방법이외에도, P-에피층(20)에 연결된 2개의 P⁺ 도핑영역(31, 32)간의 거리(X축에 따른 거리)를 조절하여 도전경로의 거리에 따른 Rs 값을 측정하여 P-에피층의 특성을 측정할 수도 있다.

이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

본 발명을 적용하면 에피택셜 웨이퍼의 자체 특성을 평가할 수 있기 때문에 동일한 프로세스를 진행하고도 실제 포토다이오드의 도핑프로파일에 변화가 생겼을 경우 즉, PNP 포토다이오드의 N형 Rs 및 P형 저항값에 변화가 생겼을 경우에 에피택셜 웨이퍼의 특성변화의 원인을 파악할 수 있어 실패분석(Fail Analysis)을 수행하는데 큰 도움을 줄 수 있으며 그 결과를 후속 공정에 빠르게 피드백하여 개발기간의 단축 및 수율 안정화를 이루는 효과가 있다.

Claims

테스트 패턴을 구비한 이미지센서에 있어서,

상기 테스트 패턴은

제1 도전형으로 도핑된 반도체 기판;

상기 반도체 기판상에 형성되되 활성영역과 필드영역을 갖는 제1 도전형의 에피층;

상기 에피층의 활성영역에 서로 이격되어 형성된 제1 도전형의 제1 도핑영역 과 제1 도전형의 제2 도핑영역;

상기 제1 및 제2 도핑영역을 포함하여 형성된 제2 도전형의 웰

을 포함하는 이미지센서.
테스트 패턴을 구비한 이미지센서에 있어서,

상기 테스트 패턴은

제1 도전형으로 도핑된 반도체 기판;

상기 반도체 기판상에 형성되되 활성영역과 필드영역을 갖는 제1 도전형의 에피층;

상기 제1 도전형의 에피층의 활성영역에 서로 이격되어 형성된 제1 도전형의 제1 도핑영역과 제1 도전형의 제2 도핑영역;

상기 제1 도전형의 에피층의 활성영역에 형성되되 상기 제1 도전형의 제1 도핑영역 및 제1 도전형의 제2 도핑영역과 이격되고 상기 반도체 기판과 접촉되어 형성된 제1 도전형의 제3 도핑영역;

상기 제1 내지 제3 도핑영역을 포함하여 형성된 제2 도전형의 웰

을 포함하는 이미지센서.
제1항 또는 제2항에 있어서,

상기 반도체 기판은 상기 에피층의 도펀트 보다 높은 농도의 도펀트를 갖는 것을 특징으로 하는 이미지센서.
제1항 또는 제2항에 있어서,

상기 제1 도전형의 도핑영역은 상기 에피층의 도펀트 보다 높은 농도의 도펀트를 갖되 상기 반도체 기판의 도펀트 보다 낮은 농도의 도펀트를 갖는 것을 특징으로 하는 이미지센서.
제1항의 이미지센서를 테스트 하는 테스트 방법에 있어서,

상기 제1 도전형의 제1 도핑영역 및 제1 도전형의 제2 도핑영역에 전압을 인 가하여 상기 제1 도전형의 에피층의 특성을 테스트 하는 것을 특징으로 하는 테스트 방법.
제2항의 이미지센서를 테스트 하는 테스트 방법에 있어서,

상기 제1 도전형의 제1 도핑영역, 제1 도전형의 제2 도핑영역 및 제1 도전형의 제3 도핑영역에 각기 다른 전압을 인가하여 상기 제1 도전형의 에피층의 특성을 테스트하는 것을 특징으로 하는 테스트 방법.