JPH04154176A - 回路内蔵受光素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は回路内蔵受光素子に関し、特に特性異常品を除
去するためのテストデバイスを設けた回路内蔵受光素子
に関する。

〈従来の技術〉 従来の技術について第３図を参照して説明する。

第３図は従来例による回路内蔵受光素子の断面図である
。

図中、１枚の半導体基板１上に、受光素子であるフォト
ダイオードＡとＮＰＮ　）ランジスタＢ等の回分処理回
路素子とが形成されている。フォトダイオードＡはＰ型
半導体基板１に埋め込まれたＮ型埋め込み拡散層２、そ
の上に成長させたＮ型エピタキシャル層３、その表面の
Ｐ型拡散層４（フォトダイオードのアノード）およびコ
レクタ補償拡散層５（フォトダイオードのカソード）な
どから構成される。一方、ＮＰＮ）ランジヌタＢは、Ｐ
型半導体基板１に埋め込まれたＮ型埋め込み拡散層６、
その上に成長させたＮ型エピタキシャ／Ｌ層７、その表
面のＰ型拡散層８（ベース）、そＣ中のＮ型拡散層９（
エミッタ）およびコレクタ柑償拡散層１０などから構成
される。フォトダイオード部Ａ、！：ＮＰＮ　）ランジ
スタＢなどの信号処理回路素子との間は、素子間分離Ｐ
型拡散層１１゜１１、・・によって分離される。

なお、フォトダイオードＡ及びＮＰＮ　）９２９７５８
部において、エピタキシャル層４と７、Ｐ型拡散層４（
アノード）と８（ベース）、コレクタ補償拡散層５と１
０は、それぞれ同時に形成されたものである。

〈発明が解決しようとする課題〉 ところで、前述の第３図のような回路内蔵受光素子にお
いて、重要な特性として光感度と応答遺産があフ、製品
の生産時、いずれかの特性に異常がある場合、その異常
品を除去しなければなら力い。従来、これらの特性は、
ウェハ状態で測定することが難しいため、通常はア士ン
ブリ後の最終製品状態でのテスト（以下ファイナルテス
トと呼ぷ。）を行っている。しかし、ファイナルテスｌ
−は、ウェハ状態での測定（以下ウェハテストと呼ぶ。

）に比べてコストが高くなるという問題がある。

そこで、本発明の目的は、ウェハテストにおいて、回路
内蔵受光素子の光感度異常品および応答速度異常品全除
去することにある。

〈課題を解決するための手段〉 前記目的全達成するために本発明は、第１導電型半導体
基板に第２導電型エピタキシャル層全成長させて、前記
第２導電型エピタキシャル層内に受光素子及び信号処理
回路を形成してなる回路内蔵受光素子において、 前記回路内蔵受光素子の一部に、前記第２導電型エピタ
キシャル層の表面に形成した第１導電型半導体層及び前
記第１導電型半導体基板の間のパンチスル−耐圧を測定
するテストデバイスを設けてなることを特徴とする。

また、前記テストデバイス部において、前記第２導電型
エピタキシャル層の表面に形成した第２導電型拡散層及
び隣り合う第２導電型エピタキシャル層を分離する第１
導電型分離拡散層とからなる逆バイアス印加部全段けて
なることを特徴とする。

く作　用〉 回路内蔵受光素子の一部に、第２導電型エピタキシャル
層の表面に形成した第１導電型半導体層及び第１導電型
半導体基板の間のパンチスルー耐圧を測定するテストデ
バイスを設けているので、ウェハ状態で前記パンチスル
ー耐圧を測定できる。

従って、ウェハ状態で第２導電型エピタキシャル層の厚
さ、即ち回路内蔵受光素子の特性をテストできるので、
従来のようなファイナルテストに比べ大幅にコストダウ
ンできる。

また逆バイアス印加部全段けることで、不純物濃度にか
かわらずバラツキのない測定値が得られる。

〈実施例〉 本発明は、回路内蔵受光素子の光感度・応答速度ヲテス
トする際に従来のようにファイナルテストｖｒも臥イ篠
咬麿、ｉ笈オ宕ふ千ストナス禍Ｘもねに、ウェハテスト
においてエピタキシャル層厚さをテストして光感度・応
答速度をテストするものである。

以下、ウェハテストにおけるエピタキシャル層厚さのテ
ストと光感度・応答速度のテストとの等画性について第
３図を参照して説明する。

まず光感度については、フォトダイオードＡの光吸収層
は、エピタキシャル層３の部分がほとんどであるため、
光感度はエピタキシャル層３の厚さが厚いほど高くなる
。

次に、応答速度に関しては、まず、フォトダイオードＡ
の応答速度は、エヒタキシャルＭ３の厚さが厚くなると
、フォトダイオードＡに逆バイアス電圧が加わった状態
においてエピタキシャル層３が完全には空乏層化しなく
なり、光キャリアの拡散電流成分が増大することで応答
速度が遅くなってしまう。

またＮＰＮ）ランジヌタＢについては、エピタキシャル
層７の厚さが厚くなるとコレクタ抵抗が僧＋　Ｔ　　　
−ご欠オＨトさｎ亭”Ｔ　ｉｉＺ以上述べたようＣて、
第３図のような回路内蔵受光素子においては、エピタキ
シャル層３及び７の厚さが光感度・応答速度を決定する
大きな要因であり、エピタキシャル・蕾厚さと対応し、
かつ簡単にウェハテストできるような量を光感度・応答
速度のかわりにテストすれば、光感度・応答速度をウェ
ハテストしているのと等価になることがわかる。

そこで本発明においては、ウェハの中の各ＩＣチップの
それぞれに光感度・応答速度を等測的にテストするため
のテストデバイスを設けることにより、前述のようにウ
ェハテストにおいて光感度・応答速度をテストするよう
にしている。

第２図（ａ）及び（ｂ）はそれぞれ本発明の一実施例に
よる回路内蔵受光素子作成のためのウェハ及び該ウェハ
内のＩＣチップの拡大図である。

第２図（ａ）において、１２はスクライブライン、１３
はスクライブライン１２によってそれぞれ分割される回
路内蔵受光素子のＩＣチップである。

また、第２図（ｂ）において、１４はフォトダイオード
、１５はＮＯＮ　）ランジスタ及び抵抗等のブロック、
１６は前述のテストデバイスである。

図に示すように、ＩＣチップ１３の各々にテストデバイ
ス１６を設けて驕る。

次に前記テストデバイス１６について、第１図（ａ）及
び（ｂ）を参照して具体刊に説明する。第１図（ａ）及
び（ｂ）はそれぞれ、本実施例によるテストデバイスの
断面図及び平面図である。

図中、Ｐ型半導体基板１の上にＮ型エピタキシャル層７
全積層し、このＮ型エピタキシャル層７の表面にＰ型拡
散層８全形成している。ここで、Ｎ型エピタキシャル層
７の早さは光感度・応答速度をテストしようとする回路
内蔵受光素子のエピタキシャル層と同一である。（また
、本テストデバイス１６はバイポーラＩＣで通常用いら
れるサブストレートＰＮＰ）ランジスタと同じ構造であ
るため、以下サブストレートＰＮＰ）ランジヌタ１６と
称する。）９は、Ｎ型エピタキシャル層７の表面に形成
したＮ　型拡散層であり、Ｐ型分離拡散層１１と接続さ
れている。

ところで、サブストレー）ＰＮＰ）ランジスタ１６のＰ
型拡散層８と、Ｐ型半導体基板ｌとの間のパンチスルー
耐圧及びＮ型エピタキシｆｆ／し層７の厚さとの間には
固有の相関関係がある。即ち、本発明のテストデバイス
のパンチヌル−耐圧全測定することで、エピタキシャル
層７の厚さを知ることができる。

従って、テストデバイス１６部のパンチスルー耐圧を測
定することによって光感度・光速度を間接的にテストで
きる。

以下、前述のサブストレートＰＮＰ）ランジヌタ１６の
パンチヌル−耐圧のテストについて述へると、Ｐ型半導
体基板１の不純物濃度は通常バラツキ範囲が大きいため
、Ｐ型半導体基板１とＮ型エピタキシャルＭ７との間に
逆バイアスをｍえる方法でパンチスルー耐圧全測定する
と、測定値にバラツキが生じる。そこで本実施例におい
ては、Ｐ型拡散層８とＮ型エピタキシャル層７との間に
逆バイアスをｍえてパンチヌル−耐圧を測定する。

この測定方法は第１図（ａ）に示すように、Ｐ型拡散層
８に負電圧を、Ｐ型分離拡散層１１と接続されるＮ型拡
散層９に正電圧を加えて行なう。

以上のようなテストデバイス１６のパンチスルー耐圧は
ウェハ状態で簡単に測定できるため、ウェハテストにお
いて回路内蔵受光素子の光感度・応答速度異常品全容易
に除去できる。

なお、本実施例では、回路内蔵受光素子の光感度・応答
速度のテスト全エピタキシャル層厚さのテストに相当す
るテストで代行する例について述べてきたが、その他の
集積回路素子においても、エピタキシャル層厚さが、ウ
ェハテストによってテストするのが難しい特性と相関が
ある場合には同様の方法を適用できることは自明である
。

〈発明の効果〉 以上説明したように本発明によれば、回路内蔵受光素子
の一部に、第２導電型エピタキシャル層の表面に形成し
た第１導電型半導体層及び第１導電型半導体基板の間の
パンチスルー耐圧ｔ−測定するテストデバイスを設けて
いるので、回路内蔵受光素子の光感度・応答速度のテス
トを従来のように最終製品状態のファイナルテス）ＴＨ
な（１’ウエハテストで行なうことができ、大・嘔なコ
ヌトダウンができる。

また、逆バイアス印加部を設けることで、不純物濃度に
かかわらずバラツキのな贋測定敏が得られる。

【図面の簡単な説明】

第１図（ａ）及び（ｂ）はそれぞれ、本発明の一実施例
によるテストデバイスの断面図及び平面図、第２図（ａ
）は本発明の一実施例によるウェハの平面図、第２図（
ｂ）は第２図（ａ）のウェハの１チツプを拡大した平面
図、第３図は従来例による回路内蔵受光素子の断面図で
ある。 １・・・第１導電型半導体基板、　３・・・第２導電型
エピタキシャル層、　４・・・第１導電型半導体層、８
・・・第１導電型半導体層（テストデバイス側）、９・
・・第２導電型拡散層、　１６・・テストデバイス、　
Ａ・・・受光素子、　Ｂ・・・信号処理回路。 代理人　弁理士　　梅　１）　勝（他２名）第 凶

Claims (1)

1. 【特許請求の範囲】 １、第１導電型半導体基板に第２導電型エピタキシャル
   層を成長させて、前記第２導電型エピタキシャル層内に
   受光素子及び信号処理回路を形成してなる回路内蔵受光
   素子において、 前記回路内蔵受光素子の一部に、前記第２導電型エピタ
   キシャル層の表面に形成した第１導電型半導体層及び前
   記第１導電型半導体基板の間のパンチスルー耐圧を測定
   するテストデバイスを設けてなることを特徴とする回路
   内蔵受光素子。 ２、前記テストデバイス部において、前記第２導電型エ
   ピタキシャル層の表面に形成した第２導電型拡散層及び
   隣り合う第２導電型エピタキシャル層を分離する第１導
   電型分離拡散層とからなる逆バイアス印加部を設けてな
   ることを特徴とする特許請求の範囲第１項に記載の回路
   内蔵受光素子。