KR100444489B1

KR100444489B1 - 캐패시턴스를 측정하기 위한 이미지센서 및 그를 이용한캐패시턴스 측정 방법

Info

Publication number: KR100444489B1
Application number: KR10-2002-0000922A
Authority: KR
Inventors: 이난이
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-01-08
Filing date: 2002-01-08
Publication date: 2004-08-16
Also published as: KR20030060294A

Abstract

본 발명은 이미지센서에 관한 것으로, 특히 포토다이오드의 기생 캐패시턴스를 정량화하기에 적합한 캐패시턴스를 측정할 수 있는 이미지센서 및 그를 이용한 캐패시턴스 측정 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, P0영역/n-영역/P에피층이 적층된 구조를 갖는 핀드 포토다이오드를 포함하여 실질적인 소자 구동을 위해 기판에 제공되는 화소어레이; 상기 화소어레이와 함께 동일한 상기 기판 상에 집적화되어, 상기 P0영역과 상기 n-영역 사이의 제1캐패시턴스를 측정하기 위한 제1테스트 패턴; 상기 화소어레이와 함께 동일한 상기 기판 상에 집적화되어, 상기 P0영역과 상기 P에피층 사이의 제2캐패시턴스를 측정하기 위한 제2테스트 패턴; 및 상기 화소어레이와 함께 동일한 상기 기판 상에 집적화되어, 상기 n-영역과 상기 P에피층 사이의 제3캐패시턴스를 측정하기 위한 제3테스트 패턴을 포함하는 캐패시턴스 측정을 위한 이미지센서를 제공한다.

또한, 본 발명은 전술한 구조를 갖는 이미지센서의 캐패시턴스 측정 방법을 제공한다.

Description

캐패시턴스를 측정하기 위한 이미지센서 및 그를 이용한 캐패시턴스 측정 방법{Image sensor for measuring capacitance and measuring method of capacitance using thereof}

본 발명은 이미지센서에 관한 것으로 특히, 포토다이오드의 기생 캐패시턴스(Parasitic capacitance, fringing capacitance)를 정량화할 수 있는 이미지센서 및 이미지센서의 캐패시턴스 측정 방법에 관한 것이다.

이미지센서는 광학 영상(Optical image)을 전기 신호로 변환시키는 반도체소자이다.이 중에서 전하결합소자(CCD : Charge Coupled Device)는 개개의 MOS(Metal-Oxide-Silicon) 캐패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 캐패시터에 저장되고 이송되는 소자이며, CMOS(Complementary MOS; 이하 CMOS) 이미지센서는 제어회로(Control circuit) 및 신호처리회로(Signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소수만큼 MOS 트랜지스터를 만들고 이것을 이용하여 차례차례 출력(Output)을 검출하는 스위칭 방식을 채용하는 소자이다.

이러한 다양한 이미지센서를 제조함에 있어서, 이미지센서의 감광도(Photo sensitivity)를 증가시키기 위한 노력들이 진행되고 있는 바, 그 중 하나가 집광기술이다. 예컨대, CMOS 이미지센서는 빛을 감지하는 포토다이오드와 감지된 빛을 전기적 신호로 처리하여 데이터화하는 CMOS 로직회로부분으로 구성되며, 광감도를 높이기 위해서는 전체 이미지센서 면적에서 포토다이오드의 면적이 차지하는 비율(이를 통상 Fill Factor"라 한다)을 크게 하려는 노력이 진행되고 있다.

도 1은 통상적인 CMOS 이미지센서의 단위 화소(Unit Pixel) 회로도로서, 광감도(Sensitivity)를 높이고, 단위 화소간의 크로스 토크 효과를 줄이기 위하여 서브미크론 CMOS Epi 공정을 적용하였다.

이러한 단위 화소로부터 출력을 얻어내는 동작원리를 살펴보면 다음과 같다.

가. Tx, Rx, Sx를 오프 시킨다. 이때 저전압 베리드 포토 다이오드는 완전한 공핍(Fully depletion) 상태이다.

나. 광전하(Photogenerated Charge)를 저전압 Buried 포토 다이오드에 모은다.

다. 적정 인터그레이션(Integration) 시간후에 Rx를 온시켜 플로팅 센싱 노드(Floating Sensing Node)를 1차 리셋(Reset) 시킨다.

라. Sx를 온시켜 단위 화소를 온시킨다.

마. 소스 팔로워 버퍼(Source Follower Buffer)의 출력전압(V1)을 측정한다. 이 값은 단지 플로팅 센싱 노드의 직류 전위 변화(CD level shift)를 의미한다.

바. Tx를 온 시킨다.

사. 모든 광전하(Photogenerated Charge)는 플로팅 센싱 노드로 운송된다.

아. Tx를 오프 시킨다.

자. 소스 팔로워 버퍼의 출력전압(V2)을 측정한다.

차. 출력신호(V1-V2)는 V1과 V2 사이의 차이에서 얻어진 광전하 운송의 결과이며, 이는 노이즈(Noise)가 배제된 순수 시그날 값이 된다. 이러한 방법을 CDS(Corelated Double Sampling)라고 한다.

카. '가' ∼ '차' 과정을 반복한다. 단, 저전압 베리드 포토 다이오드는 '사' 과정에서 완전한 공핍상태(Fully Depletion)로 되어 있다.

한편, 상기한 이미지센서의 성능을 좌우하는 가장 큰 요인 중의 하나가 바로 포토다이오드이다. 따라서, 포토다이오드의 특성을 정확하게 테스트하는 것 또한 매우 중요하다고 할 수 있으며, 특히 포토다이오드의 캐패시턴스는 가장 중요한 이미지센서의 변수 중 하나이다.

그러나, 이러한 캐패시턴스 성분에는 다른 기생 캐패시턴스가 포함되어 있으며, 이를 구별해 낼 수 있는 장치 또는 방법이 없어 그저 막연하게 추측할 수 밖에 없는 즉, 정량화할 수가 없는 문제점이 발생한다.

상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 본 발명은, 포토다이오드의 기생 캐패시턴스를 정량화하기에 적합한 캐패시턴스를 측정할 수 있는 이미지센서 및 그를 이용한 캐패시턴스 측정 방법을 제공하는데 그 목적이 있다.

도 1은 통상적인 CMOS 이미지센서의 단위 화소 회로도,

도 2는 본 발명의 일실시예에 따른 테스트 패턴을 포함하는 이미지센서를 도시한 평면도,

도 3은 도 2의 각 테스트 패턴을 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

Pattern A : 제1테스트 패턴

Pattern B : 제2테스트 패턴

Pattern C : 제3테스트 패턴

P-Epi : P에피층

PAD1, PAD2, PAD3 : 패드

상기 목적을 달성하기 위하여 본 발명은, P0영역/n-영역/P에피층이 적층된 구조를 갖는 핀드 포토다이오드를 포함하여 실질적인 소자 구동을 위해 기판에 제공되는 화소어레이; 상기 화소어레이와 함께 동일한 상기 기판 상에 집적화되어,상기 P0영역과 상기 n-영역 사이의 제1캐패시턴스를 측정하기 위한 제1테스트 패턴; 상기 화소어레이와 함께 동일한 상기 기판 상에 집적화되어, 상기 P0영역과 상기 P에피층 사이의 제2캐패시턴스를 측정하기 위한 제2테스트 패턴; 및 상기 화소어레이와 함께 동일한 상기 기판 상에 집적화되어, 상기 n-영역과 상기 P에피층 사이의 제3캐패시턴스를 측정하기 위한 제3테스트 패턴을 포함하는 캐패시턴스 측정을 위한 이미지센서를 제공한다.

또한 상기 목적을 달성하기 위한 본 발명은, 전술한 구조를 갖는 이미지센서의 캐패시턴스 측정 방법에 있어서, 상기 제1테스트 패턴을 이용하여 상기 제1캐패시턴스(C1)를 측정하는 단계; 상기 제2테스트 패턴을 이용하여 상기 제2캐패시턴스(C2)를 측정하는 단계; 상기 제3테스트 패턴을 이용하여 상기 제3캐패시턴스(C3)를 측정하는 단계; 및 다음의 수학식을 이용하여 상기 제2캐패시턴스와 제1 및 제3캐패시턴의 직렬연결된 제4캐패시턴스(C4)를 비교하는 단계

(수학식)

C4 = C1 ×C3/(C1 + C3)

를 포함하는 이미지센서의 캐패시턴스 측정 방법을 제공한다.

본 발명은 포토다이오드의 각 영역별 캐패시턴스를 측정하기 위한 테스트 패턴을 구비하여 각 소구간의 캐패시턴스와 전체 캐패시턴스 즉, 이론적인 값과 실제값을 비교하여 그 차이에 의해 기생 캐패시턴스를 측정할 수 있도록 한다.이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.도 2는 본 발명의 일실시예에 따른 테스트 패턴을 포함하는 이미지센서를 도시한 평면도이며, 도 3은 도 2의 각 테스트 패턴을 도시한 단면도이다.

도 2를 참조하면, 본 발명의 이미지센서는 P0영역/n-영역/P에피층이 적층된 구조를 갖는 핀드 포토다이오드를 포함하여 실질적인 소자 구동을 위해 고농도 P형(P++)의 기판(도시하지 않음)과 P형 에피층(P-Epi)에 제공되는 화소어레이와, 전술한 화소어레이와 함께 동일한 기판 상에 집적화되어, P0영역과 n-영역 사이의 제1캐패시턴스(C1)를 측정하기 위한 제1테스트 패턴(Pattern A)와, 전술한 화소어레이와 함께 동일한 기판 상에 집적화되어, P0영역과 P에피층 사이의 제2캐패시턴스(C2)를 측정하기 위한 제2테스트 패턴(Pattern B)과, 전술한 화소어레이와 함께 동일한 기판 상에 집적화되어, n-영역과 P에피층 사이의 제3캐패시턴스(C3)를 측정하기 위한 제3테스트 패턴(Pattern C)을 구비하여 구성된다.

도 3의 (a)를 참조하면, 단위화소는 P++기판과 P형 에피층(P-Epi)이 적층된 구조 상에 포토다이오드용 깊은 N형 불순물영역(n-영역)과 그 상부의 포토다이오드용 P형 불순물영역(P0)을 포함하는 포토다이오드를 구비하고 있다.

도 3의 (b)를 참조하면, 제1테스트 패턴(Pattern A)은 테스트용 제1P0영역(P_t10)과, 테스트용 제1n-영역(n_t1-)과, 플로팅된 P에피층(P-Epi)과, 테스트용 제1P0영역(P_t10)에 콘택된 패드(PAD2)와, 테스트용 제1n-영역(n_t1-)에 콘택된 패드(PAD1)을 구비하여 구성된다.

도 3의 (c)를 참조하면, 제2테스트 패턴(Pattern B)은 테스트용 제2P0영역(P_t20)과, 테스트용 제2n-영역(n_t2-)과, 테스트용 P에피층(P-Epi)과, 테스트용 제2P0영역(P_t20)에 콘택된 패드(PAD2)와, 전술한 테스트용 제2n-영역(n_t2-)에 콘택된 패드(PAD1)와, P에피층에 콘택된 패드(PAD3)를 구비하며, 제3 및 제5패드(PAD2, PAD3)가 서로 연결되거나 도시된 바와 같이 연결되어 있어 PAD2 또는 PAD3 중 하나 만을 사용할 수도 있다.

도 3의 (d)를 참조하면, 제3테스트 패턴(Pattern C)은 테스트용 제3n-영역(n_t3-)과, 테스트용 에피층(P-Epi)과, 테스트용 제3n-영역(n_t3-)에 콘택된 패드(PAD1)과, 테스트용 에피층(P-Epi)에 콘택된 패드(PAD3)를 구비하여 구성되는 바, 여기서 제3테스트 패턴(Pattern C) 내에 플로팅된 테스트용 제3P0영역을 더 포함할 수도 있다.

한편, 전술한 도 3의 (a) 내지 도 3의 (d)에서 각 패드는(PAD1, PAD2, PAD3)는 연결되는 영역의 극성과 동일한 고농도의 불순물영역(P+, N+)을 통해 연결되어 있으며, 전술한 테스트용 제1 ∼ 제3n-영역(n_t1- ∼ n_t3-)은 제1전압단 예컨대, 양의 전압(V+)에 연결되며, 전술한 테스트용 제1 및 제2P0영역(P_t10, P_t20) 및 테스트용 에피층(P-Epi)은 전술한 제1전압단 보다 상대적으로 낮은 제2전압단 예컨대, 접지전압단(GND)에 연결된다.

한편, 전술한 바와 같이 이루어지는 이미지센서에서의 캐패시턴스 측정 과정을 상세히 후술하는 바, 도 3의 (b)에 도시된 바와 같이 P_t10에 접지전압(GND)을 인가하고 n_t1-에 양의 전압(V+)을 인가하며, P에피층(P-Epi)을 플로팅(Floating)시켜 P에피층(P-Epi)과 n_t1-영역 사이의 캐패시턴스인 C1을 측정한다.

이어서, 도 3의 (c)에 도시된 바와 같이 P_t20과 P에피층(P-Epi)에 접지전압(GND)을 인가하고 n_t2-에 양의전압(V+)을 인가하여, P_t20와 P에피층(P-Epi) 사이에서의 실제 총 캐패시턴스인 C2를 측정한다.

계속해서, 도 3의 (d)에 도시된 바와 같이 n_t3-에 양의 전압(V+)을 인가하고 P에피층(P-Epi)에 접지전압(GND)을 인가하여 n_t3-와 P에피층(P-Epi) 사이의 캐패시턴스 C3를 측정한다.

한편, 전술한 바와 같이 측정된 C1과 C3의 직렬 연결된 캐패시턴스 C4는 다음의 수학식1과 같다.

C4 = C1 ×C3/(C1 + C3)

여기서, C4는 C1과 C3의 직렬연결을 토대로 계산한 이론적인 값으로 전술한 바와 같은 P_t20와 n_t2- 사이의 실제 측정된 캐패시턴스인 C2와 실제적으로 동일하여야 한다.

그러나, 공정 상의 여러 변수로 인하여 포토다이오드 내부에 기생 캐패시턴스 등이 존재하게 되며, 이러한 기생 캐패시턴스에 의해 C2와 C4는 다른 값을 갖게되는 바, 두 값의 차이가 바로 기생캐패시턴스를 포함하게 된다.

따라서, 기생 캐패시턴스를 정량화할 수 있게 된다.

전술한 본 발명은 포토다이오드의 이론적인 캐패시턴스와 실제 캐패시턴스를 측정하여 비교함으로써, 기생 캐패시턴스를 파악할 수 있어 기생 캐패시턴스를 정량화할 수 있을 뿐만아니라, 이로 인해 포토다이오드의 도핑 프로파일을 최적화할 수 있으며, 이를 통해 동적영역(Dynamic range)을 향상시켜, 최적의 포토다이오드를 형성할 수 있음을 실시예를 통해 알아 보았다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은, 이미지센서의 가장 큰 공정 변수의 하나인 포토다이오드의 기생 캐패시턴스를 정량화할 수 있어, 궁극적으로 이미지센서의 수율 및 성능을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims

P0영역/n-영역/P에피층이 적층된 구조를 갖는 핀드 포토다이오드를 포함하여 실질적인 소자 구동을 위해 기판에 제공되는 화소어레이;

상기 화소어레이와 함께 동일한 상기 기판 상에 집적화되어, 상기 P0영역과 상기 n-영역 사이의 제1캐패시턴스를 측정하기 위한 제1테스트 패턴;

상기 화소어레이와 함께 동일한 상기 기판 상에 집적화되어, 상기 P0영역과 상기 P에피층 사이의 제2캐패시턴스를 측정하기 위한 제2테스트 패턴; 및

상기 화소어레이와 함께 동일한 상기 기판 상에 집적화되어, 상기 n-영역과 상기 P에피층 사이의 제3캐패시턴스를 측정하기 위한 제3테스트 패턴

을 포함하는 캐패시턴스 측정을 위한 이미지센서.
제 1 항에 있어서,

상기 제1테스트 패턴은,

테스트용 제1P0영역;

테스트용 제1n-영역;

플로팅된 테스트용 제1P에피층;

상기 테스트용 제1P0영역에 콘택된 제1패드; 및

상기 테스트용 제1n-영역에 콘택된 제2패드

를 포함하는 것을 특징으로 하는 캐패시턴스 측정을 위한 이미지센서.
제 1 항에 있어서,

상기 제2테스트 패턴은,

테스트용 제2P0영역;

테스트용 제2n-영역;

테스트용 제2P에피층;

상기 테스트용 제2P0영역에 콘택된 제3패드;

상기 테스트용 제2n-영역에 콘택된 제4패드; 및

상기 테스트용 제2P에피층에 콘택된 제5패드

를 포함하며 상기 제3 및 제5패드가 서로 연결된 것을 특징으로 하는 캐패시턴스 측정을 위한 이미지센서.
제 1 항에 있어서,

상기 제3테스트 패턴은,

테스트용 제3n-영역;

테스트용 제3P에피층;

상기 테스트용 제3n-영역에 콘택된 제6패드; 및

상기 테스트용 제3P에피층에 콘택된 제7패드

를 포함하는 것을 특징으로 하는 캐패시턴스 측정을 위한 이미지센서.
제 4 항에 있어서,

상기 제3테스트 패턴은 플로팅된 테스트용 제3P0영역을 더 포함하는 것을 특징으로 하는 캐패시턴스 측정을 위한 이미지센서.
제 2 항 내지 제 5 항 중 어느 한 항에 있어서,

상기 테스트용 제1 내지 제3n-영역은 제1전압단에 연결되며, 상기 테스트용 제1 내지 제3P0영역은 상기 제1전압단 보다 상대적으로 낮은 제2전압단에 연결된 것을 특징으로 하는 캐패시턴스 측정을 위한 이미지센서.
제 1 항의 구조를 갖는 이미지센서의 캐패시턴스 측정 방법에 있어서,

상기 제1테스트 패턴을 이용하여 상기 제1캐패시턴스(C1)를 측정하는 단계;

상기 제2테스트 패턴을 이용하여 상기 제2캐패시턴스(C2)를 측정하는 단계;

상기 제3테스트 패턴을 이용하여 상기 제3캐패시턴스(C3)를 측정하는 단계; 및

다음의 수학식을 이용하여 상기 제2캐패시턴스와 제1 및 제3캐패시턴의 직렬연결된 제4캐패시턴스(C4)를 비교하는 단계

(수학식)

C4 = C1 ×C3/(C1 + C3)

를 포함하는 이미지센서의 캐패시턴스 측정 방법.
제 7 항에 있어서,

상기 제2캐패시턴스와 상기 제4캐패시턴스의 차는 기생캐패시턴스를 포함하는 것을 특징으로 하는 이미지센서의 캐패시턴스 측정 방법.