CN112614824A - 电阻单元及采用该电阻单元的高精度电阻和采样电路 - Google Patents
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Abstract
本发明提供一种电阻单元及采用该电阻单元的高精度电阻和采样电路，所述电阻单元包括：衬底；阱区，其位于所述衬底正面，且所述阱区的导电类型与所述衬底的导电类型相反；绝缘层，其位于所述阱区的上方；多晶硅电阻，其位于所述绝缘层上方且与所述阱区相对。与现有技术相比，本发明在多晶硅电阻的下方形成阱区，且多晶硅电阻与阱区电连接，以减小由于多晶硅电阻的电压与其下方区域电压之差影响其电阻值的效应，从而在实际应用中提高电阻精度。
Description
【技术领域】
本发明涉及集成电路领域，特别涉及一种电阻单元及采用该电阻单元的高精度电阻和采样电路。
【背景技术】
多晶硅电阻被广泛应用于各种芯片设计中，例如，可以用于采样电路中分压。现有技术中，多晶硅电阻通常设计在衬底(例如，P-Sub)上，与衬底之间存在绝缘层(例如，氧化硅)，如图1所示，其为现有技术中的一个多晶硅电阻的剖面示意图。图1中，斜线填充区域为多晶硅电阻110，最下面为P型衬底(P-Sub)120，多晶硅电阻110和P型衬底(P-Sub)120之间是氧化硅130。如图2所示，其为现有技术中的三个多晶硅电阻的连接原理图，图2中，多晶硅电阻Ra、Rb和Rc依次串联，且三个多晶硅电阻Ra、Rb和Rc中间的一端全部连接到一起都接到地电平。但实际应用中，多晶硅电阻Ra、Rb和Rc的电阻值在不同情况下会发生变化，导致电阻的精度不高。
因此，有必要提出一种新的技术方案来克服上述问题。
【发明内容】
本发明的目的在于提供一种电阻单元及采用该电阻单元的高精度电阻和采样电路，其可以在实际应用中提高电阻精度。
根据本发明的一个方面，本发明提供一种电阻单元，其包括：衬底；阱区，其位于所述衬底正面，且所述阱区的导电类型与所述衬底的导电类型相反；绝缘层，其位于所述阱区的上方；多晶硅电阻，其位于所述绝缘层上方且与所述阱区相对。
进一步的，所述阱区与一节点电连接。
进一步的，所述阱区与一节点电连接包括：所述阱区与所述多晶硅电阻电连接；或所述阱区与其他节点电连接。
进一步的，所述多晶硅电阻包括正端和负端，其正端的电位高于负端的电位，所述多晶硅电阻与所述阱区电连接的方式为：所述多晶硅电阻的正端或负端与所述阱区电连接。
进一步的，所述电阻单元还包括金属层，所述金属层位于所述多晶硅电阻上方，所述多晶硅电阻通过所述金属层与所述阱区电连接。
进一步的，所述电阻单元还包括阱接触区，所述阱接触区位于所述阱区的正面，所述阱区经所述阱接触区与所述金属层电连接，所述阱接触区的导电类型与所述阱区的导电类型相同，所述阱接触区的导电类型的掺杂浓度比所述阱区的导电类型的掺杂浓度高。
进一步的，所述电阻单元还包括：介质层，其位于所述多晶硅电阻和所述金属层之间且覆盖所述绝缘层，第一过孔金属，其依次贯穿所述阱接触区上方的所述绝缘层和所述介质层，以将所述阱接触区与所述金属层电连接；第二过孔金属，其贯穿所述多晶硅电阻上方的介质层，以将所述多晶硅电阻与所述金属层电连接。
根据本发明的另一个方面，本发明提供一种高精度电阻，其包括：依次串联的N个电阻单元，其中，N为正整数，所述电阻单元包括：衬底；阱区，其位于所述衬底正面，且所述阱区的导电类型与所述衬底的导电类型相反；绝缘层，其位于所述阱区的上方；多晶硅电阻，其位于所述绝缘层上方且与所述阱区相对。
进一步的，每个电阻单元的多晶硅电阻的正端均与其阱区电连接；或每个电阻单元的多晶硅电阻的负端均与其阱区电连接。
根据本发明的另一个方面，本发明提供一种高精度电阻，其包括依次串联的M个电阻段，每个电阻段包括依次串联的两个电阻单元，每个电阻段中，两个电阻单元的阱区均与这两个电阻单元之间的连接节点相连，M为正整数，所述电阻单元包括：衬底；阱区，其位于所述衬底正面，且所述阱区的导电类型与所述衬底的导电类型相反；绝缘层，其位于所述阱区的上方；多晶硅电阻，其位于所述绝缘层上方且与所述阱区相对。
根据本发明的另一个方面，本发明提供一种采样电路，其用于采样第二电压与第一电压的电压差，其包括第一输入端、第二输入端、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、NMOS晶体管MN1和运算放大器OP，其中，所述第一输入端与第一电压V1相连，所述第二输入端与第二电压V2相连；所述第一电阻R1和第二电阻R2依次串联于所述第一输入端和第二输入端之间；所述第三电阻R3的一端与所述第二输入端相连，其另一端与所述NMOS晶体管MN1的漏极相连，所述NMOS晶体管MN1的源极与所述采样电路的输出端VO相连；所述第四电阻R4连接于所述NMOS晶体管MN1的源极和接地端之间；所述运算放大器OP的正相输入端VP与所述NMOS晶体管MN1的漏极相连，其负相输入端VN与所述第一电阻R1和第二电阻R2之间的连接节点相连，其输出端与所述NMOS晶体管MN1的栅极相连。其中，第一电阻、第二电阻、第三电阻和第四电阻均包括依次串联的N个电阻单元，N为正整数。所述电阻单元包括：衬底；阱区，其位于所述衬底正面，且所述阱区的导电类型与所述衬底的导电类型相反；绝缘层，其位于所述阱区的上方；多晶硅电阻，其位于所述绝缘层上方且与所述阱区相对。
进一步的每个电阻单元的多晶硅电阻的正端均与其阱区电连接；或每个电阻单元的多晶硅电阻的负端均与其阱区电连接。
根据本发明的另一个方面，本发明提供一种采样电路，其用于采样第二电压与第一电压的电压差，其包括第一输入端、第二输入端、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、NMOS晶体管MN1和运算放大器OP，其中，所述第一输入端与第一电压V1相连，所述第二输入端与第二电压V2相连；所述第一电阻R1和第二电阻R2依次串联于所述第一输入端和第二输入端之间；所述第三电阻R3的一端与所述第二输入端相连，其另一端与所述NMOS晶体管MN1的漏极相连，所述NMOS晶体管MN1的源极与所述采样电路的输出端VO相连；所述第四电阻R4连接于所述NMOS晶体管MN1的源极和接地端之间；所述运算放大器OP的正相输入端VP与所述NMOS晶体管MN1的漏极相连，其负相输入端VN与所述第一电阻R1和第二电阻R2之间的连接节点相连，其输出端与所述NMOS晶体管MN1的栅极相连，其中，第一电阻、第二电阻、第三电阻和第四电阻均包括包括依次串联的M个电阻段，M为正整数，每个电阻段包括依次串联的两个电阻单元，每个电阻段中，两个电阻单元的阱区均与这两个电阻单元之间的连接节点相连。所述电阻单元包括：衬底；阱区，其位于所述衬底正面，且所述阱区的导电类型与所述衬底的导电类型相反；绝缘层，其位于所述阱区的上方；多晶硅电阻，其位于所述绝缘层上方且与所述阱区相对。
与现有技术相比，本发明在多晶硅电阻的下方形成阱区，且多晶硅电阻与阱区电连接，以减小由于多晶硅电阻的电压与其下方区域电压之差影响其电阻值的效应，从而在实际应用中提高电阻精度。
【附图说明】
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：
图1为现有技术中的一个多晶硅电阻的剖面示意图；
图2为现有技术中的三个多晶硅电阻的连接原理图；
图3为本发明在一个实施例中的电阻单元的剖面示意图；
图4本发明中的高精度电阻在第一个实施例中的原理示意图；
图5为本发明中的高精度电阻在第二个实施例中的原理示意图；
图6为本发明中的高精度电阻在第三个实施例中的原理示意图；
图7为本发明中的采样电路在第一个实施例中的电路示意图；
图8为本发明中的采样电路在第二个实施例中的电路示意图。
【具体实施方式】
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。
发明人通过大量的实验及分析发现，导致图2所示的多晶硅电阻的精度不高的原因在于：图2所示的连接关系会导致多晶硅电阻Ra、Rb、Rc的正端和负端的电压不等于地电平，且Ra、Rb、Rc各自的正端电压也不相同，Ra、Rb、Rc各自的负端电压也不相同；电阻正端和负端的电压相对其衬底电压也各不相同，此相对电压差(正端电压与衬底电压之差、负端电压与衬底电压之差)会影响电阻的电阻值。在一个实际例子中，当两者电压差大约在8V时，可能导致0.2％的电阻值偏差。对于精度要求不高的电路来说，影响不大。但对于高精度电路来说将不可接受。另外在一些实际应用中，电阻的正端电压或负端电压可能在一些情况下会变化，也导致电阻正端电压或负端电压与衬底电压之差会变化，因此导致其电阻值在不同情况下变化。
基于此，本发明设计了一种电阻单元及采用该电阻单元的高精度电阻和采样电路，，其在多晶硅电阻的下方形成阱区，且多晶硅电阻与阱区电连接，以减小由于多晶硅电阻的电压与其下方区域电压之差影响其电阻值的效应，从而提高在实际应用中的电阻精度。请参考图3所示，其为本发明在一个实施例中的电阻单元的剖面示意图。图3所示的电阻单元包括衬底310、阱区320、绝缘层330和多晶硅电阻340。
阱区320位于衬底310的正面，且阱区320的导电类型(或掺杂类型)与衬底310的导电类型相反。在图3所示的具体实施例中，衬底310的导电类型为P型，即衬底310为P-Sub(即P型掺杂衬底)；阱区320的导电类型为N型，即阱区320为NWell(即N型掺杂的阱区)，且阱区320自衬底310的正面延伸至所述衬底310内。
绝缘层330位于阱区320的上方。在图3所示的具体实施例中，绝缘层330为氧化硅。
斜线填充区域为多晶硅层或多晶硅电阻340，多晶硅电阻340位于绝缘层330上方且与阱区320相对，多晶硅电阻340与阱区320电连接。在图3所示的具体实施例中，多晶硅电阻340与阱区320相对且位于所述阱区320的区域内。
在图3所示的实施例中，多晶硅电阻340包括正端A和负端B，其正端A的电位高于负端B的电位，多晶硅电阻340与阱区320电连接的方式为：多晶硅电阻340的正端A或负端B与阱区320电连接。
在图3所示的实施例中，电阻单元还包括介质层350、阱接触区360、金属层370、第一过孔金属380、第二过孔金属390。其中，介质层350位于多晶硅电阻340上方且覆盖绝缘层330。竖线填充区域为金属层370，金属层370位于所述介质层350上方，且所述金属层370用于电气连接。阱接触区360位于阱区320的正面且其上方未覆盖多晶硅电阻340，阱接触区360的导电类型与阱区320的导电类型相同，且阱接触区360的导电类型的掺杂浓度比阱区320的导电类型的掺杂浓度高。在图3所示的具体实施例中，NWell320为轻掺杂的N型阱区，在NWell320内存在重掺杂的N+区域(也被称为N+阱接触区360)，重掺杂以便形成欧姆接触(接触电阻较低)。
第一过孔金属380依次贯穿N+阱接触区360上方的绝缘层330和介质层350，以将N+阱接触区360和金属层370电连接；第二过孔金属390贯穿所述多晶硅电阻340上方的介质层350，以将多晶硅电阻340(例如，多晶硅电阻340的正端A和负端B)与金属层370电连接，这样，就可以通过所述金属层370电连接多晶硅电阻340和阱区320。
请参考图4所示，其为本发明中的高精度电阻在第一个实施例中的原理示意图。图4所示的高精度电阻包括依次串联的电阻单元Ra、Rb和Rc，且电阻单元Ra、Rb和Rc均为如图3所示的电阻单元，其中，每个电阻单元(Ra、Rb和Rc)中的多晶硅电阻340下面均设置有一个Nwell阱区320，并将此Nwell阱区320连接至该电阻单元中的多晶硅电阻340的负端B(即较低电位的一端)。在其他实施例中，图4所示的高精度电阻可以包括1个、依次串联的2个、4个，5个或更多个如图3所示的电阻单元。
请参考图5所示，其为本发明中的高精度电阻在第二个实施例中的原理示意图。图5所示的高精度电阻包括依次串联的电阻单元Ra、Rb和Rc，且电阻单元Ra、Rb和Rc均为如图3所示的电阻单元，其中，每个电阻单元(Ra、Rb和Rc)中的多晶硅电阻340下面均设置有一个Nwell阱区320，并将此Nwell阱区320连接至该电阻单元中的多晶硅电阻340的正端A(即较高电位的一端)。在其他实施例中，图5所示的高精度电阻可以包括1个、依次串联的2个、4个，5个或更多个如图3所示的电阻单元。
请参考图6所示，其为本发明中的高精度电阻在第三个实施例中的原理示意图。图6所示的高精度电阻包括依次串联的三个电阻段Ra、Rb和Rc，且每个电阻段(Ra、Rb和Rc)包括两个依次串联的电阻单元，例如，第一个电阻段R1包括依次串联的电阻单元R1a和R1b，第二个电阻段R2包括依次串联的电阻单元R2a和R2b，第三个电阻段R3包括依次串联的电阻单元R3a和R3b。其中，每个电阻单元(R1a、R1b、R2a、R2b、R3a和R3b)均为如图3所示的电阻单元，且每个电阻段中的两个电阻单元的Nwell阱区320均与该电阻段中的两个电阻单元之间的连接节点相连。例如，第一个电阻段R1中的电阻单元R1a和R1b的Nwell阱区320均与电阻单元R1a和R1b之间的连接节点相连；第二个电阻段R2中的电阻单元R2a和R2b的Nwell阱区320均与电阻单元R2a和R2b之间的连接节点相连；第三个电阻段R3中的电阻单元R3a和R3b的Nwell阱区320均与电阻单元R3a和R3b之间的连接节点相连。在其他实施例中，图6所示的高精度电阻可以包括1个依次串联的2个、4个，5个或更多个电阻段。
以下为本发明在采样电路中的应用实例。
请参考图7所示，其为本发明中的采样电路在第一个实施例中的电路示意图。图7所示的采样电包括第一输入端V1、第二输入端V2、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、NMOS晶体管MN1和运算放大器OP。其中，第一输入端V1与第一电压V1相连，第二输入端V2与第二电压V2相连；第一电阻R1和第二电阻R2依次串联于第一输入端V1和第二输入端V2之间；第三电阻R3的一端与第二输入端V2相连，其另一端与NMOS晶体管MN1的漏极相连，NMOS晶体管MN1的源极与所述采样电路的输出端VO相连；第四电阻R4连接于NMOS晶体管MN1的源极和接地端之间；运算放大器OP的正相输入端VP与NMOS晶体管MN1的漏极相连，其负相输入端VN与第一电阻R1和第二电阻R2之间的连接节点相连，其输出端与NMOS晶体管MN1的栅极相连。
图7所示的采样电路的理想的功能希望是:采样第二电压V2与第一电压V1的电压差。理想的公式应该为:
其中，VO为输出端VO的电压，V2为第二输入端V2的电压，V1为第一输入端V1的电压，R1为第一电阻R1的电阻值，R2为第二电阻R2的电阻值，R3为第三电阻R3的电阻值，R4为第四电阻R4的电阻值。
在实际应用中第一输入端V1的电压可能变化，这样导致第一电阻R1和第二电阻R2的电压相对衬底(P-sub)电压会变化较大，导致第一电阻R1的电阻值和第二电阻R2的电阻值会随着第一输入端V1的电压变化而变化，同样，第三电阻R3也会随着第一输入端V1的电压变化而变化，因此导致实际输出电压VO偏移于上述理想公式。
故在图7所示的实施例中，电阻R1、R2、R3和R4均为图3所示的电阻单元(或电阻R1、R2、R3和R4均包括1个如图3所示的电阻单元)，且每个电阻单元的阱区320均与其多晶硅电阻340的负端(即较低电位的一端)相连，具体的，电阻R1中的阱区320连接至第一输入端V1，电阻R2的阱区320连接至运算放大器OP的负相输入端VN，电阻R3的阱区320连接至运算放大器OP的正相输入端VP(在另一个实施例中，也可以将电阻R3的阱区320连接至运算放大器OP的负相输入端VN，因为运算放大器OP可以将正相输入端VP电压调整等于负相输入端VN电压)，电阻R4的阱区320连接至地。这样的连接方式可以减小由于多晶硅电阻的电压与其下方区域电压之差影响其电阻值的效应，因此可以提高电路的精度。
在另一实施例中，电阻R1、R2、R3和R4均为图3所示的电阻单元(或电阻R1、R2、R3和R4均包括1个如图3所示的电阻单元)，且每个电阻单元的阱区320均与其多晶硅电阻340的正端(即较高电位的一端)相连。
请参考图8所示，其为本发明中的采样电路在第二个实施例中的电路示意图，与图7相比，图8中的电阻R1、R2、R3和R4均包括依次串联的三个电阻单元，每个电阻单元如图3所示，且每个电阻单元的阱区320均与其多晶硅电阻340的负端(即较低电位的一端)相连。具体的，电阻R1包括依次串联的电阻单元R1a、R1b和R1c，电阻单元R1a、R1b和R1c的阱区320均与其多晶硅电阻340的负端相连；电阻R2包括依次串联的电阻单元R2a、R2b和R2c，电阻单元R2a、R2b和R2c的阱区320均与其多晶硅电阻340的负端相连；电阻R3包括依次串联的电阻单元R3a、R3b和R3c，电阻单元R3a、R3b和R3c的阱区320均与其多晶硅电阻340的负端相连。
在另一个实施例中，电阻R1、R2、R3和R4均包括依次串联的三个电阻单元，每个电阻单元如图3所示，且每个电阻单元的阱区320均与其多晶硅电阻340的正端(即较高电位的一端)相连。每个电阻(R1、R2、R3和R4)中，依次串联的三个电阻单元的连接关系可参见图5所示。
为本发明中的采样电路在第三个实施例中(未图示)，电阻R1、R2、R3和R4均包括依次串联的三个电阻段，且每个电阻段包括两个依次串联的电阻单元，每个电阻单元均为如图3所示的电阻单元，且每个电阻段中的两个电阻单元的Nwell阱区320均与该电阻段中的两个电阻单元之间的连接节点相连。每个电阻(R1、R2、R3和R4)中，依次串联的三个电阻段的连接关系可参见图6所示。
本发明的原理是减小多晶硅电阻相对其下方区域的电压之差。在图7和图8所示的例子中，每个电阻被分成依次串联的三个电阻单元或电阻段，实际设计中为了得到更佳效果，可以根据实际设计分成1～N个电阻单元或电阻段串联。N越大，多晶硅电阻340的电压与其下方区域电压之差更小，电阻值将更精确；但是N越大，需要增加较多的独立Nwell区域，将增加实际版图的面积，从而增加芯片成本。实际设计中可以根据实际产品中精度要求和成本要求，进行优化选择。
在有些设计中，多晶硅电阻340下方的Nwell还可以连接到其他节点，例如由一个调压器或者运算放大器来驱动，以增强此电压的稳定性，减小Nwell电压的噪声。也就是说，所述多晶硅电阻340下方的Nwell与一节点电连接，该节点为多晶硅电阻340上的节点(比如，多晶硅电阻340的正端或负端)，也可以为其他节点，该其他节点由一个调压器或者运算放大器来驱动，以增强此电压的稳定性。
综上所述，本发明在多晶硅电阻340的下方形成阱区320，且多晶硅电阻340与阱区320电连接，以减小由于多晶硅电阻340的电压与其下方区域电压之差影响其电阻值的效应，从而在实际应用中提高电阻精度。
在本发明中，“连接”、“相连”、“连”、“接”等表示电性连接的词语，如无特别说明，则表示直接或间接的电性连接。
需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。
Claims (13)
1.一种电阻单元，其特征在于，其包括：
衬底；
阱区，其位于所述衬底正面，且所述阱区的导电类型与所述衬底的导电类型相反；
绝缘层，其位于所述阱区的上方；
多晶硅电阻，其位于所述绝缘层上方且与所述阱区相对。
2.根据权利要求1所述的电阻单元，其特征在于，
所述阱区与一节点电连接。
3.根据权利要求2所述的电阻单元，其特征在于，
所述阱区与一节点电连接包括：
所述阱区与所述多晶硅电阻电连接；或
所述阱区与其他节点电连接。
4.根据权利要求3所述的电阻单元，其特征在于，
所述多晶硅电阻包括正端和负端，其正端的电位高于负端的电位，
所述多晶硅电阻与所述阱区电连接的方式为：所述多晶硅电阻的正端或负端与所述阱区电连接。
5.根据权利要求4所述的电阻单元，其特征在于，
其还包括金属层，
所述金属层位于所述多晶硅电阻上方，
所述多晶硅电阻通过所述金属层与所述阱区电连接。
6.根据权利要求5所述的电阻单元，其特征在于，
所述电阻单元还包括阱接触区，
所述阱接触区位于所述阱区的正面，
所述阱区经所述阱接触区与所述金属层电连接，
所述阱接触区的导电类型与所述阱区的导电类型相同，
所述阱接触区的导电类型的掺杂浓度比所述阱区的导电类型的掺杂浓度高。
7.根据权利要求6所述的电阻单元，其特征在于，其还包括：
介质层，其位于所述多晶硅电阻和所述金属层之间且覆盖所述绝缘层，
第一过孔金属，其依次贯穿所述阱接触区上方的所述绝缘层和所述介质层，以将所述阱接触区与所述金属层电连接；
第二过孔金属，其贯穿所述多晶硅电阻上方的介质层，以将所述多晶硅电阻与所述金属层电连接。
8.一种高精度电阻，其特征在于，其包括：
依次串联的N个如权利要求1-7任一所述的电阻单元，
其中，N为正整数。
9.根据权利要求8所述的高精度电阻，其特征在于，
每个电阻单元的多晶硅电阻的正端均与其阱区电连接；或
每个电阻单元的多晶硅电阻的负端均与其阱区电连接。
10.一种高精度电阻，其特征在于，其包括依次串联的M个电阻段，
每个电阻段包括依次串联的两个如权利要求1-7任一所述的电阻单元，
每个电阻段中，两个电阻单元的阱区均与这两个电阻单元之间的连接节点相连，
M为正整数。
11.一种采样电路，其用于采样第二电压与第一电压的电压差，其特征在于，其包括第一输入端、第二输入端、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、NMOS晶体管MN1和运算放大器OP，
其中，所述第一输入端与第一电压V1相连，所述第二输入端与第二电压V2相连；所述第一电阻R1和第二电阻R2依次串联于所述第一输入端和第二输入端之间；所述第三电阻R3的一端与所述第二输入端相连，其另一端与所述NMOS晶体管MN1的漏极相连，所述NMOS晶体管MN1的源极与所述采样电路的输出端VO相连；所述第四电阻R4连接于所述NMOS晶体管MN1的源极和接地端之间；所述运算放大器OP的正相输入端VP与所述NMOS晶体管MN1的漏极相连，其负相输入端VN与所述第一电阻R1和第二电阻R2之间的连接节点相连，其输出端与所述NMOS晶体管MN1的栅极相连，
其中，第一电阻、第二电阻、第三电阻和第四电阻均包括依次串联的N个如权利要求1-7任一所述的电阻单元，N为正整数。
12.根据权利要求11所述的采样电路，其特征在于，
每个电阻单元的多晶硅电阻的正端均与其阱区电连接；或
每个电阻单元的多晶硅电阻的负端均与其阱区电连接。
13.一种采样电路，其用于采样第二电压与第一电压的电压差，其特征在于，其包括第一输入端、第二输入端、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、NMOS晶体管MN1和运算放大器OP，
其中，所述第一输入端与第一电压V1相连，所述第二输入端与第二电压V2相连；所述第一电阻R1和第二电阻R2依次串联于所述第一输入端和第二输入端之间；所述第三电阻R3的一端与所述第二输入端相连，其另一端与所述NMOS晶体管MN1的漏极相连，所述NMOS晶体管MN1的源极与所述采样电路的输出端VO相连；所述第四电阻R4连接于所述NMOS晶体管MN1的源极和接地端之间；所述运算放大器OP的正相输入端VP与所述NMOS晶体管MN1的漏极相连，其负相输入端VN与所述第一电阻R1和第二电阻R2之间的连接节点相连，其输出端与所述NMOS晶体管MN1的栅极相连，
其中，第一电阻、第二电阻、第三电阻和第四电阻均包括包括依次串联的M个电阻段，M为正整数，
每个电阻段包括依次串联的两个如权利要求1-7任一所述的电阻单元，
每个电阻段中，两个电阻单元的阱区均与这两个电阻单元之间的连接节点相连。
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|---|---|---|---|---|
| CN117810223A (zh) * | 2024-02-29 | 2024-04-02 | 成都本原聚能科技有限公司 | 一种多晶硅电阻电路、制备方法及音频差分电路 |
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2020
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| CN117810223B (zh) * | 2024-02-29 | 2024-05-10 | 成都本原聚能科技有限公司 | 一种多晶硅电阻电路、制备方法及音频差分电路 |
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