JP2001102561A - 固体撮像素子の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 オーバーフローバリア領域を所定の領域に形
成して基板電圧のばらつきが低減され、歩留まりよく製
造を行うことができる固体撮像素子の製造方法を提供す
る。 【解決手段】 第２導電型半導体領域４上により低濃度
で赤外線が到達しうる厚さの第１導電型の半導体領域５
を形成した縦型オーバーフロードレイン方式の固体撮像
素子を製造するにあたり、ウエハＭ１，Ｍ２に対して、
第１導電型の半導体領域５を成膜し、拡がり抵抗ＳＲの
深さプロファイルを測定してオーバーフローバリア部の
比抵抗Ｒと第２導電型半導体領域４と第１導電型の半導
体領域５との接合部の深さＤとの積ＤＲを求め、積ＤＲ
の値が予め求められた積ＤＲの値と基板電圧との相関図
を用いて設定された所定の範囲Ａ内にあるか確認する工
程を採り、後続の製品ウエハにおいては積ＤＲの値が所
定の範囲Ａ内に入ったエピタキシャル条件Ｃ１またはＣ
２により第１導電型の半導体領域５を成膜する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、固体撮像素子の製
造方法に係わる。

【０００２】

【従来の技術】固体撮像素子として、受光部（センサ
部）における余剰の電荷を基板側に排出するようにし
た、いわゆる縦型オーバーフロードレイン方式の固体撮
像素子が知られている。本出願人は、先に縦型オーバー
フロードレイン方式の固体撮像素子において、受光部の
空乏領域を厚さ２μｍ以上の高抵抗エピタキシャル層に
より形成し、近赤外線領域にも感度を有せしめた固体撮
像素子を提案した（特開平９−３３１０５８号参照）。

【０００３】図８は、この固体撮像素子を示す。この固
体撮像素子５１は、第１導電型、例えばｎ型のシリコン
からなる半導体基板５２上に、同導電型の低不純物濃
度、即ちｎ^- のエピタキシャル層５３が形成されたｎ型
の半導体基体６０を有し、この半導体基体６０のエピタ
キシャル層５３内にオーバーフローバリア領域となる第
２導電型、例えばｐ型の第１の半導体ウエル領域５４が
形成される。この第１のｐ型半導体ウエル領域５４は、
例えばイオン注入により形成され、その濃度は例えば１
０¹⁴〜１０¹⁶ｃｍ^-3とされる。

【０００４】そして、この第１のｐ型半導体ウエル領域
５４上にエピタキシャル成長により、第１のｐ型半導体
ウエル領域５４より比抵抗の高い高抵抗半導体領域、い
わゆる高抵抗エピタキシャル層５５が形成される。この
高抵抗エピタキシャル層５５は、その厚さを２μｍ以
上、好ましくは５μｍ以上とし、第１のｐ型半導体ウエ
ル領域５４より低濃度のｐ型領域又はｎ型領域、又はノ
ンドープ（真性半導体）領域で形成される。

【０００５】この高抵抗エピタキシャル層５５の表面に
マトリックス配列の各受光部（センサ部）６１を構成す
るためのｎ^- の半導体領域５６及びこの上のｐ⁺ の正電
荷蓄積領域５７が形成される。また、高抵抗エピタキシ
ャル層５５の各受光部列の一側に対応する位置に、読み
出しゲート部６３を挟んで垂直転送レジスタ６２のｎ型
の転送チャネル領域５９が形成される。転送チャネル領
域５９下には第２のｐ型半導体ウエル領域５８が形成さ
れる。さらに各受光部６１を区画するｐ型のチャネルス
トップ領域６４が形成される。

【０００６】転送チャネル領域５９、チャネルストップ
領域６４及び読み出しゲート部６３上に、ゲート絶縁膜
６５を介して、例えば多結晶シリコンからなる転送電極
６６が形成され、転送チャネル領域５９、ゲート絶縁膜
６５及び転送電極６６によりＣＣＤ構造の垂直転送レジ
スタ６２が構成される。さらに、転送電極６６上を被覆
する層間絶縁膜６８を介して受光部６１の開口を除く他
所全面に遮光膜６７が形成される。

【０００７】このようにして、受光部６１と、オーバー
フローバリア領域となる第１のｐ型半導体ウエル領域５
４と、オーバーフロードレインとなる基板５２が垂直方
向に形成されてなる縦型オーバーフロードレイン方式の
ＣＣＤ固体撮像素子５１が構成される。

【０００８】このＣＣＤ固体撮像素子５１においては、
赤外線が充分に吸収される深さにオーバーフローバリア
領域５４が形成され、オーバーフローバリア領域５４に
達する高抵抗エピタキシャル層５５が空乏化されること
で、近赤外線領域にも高い感度を有することができる。

【０００９】

【発明が解決しようとする課題】しかしながら、第１の
ｐ型半導体ウエル領域５４をイオン注入により形成し、
この第１のｐ型半導体ウエル領域５４上に第１のｐ型半
導体ウエル領域５４より低濃度のｎ型、ｐ型又はノンド
ープの高抵抗エピタキシャル層５５を形成すると、イオ
ン注入により形成された第１のｐ型半導体ウエル領域５
４のｐ型不純物が高抵抗エピタキシャル層５５とその下
のｎ^- のエピタキシャル層５３との界面に沿って外方拡
散したり、第１のｐ型半導体ウエル領域５４からエピタ
キシャル装置内に蒸発したボロン等のｐ型不純物が高抵
抗エピタキシャル層５５に取り込まれる、いわゆるｐ型
不純物のオートドーピングが生じたりする。

【００１０】これにより、高抵抗エピタキシャル層５５
のドーパント濃度が大きく変化すると共に、第１のｐ型
半導体ウエル領域５４により形成されるオーバーフロー
バリア領域も変化するという問題がある。

【００１１】そして、このオーバーフローバリア領域の
変化のバラツキが極めて大きいため、所定のオーバーフ
ローバリア領域が形成されず、その結果として受光部６
１に一定の電荷を蓄積するために印加する基板電圧Ｖｓ
ｕｂが設計規格内に入らなる。これにより、製造時にお
ける不良率が充分に小さくならず、実用化が困難になっ
ていた。

【００１２】この対策としては、オートドープの少ない
エピタキシャル成長条件例えば低温成長や高速成長等を
行うことが考えられるが、現状の実用化されているシリ
コンエピタキシャル技術では、充分に抑制することが困
難である。

【００１３】さらに、第１のｐ型半導体ウエル領域５４
が１０¹⁴〜１０¹⁶ｃｍ^-3と低濃度であり、この上にこれ
より低濃度の高抵抗エピタキシャル層５５を形成してい
るため、この低濃度の高抵抗エピタキシャル層５５の濃
度は、エピタキシャル装置内（例えばサセプタや石英チ
ャンバー等）に蓄積したドーパントの影響を大きく受け
る。従って、直前にエピタキシャル装置内でどの様なエ
ピタキシャルウエハを成長させたか、即ち装置内のｐ化
又はｎ化の状態により、出来上がった高抵抗エピタキシ
ャル層５５のドーパント濃度が大きく異なってしまう。

【００１４】この対策としては、前のエピタキシャル成
長後のクリーニング方法を強化すること等が検討されて
いるが、現状の実用化されているシリコンエピタキシャ
ル装置では充分に抑制できていない。

【００１５】現状では、固体撮像素子５１を形成してみ
ないとオーバーフローバリア領域５４がどのように形成
されているか判別できない。従って、上述した構成の固
体撮像素子５１を実用化して製造を行うとすると、結果
として基板電圧Ｖｓｕｂが大きくばらついてしまい、不
良率を低減することができなかった。

【００１６】上述した問題の解決のために、本発明にお
いては、オーバーフローバリア領域を所定の領域に形成
して基板電圧のばらつきが低減され、歩留まりよく製造
を行うことができる固体撮像素子の製造方法を提供する
ものである。

【００１７】

【課題を解決するための手段】本発明の固体撮像素子の
製造方法は、第１導電型半導体基板とその上に形成され
た第２導電型半導体領域とさらにその上に形成された第
２導電型半導体領域より低濃度で赤外線が到達しうる厚
さの第１導電型の半導体領域とを有する縦型オーバーフ
ロードレイン方式の固体撮像素子を製造するにあたり、
１枚目のウエハに対して第１導電型の半導体領域を第１
のエピタキシャル条件で成膜する工程と、この１枚目の
ウエハを斜め研磨して拡がり抵抗の深さプロファイルを
測定する工程と、この深さプロファイルから第２導電型
半導体領域のオーバーフローバリア部の比抵抗（Ｒ）と
第２導電型半導体領域と第１導電型の半導体領域との接
合部の深さ（Ｄ）との積（Ｄ・Ｒ）の値を求め、この積
（Ｄ・Ｒ）の値が予め求められた積（Ｄ・Ｒ）の値と基
板電圧との相関図を用いて設定された所定の範囲内にあ
るか確認する工程とを採り、積（Ｄ・Ｒ）の値が所定の
範囲内にない場合は、２枚目のウエハに対して第１のエ
ピタキシャル条件とは異なる第２のエピタキシャル条件
で第１導電型の半導体領域を成膜し、再度拡がり抵抗の
深さプロファイルを測定する工程及び積（Ｄ・Ｒ）の値
が所定の範囲内にあるか確認する工程を行い、後続の製
品ウエハにおいては積（Ｄ・Ｒ）の値が所定の範囲内に
入ったエピタキシャル条件により第１導電型の半導体領
域を成膜して固体撮像素子を作製するものである。

【００１８】上述の本発明製法によれば、後続の製品ウ
エハにおいて、予め積の値と基板電圧との相関図を用い
て設定された所定の範囲内に積の値が入るようなエピタ
キシャル条件を採用して、第１導電型の半導体領域を成
膜することにより、作製される固体撮像素子において基
板電圧を所定の範囲内になるように固体撮像素子を製造
することができる。

【００１９】本発明の固体撮像素子の製造方法は、第１
導電型半導体基板とその上に形成された第２導電型半導
体領域とさらにその上に形成された第２導電型半導体領
域より低濃度で赤外線が到達しうる厚さの第１導電型の
半導体領域とを有する縦型オーバーフロードレイン方式
の固体撮像素子を製造するにあたり、第１導電型の半導
体領域をエピタキシャル法により形成した直後のウエハ
に対して、このウエハを斜め研磨して拡がり抵抗の深さ
プロファイルを測定する工程と、この深さプロファイル
から第２導電型半導体領域のオーバーフローバリア部の
比抵抗（Ｒ）と第２導電型半導体領域と第１導電型の半
導体領域との接合部の深さ（Ｄ）との積（Ｄ・Ｒ）の値
を求め、この積（Ｄ・Ｒ）の値が予め求められた積（Ｄ
・Ｒ）の値と基板電圧との相関図を用いて設定された所
定の範囲内にあるか確認する工程とを採り、積（Ｄ・
Ｒ）の値が所定の範囲内に入っているウエハのみを良品
として選別し、この良品のウエハに対して第１導電型の
半導体領域の形成工程以降の工程を行って固体撮像素子
を製造するものである。

【００２０】上述の本発明製法によれば、第１導電型の
半導体領域をエピタキシャル法により形成した直後のウ
エハに対して、予め積の値と基板電圧との相関図を用い
て設定された所定の範囲内に積の値が入るウエハを良品
として選別するので、基板電圧が所定の範囲に入らない
と予想される良品でないものは第１導電型の半導体領域
を形成した状態で除去され、基板電圧が所定の範囲内の
固体撮像素子のみが形成されるようにすることができ
る。

【００２１】

【発明の実施の形態】本発明は、第１導電型半導体基板
と第１導電型半導体基板上に形成された第２導電型半導
体領域と第２導電型半導体領域上に形成された第２導電
型半導体領域より低濃度で赤外線が到達しうる厚さの第
１導電型の半導体領域とを有する縦型オーバーフロード
レイン方式の固体撮像素子を製造するにあたり、１枚目
のウエハに対して第１導電型の半導体領域を第１のエピ
タキシャル条件で成膜する工程と、１枚目のウエハを斜
め研磨して拡がり抵抗の深さプロファイルを測定する工
程と、拡がり抵抗の深さプロファイルから第２導電型半
導体領域のオーバーフローバリア部の比抵抗（Ｒ）と第
２導電型半導体領域と第１導電型の半導体領域との接合
部の深さ（Ｄ）との積（Ｄ・Ｒ）の値を求め、積（Ｄ・
Ｒ）の値が予め求められた積（Ｄ・Ｒ）の値と基板電圧
との相関図を用いて設定された所定の範囲内にあるか確
認する工程とを採り、積（Ｄ・Ｒ）の値が所定の範囲内
にない場合は、２枚目のウエハに対して第１のエピタキ
シャル条件とは異なる第２のエピタキシャル条件で第１
導電型の半導体領域を成膜し、再度拡がり抵抗の深さプ
ロファイルを測定する工程及び積（Ｄ・Ｒ）の値が所定
の範囲内にあるか確認する工程を行い、後続の製品ウエ
ハにおいては積（Ｄ・Ｒ）の値が所定の範囲内に入った
エピタキシャル条件により第１導電型の半導体領域を成
膜して固体撮像素子を作製する固体撮像素子の製造方
法。

【００２２】本発明は、第１導電型半導体基板と第１導
電型半導体基板上に形成された第２導電型半導体領域と
第２導電型半導体領域上に形成された第２導電型半導体
領域より低濃度で赤外線が到達しうる厚さの第１導電型
の半導体領域とを有する縦型オーバーフロードレイン方
式の固体撮像素子を製造するにあたり、第１導電型の半
導体領域をエピタキシャル法により形成した直後のウエ
ハに対して、ウエハを斜め研磨して拡がり抵抗の深さプ
ロファイルを測定する工程と、拡がり抵抗の深さプロフ
ァイルから第２導電型半導体領域のオーバーフローバリ
ア部の比抵抗（Ｒ）と第２導電型半導体領域と第１導電
型の半導体領域との接合部の深さ（Ｄ）との積（Ｄ・
Ｒ）の値を求め、積（Ｄ・Ｒ）の値が予め求められた積
（Ｄ・Ｒ）の値と基板電圧との相関図を用いて設定され
た所定の範囲内にあるか確認する工程とを採り、積（Ｄ
・Ｒ）の値が所定の範囲内に入っているウエハのみを良
品として選別し、良品のウエハに対して第１導電型の半
導体領域の形成工程以降の工程を行って固体撮像素子を
製造する固体撮像素子の製造方法である。

【００２３】図１は、本発明の一実施の形態として、本
発明を適用する縦型オーバーフロードレイン方式のＣＣ
Ｄ型固体撮像素子の概略構成図を示す。この固体撮像素
子１は、第１導電型の、本実施の形態ではｎ型のシリコ
ンからなる半導体基板２上に、第１導電型の低不純物濃
度の即ちｎ^- のエピタキシャル層３が形成され、このエ
ピタキシャル層３内にイオン注入による第２導電型の半
導体領域、本実施の形態では第１のｐ型の半導体ウエル
領域４が形成され、この第１のｐ型の半導体ウエル領域
４上にエピタキシャル成長により、第１のｐ型半導体ウ
エル領域４より低不純物濃度である第１導電型の高抵抗
の半導体領域５、本実施の形態ではｎ^--の領域が形成さ
れる。この第１導電型の高抵抗の半導体領域５の表面に
受光部１１を構成するための、ｎ^- の不純物拡散領域６
及びこの上のｐ⁺ の正電荷蓄積領域７が形成される。ま
た、受光部１１から離れた位置の第１導電型の高抵抗の
半導体領域５に第２のｐ型半導体ウェル領域８及びｎ型
の転送チャネル領域９が形成され、さらにｐ型のチャネ
ルストップ領域１４が形成される。

【００２４】ここで、第１のｐ型の半導体ウエル領域４
は、いわゆるオーバーフローバリア領域となる。受光部
１１は画素となるもので、複数の受光部１１がマトリッ
クス状に配列されている。

【００２５】受光部１１と後述する垂直転送レジスタ１
２の間に読み出しゲート部１３が形成される。転送チャ
ネル領域９、チャネルストップ領域１４及び読み出しゲ
ート部１３上にゲート絶縁膜１５を介して、例えば多結
晶シリコンからなる転送電極１６が形成され、転送チャ
ネル領域９、ゲート絶縁膜１５及び転送電極１６により
ＣＣＤ構造の垂直転送レジスタ１２が構成される。

【００２６】さらに、転送電極１６上を被覆する層間絶
縁膜１８を介して受光部１１の開口を除く他所全面に遮
光膜１７が形成される。

【００２７】第１導電型の低不純物濃度のエピタキシャ
ル層３は、いわゆるシャッタ電圧を調整するために設け
るもので、このエピタキシャル層３を形成することによ
り、基板電圧Ｖｓｕｂによるシャッタ電圧の調節が容易
になる。第２導電型の第１の半導体ウエル領域４は、第
１導電型の低不純物濃度のエピタキシャル層３へのイオ
ン注入により形成され、好ましくは不純物の濃度が１０
¹⁴〜１０¹⁶ｃｍ^-3の範囲内とされる。高抵抗の半導体領
域５の厚さは２μｍ以上、好ましくは５μｍ以上とし、
不純物の濃度は第１のｐ型半導体ウエル領域４より低濃
度である。

【００２８】受光部１１と、オーバーフローバリアとな
る第１のｐ型の半導体ウエル領域３と、オーバーフロー
ドレインとなる基板２が垂直方向に形成されてなる、い
わゆる縦型オーバーフロードレイン方式のＣＣＤ型の固
体撮像素子１が構成される。

【００２９】即ちこの固体撮像素子１は、図８に示した
固体撮像素子５１と同様の構成を有し、高抵抗のエピタ
キシャル層５がｎ型（第１導電型）とされたものであ
る。従って、この固体撮像素子１の製造にあたり、現状
の製法では前述した問題点を生じることになる。

【００３０】そこで、次のようにして、図１の固体撮像
素子１の比抵抗の深さプロファイルを求めた。まず、図
１に示す構成の固体撮像素子１を形成した後に、ゲート
絶縁膜１５以上の各層を全て剥離する。次に、数ｍｍ角
のチップに切り出して、斜め研磨を行う。続いて、研磨
したチップに対して、第１のｐ型半導体ウエル領域４が
存在する箇所について、拡がり抵抗（ＳＲ：Spreading
Resistance）の測定を行う。この拡がり抵抗（ＳＲ）か
ら、例えば標準サンプルの測定により得た較正曲線を用
いて、比抵抗値を求めることができる。

【００３１】上述のようにして得られた比抵抗の深さプ
ロファイルを図２に示す。縦軸は拡がり抵抗（ＳＲ）値
から求めた比抵抗値（Ωｃｍ）を示し、横軸は深さ（μ
ｍ）を示す。

【００３２】図２より、比抵抗が次のように変化するこ
とがわかった。表面から比抵抗が増大していき、高抵抗
のエピタキシャル層５と第１のｐ型半導体ウエル領域４
との界面（ＰＮ接合部）で比抵抗が最大となる。ｐ型半
導体ウエル領域４内で比抵抗が極小となり、この極小値
付近の凹部領域がいわゆるオーバーフローバリアであ
る。そして、ｐ型半導体ウエル領域４とｎ^- のエピタキ
シャル層３との界面（ＰＮ接合部）で極大となり、ｎ^-
のエピタキシャル層３内では界面から比抵抗が減少して
いき、ある程度の深さで比抵抗の値が安定する。

【００３３】そして、本発明者等は、この比抵抗の深さ
プロファイルの様々なパラメータと固体撮像素子を形成
した後の基板電圧Ｖｓｕｂとの相関を調査した結果、第
２導電型半導体領域のオーバーフローバリア部の比抵抗
Ｒとその上に形成した第１導電型の高抵抗エピタキシャ
ル半導体領域との接合部の深さＤとの積：ＤＲ値（Ｄ・
Ｒ）が基板電圧と相関があることを見い出した。

【００３４】図２の比抵抗の深さプロファイルにおいて
は、第１のｐ型半導体ウエル領域４内の比抵抗が極小と
なるオーバーフローバリアの比抵抗値Ｒ（極小値）と、
比抵抗が極大となる第１のｐ型半導体ウエル領域４と高
抵抗のエピタキシャル層５との接合部の深さＤにより、
上述のＤＲ値を求めることができる。

【００３５】実際に、１／２インチ・３８万画素のＣＣ
Ｄ固体撮像素子において求めたＤＲ値と基板電圧Ｖｓｕ
ｂとの相関図を図３に示す。図３より、ＤＲ値と基板電
圧Ｖｓｕｂとは良好な直線関係にあり強い相関を有する
ことがわかる。仮に基板電圧Ｖｓｕｂの設計規格値が図
中矢印Ｖで示す６〜１４Ｖの範囲であるとすれば、ＤＲ
値は図中矢印Ａで示す０．５〜３（任意単位）の範囲内
に管理すればよいことがわかる。

【００３６】尚、この相関は、固体撮像素子の方式、デ
バイス構造、光学サイズ等により値が異なる可能性があ
るため、それぞれの代表的な構成において相関を調べる
ことが必要である。

【００３７】そこで、設計条件が新規の固体撮像素子を
製造する際には、新規の固体撮像素子のサンプルについ
てＤＲ値と基板電圧Ｖｓｕｂとの関係を数点測定し、既
に求められている他の設計条件の場合の相関図のいずれ
に当てはまるか調べる。そして、いずれの相関図にも当
てはまらない場合には、測定点数を増やして新たな相関
図を作成する。

【００３８】さらに、高抵抗エピタキシャル層５をエピ
タキシャル成長により形成した直後のウエハと、固体撮
像素子１を形成したウエハについて、拡がり抵抗（Ｓ
Ｒ）から求めたＤＲ値を比較した。このとき、エピタキ
シャル条件が同じになるように、バレル式のエピタキシ
ャル装置では同一バッチでエピタキシャル成長したウエ
ハから、枚様式のエピタキシャル装置では連続してエピ
タキシャル成長したウエハから、それぞれ成長直後のウ
エハと固体撮像素子を形成したウエハと選択した。

【００３９】その結果、高抵抗エピタキシャル層５をエ
ピタキシャル成長により形成した直後のウエハの拡がり
抵抗（ＳＲ）測定から求めたＤＲ値と、固体撮像素子１
を形成した後に前述のように上層を剥離して拡がり抵抗
（ＳＲ）測定を行って求めたＤＲ値とがほぼ一致するこ
とも見い出した。即ち、比抵抗の深さプロファイルはエ
ピタキシャル成長でほぼ決まり、その後の工程で受ける
熱履歴ではあまり変化しないことになる。

【００４０】従って、予めＤＲ値と基板電圧との相関を
調べておけば、エピタキシャル成長直後のウエハに対し
て拡がり抵抗（ＳＲ）測定を行ってＤＲ値を求めること
により、固体撮像素子形成後の基板電圧を推定すること
ができる。このため、固体撮像素子を形成しなくても、
エピタキシャル成長の段階において、基板電圧が良好に
なるウエハのみを選別することが可能となり、基板電圧
が良好でないウエハに固体撮像素子を形成してしまうこ
とがなくなるため、無駄な時間と費用が大幅に削減され
る。

【００４１】また、１枚目の製品ウエハについて、先行
して第１のエピタキシャル条件で高抵抗エピタキシャル
層５を成長させた後、このエピタキシャルウエハを斜め
研磨して、ＳＲ（拡がり抵抗）の深さプロファイルを測
定し、上述のＤＲ値が所定の範囲にあるかを確認する。
ＤＲ値が所定の範囲にあれば、その第１のエピタキシャ
ル条件で後続の製品ウエハを作製する。

【００４２】一方、ＤＲ値が所定の範囲になければ、同
様に２枚目の製品ウエハについて、第１のエピタキシャ
ル条件とは異なる第２のエピタキシャル条件で高抵抗エ
ピタキシャル層５を成長させる。そして、再びＤＲ値を
求めて、ＤＲ値が所定の範囲にあるか確認する。ＤＲ値
が所定の範囲にあれば、この第２のエピタキシャル条件
で後続の製品ウエハを作製する。即ちエピタキシャル条
件を変更して高抵抗エピタキシャル層５の成長を行い、
最初にＤＲ値が所定の範囲に入ったときのエピタキシャ
ル条件を採用して、後続の製品ウエハを作製する。

【００４３】これにより、後続の製品ウエハについても
ＤＲ値が所定の範囲にあり、基板電圧を所定の規格値の
範囲内とすることができるため、基板電圧が安定した固
体撮像素子を製造することが可能になる。

【００４４】尚、第２のエピタキシャル条件でもＤＲ値
が所定の範囲にない場合は、さらにエピタキシャル条件
を変更して上述した工程を繰り返すことになる。しかし
ながら、範囲が極めて狭い場合を除いて、おおむね２枚
目で範囲内に入れることができる。

【００４５】次に、上述の方法を採用した図１の固体撮
像素子１の具体的な製造方法を説明する。まず、図４Ａ
に示すように、第１導電型例えばｎ型の半導体基板２を
用意する。ｎ型の半導体基板２としては、例えば抵抗率
が８〜１２Ωｃｍ，８インチ径のＣＺ法によるシリコン
単結晶基板を用いる。

【００４６】次に、図４Ｂに示すように、第１導電型の
半導体基板２上に、エピタキシャル成長により第１導電
型で低不純物濃度のすなわちｎ^- 型のエピタキシャル層
３を、形成する。例えば枚様式炉にて１０５０〜１１８
０℃で抵抗率４０〜５０Ωｃｍ・厚さ８μｍに形成す
る。

【００４７】次に、図５Ｃに示すように、エピタキシャ
ル層３の一部に、低エネルギーの不純物のイオン注入
（例えばボロンを３００ｋｅＶ〜３ＭｅＶのエネルギー
・ドーズ量０．５〜１．５×１０¹¹ｃｍ^-2）により、第
２導電型すなわちｐ型の第１の半導体ウエル領域４を形
成する。この第１のｐ型の半導体ウエル層４は、いわゆ
る撮像領域の全域にわたって形成する。

【００４８】次に、図５Ｄに示すように、エピタキシャ
ル層３と第１のｐ型半導体ウエル領域４上に、これらを
覆って高抵抗の半導体領域５をエピタキシャル成長によ
り形成する。例えば枚様式炉にて１０５０〜１１８０℃
で抵抗率＞３００Ωｃｍ・厚さ９〜１１μｍに形成す
る。

【００４９】この際に、１枚目の製品ウエハを先行して
第１のエピタキシャル条件で成長させた後、エピタキシ
ャルウエハを斜め研磨してＳＲ（拡がり抵抗）の深さプ
ロファイルを測定し、ＤＲ値を求める。このＤＲ値が、
所定の範囲即ち予め求めておいたＤＲ値と基板電圧との
相関から決まるＤＲ値の管理値（例えば図２の場合は
０．５〜３（任意単位））の範囲に入っているかを確認
し、入れることができたそのエピタキシャル条件で後続
の製品ウエハを作製する。

【００５０】１枚目のウエハのＤＲ値が所定の範囲に入
っていない場合は前述したように、エピタキシャル条件
を第２のエピタキシャル条件に変更して成長させた２枚
目のウエハについてＤＲ値を求める。エピタキシャル条
件の変更は、例えばＰＨ₃ のドープ量の調整で可能であ
る。

【００５１】この工程をフローチャートで表したのが図
６Ｅである。ステップ２１で第１のウエハＷ１を選択
し、ステップ２２で第１の条件Ｃ１でエピタキシャル成
長を行う。ステップ２３で拡がり抵抗（ＳＲ）測定を行
って、ＤＲ値を求める。そして、ステップ２４でＤＲ値
が所定の管理値の範囲Ａに入っているか判定し、入って
いればステップ２５に進んで後続のウエハについて第１
の条件Ｃ１でエピタキシャル成長させて固体撮像素子１
を製造する。一方、ステップ２４でＤＲ値が所定の管理
値の範囲Ａに入っていない場合には、ステップ３１に進
んで第２のウエハＷ２を選択し、ステップ３２で第１の
条件Ｃ１とは異なる第２の条件Ｃ２でエピタキシャル成
長を行う。そして、再びステップ２３で拡がり抵抗（Ｓ
Ｒ）測定を行って、ＤＲ値を求め、ステップ２４でＤＲ
値が所定の管理値の範囲Ａに入っているか判定する。こ
こで、所定の管理値の範囲Ａに入っていればステップ２
５に進んで後続のウエハについて第２の条件Ｃ２でエピ
タキシャル成長させて固体撮像素子１を製造する。

【００５２】尚、最初のウエハが良好でも、連続成長に
よるオートドープの蓄積で次第に装置内がＮ化又はＰ化
していくため、後続の完成したエピタキシャルウエハか
らも抜き取りでＳＲ測定を行い良好なウエハのみを選別
することが望ましい。

【００５３】上述のように選別した良好なウエハのみに
対して、以降の製造工程を行う。次に、図６Ｆに示すよ
うに（但し、図６Ｆ以後は１画素に対応する領域のみを
示す）、ｎ^--の高抵抗の半導体領域５に選択的にイオン
注入を行って、第２のｐ型半導体ウェル領域８、ｎ型の
転送チャネル領域９を形成し、さらにｐ型のチャネルス
トップ領域１４を形成した後、表面を覆って全面的にゲ
ート絶縁膜１５を形成する。

【００５４】次に、図７Ｇに示すように、転送チャネル
領域９、チャネルストップ領域１４及び読み出しゲート
部１３となる領域上にゲート絶縁膜１５を介して、例え
ば多結晶シリコンからなる転送電極１６を形成する。さ
らに転送電極１６の開口部表面に受光部１１を構成する
ためのｎ^- の不純物拡散領域６及びｐ⁺ の正電荷蓄積領
域７を形成する。

【００５５】この後は、図７Ｈに示すように、転送電極
１６を層間絶縁膜１８で覆い、これの上に例えばＡｌ等
遮光金属からなる遮光膜１７を形成する。遮光膜１７に
は、受光部１１に対応する部分に開口を形成する。この
ようにして、図１に示す固体撮像素子１を形成すること
ができる。

【００５６】上述の本実施の形態によれば、ＤＲ値が所
定の範囲に入っているかを確認した後、この所定の範囲
に入れることができたそのエピタキシャル条件で後続の
製品ウエハを製造することにより、基板電圧が安定した
固体撮像素子１を製造することが可能になる。

【００５７】また、エピタキシャル成長前後のウエハに
対して拡がり抵抗（ＳＲ）測定を行い、ＤＲ値を求める
ことにより、固体撮像素子を形成した後の基板電圧Ｖｓ
ｕｂが推定できるため、固体撮像素子１を形成するまで
もなく、エピタキシャル成長を行った段階で基板電圧Ｖ
ｓｕｂに対して良好なウエハのみを選別することが可能
となるため、無駄な時間と費用が大幅に削減できる。

【００５８】上述の実施の形態では、半導体基板２上に
ｎ^- のエピタキシャル層３を形成したが、エピタキシャ
ル層３を形成せず、ｎ型の半導体基板２に、直接イオン
注入により反対導電型の第１のｐ型の半導体ウエル領域
４を形成する構成としてもよい。ただし、この場合は、
半導体基板２のドーパント濃度むら（Striation ）に起
因する画像むらを低減するために、ＭＣＺ（Magnetic f
ield Czochralski）法により形成した単結晶基板を用い
ることが望ましい。

【００５９】また、上述の実施の形態では、第１のｐ型
半導体ウエル領域４をイオン注入により形成したが、イ
オン注入に限定されるものではなく、例えば拡散法によ
って形成しても良い。

【００６０】また、上述の実施の形態では、本発明をＣ
ＣＤ固体撮像素子に適用して説明したが、その他の構成
の固体撮像素子、例えばＭＯＳ型の固体撮像素子におい
ても、縦型オーバーフロードレイン構造を有する構成で
あれば、同様に本発明を適用することができる。

【００６１】本発明は、上述の実施の形態に限定される
ものではなく、本発明の要旨を逸脱しない範囲でその他
様々な構成が取り得る。

【００６２】

【発明の効果】上述の本発明によれば、基板電圧を所定
の範囲内になるように固体撮像素子を製造することがで
きるので、基板電圧が安定した固体撮像素子を製造する
ことができる。

【００６３】また、本発明により、第１導電型の半導体
領域をエピタキシャル法により形成した直後のウエハに
対して、固体撮像素子形成後の基板電圧の値が推定でき
るため、固体撮像素子を形成するまでもなく、エピタキ
シャル成長を行った段階で基板電圧が良好となるウエハ
のみを選別することが可能となるため、製造における無
駄な時間と費用が大幅に削減できる。

【図面の簡単な説明】

【図１】本発明を適用するＣＣＤ固体撮像素子の概略構
成図（断面図）である。

【図２】図１のＣＣＤ固体撮像素子の比抵抗の深さプロ
ファイルである。

【図３】１／２インチ・３８万画素のＣＣＤ固体撮像素
子において求めたＤＲ値と基板電圧との相関図である。

【図４】Ａ、Ｂ 図１のＣＣＤ固体撮像素子の製造工程
を示す工程図である。

【図５】Ｃ、Ｄ 図１のＣＣＤ固体撮像素子の製造工程
を示す工程図である。

【図６】Ｅ 図１のＣＣＤ固体撮像素子の製造工程を示
すフローチャートである。Ｆ 図１のＣＣＤ固体撮像素
子の製造工程を示す工程図である。

【図７】Ｇ、Ｈ 図１のＣＣＤ固体撮像素子の製造工程
を示す工程図である。

【図８】従来のオーバーフローバリア領域を形成したＣ
ＣＤ固体撮像素子の概略構成図（断面図）である。

【符号の説明】

１ 固体撮像素子、２ 半導体基板、３ エピタキシャ
ル層、４ 第１のｐ型の半導体ウエル領域、５ 高抵抗
の半導体領域、６ 不純物拡散領域、７ 正電荷蓄積領
域、８ 第２のｐ型の半導体ウエル領域、９ 転送チャ
ネル領域、１１受光部、１２ 垂直転送レジスタ、１
３、 読み出しゲート部、１４ チャネルストップ領
域、１５ ゲート絶縁膜、１６ 転送電極、１７ 遮光
膜、１８ 層間絶縁膜

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M118 AA09 AA10 AB01 BA13 CA04 CA18 DA03 FA06 FA13 FA24 FA26 FA35 GB07 5F049 MA02 MB03 NA08 NB05 PA03 PA10 QA14 QA15 RA06 SS03

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１導電型半導体基板と、該第１導電型
   半導体基板上に形成された第２導電型半導体領域と、該
   第２導電型半導体領域上に形成された第２導電型半導体
   領域より低濃度で赤外線が到達しうる厚さの第１導電型
   の半導体領域とを有する縦型オーバーフロードレイン方
   式の固体撮像素子を製造するにあたり、 １枚目のウエハに対して、上記第１導電型の半導体領域
   を第１のエピタキシャル条件で成膜する工程と、 上記１枚目のウエハを斜め研磨して、拡がり抵抗の深さ
   プロファイルを測定する工程と、 上記拡がり抵抗の深さプロファイルから、上記第２導電
   型半導体領域のオーバーフローバリア部の比抵抗（Ｒ）
   と、上記第２導電型半導体領域と上記第１導電型の半導
   体領域との接合部の深さ（Ｄ）との積（Ｄ・Ｒ）の値を
   求め、該積（Ｄ・Ｒ）の値が、予め求められた上記積
   （Ｄ・Ｒ）の値と基板電圧との相関図を用いて設定され
   た所定の範囲内にあるか確認する工程とを採り、 上記積（Ｄ・Ｒ）の値が上記所定の範囲内にない場合
   は、２枚目のウエハに対して、上記第１のエピタキシャ
   ル条件とは異なる第２のエピタキシャル条件で上記第１
   導電型の半導体領域を成膜し、再度拡がり抵抗の深さプ
   ロファイルを測定する工程及び上記積（Ｄ・Ｒ）の値が
   上記所定の範囲内にあるか確認する工程を行い、 後続の製品ウエハにおいては、上記積（Ｄ・Ｒ）の値が
   上記所定の範囲内に入ったエピタキシャル条件により上
   記第１導電型の半導体領域を成膜して上記固体撮像素子
   を作製することを特徴とする固体撮像素子の製造方法。
2. 【請求項２】 第１導電型半導体基板と、該第１導電型
   半導体基板上に形成された第２導電型半導体領域と、該
   第２導電型半導体領域上に形成された第２導電型半導体
   領域より低濃度で赤外線が到達しうる厚さの第１導電型
   の半導体領域とを有する縦型オーバーフロードレイン方
   式の固体撮像素子を製造するにあたり、 上記第１導電型の半導体領域をエピタキシャル法により
   形成した直後のウエハに対して、 上記ウエハを斜め研磨して、拡がり抵抗の深さプロファ
   イルを測定する工程と、 上記拡がり抵抗の深さプロファイルから、上記第２導電
   型半導体領域のオーバーフローバリア部の比抵抗（Ｒ）
   と、上記第２導電型半導体領域と上記第１導電型の半導
   体領域との接合部の深さ（Ｄ）との積（Ｄ・Ｒ）の値を
   求め、該積（Ｄ・Ｒ）の値が予め求められた上記積（Ｄ
   ・Ｒ）の値と基板電圧との相関図を用いて設定された所
   定の範囲内にあるか確認する工程とを採り、 上記積（Ｄ・Ｒ）の値が上記所定の範囲内に入っている
   ウエハのみを良品として選別し、良品のウエハに対して
   上記第１導電型の半導体領域の形成工程以降の工程を行
   って固体撮像素子を製造することを特徴とする固体撮像
   素子の製造方法。