KR100429568B1 - 면저항을 측정하기 위한 이미지센서 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 이미지센서에 관한 것으로, 포토다이오드의 깊은 n-영역의 면저항을 보다 정확하게 측정할 수 있는 이미지센서 및 그 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, P0영역/n-영역/P에피층이 적층된 구조를 갖는 핀드 포토다이오드를 포함하여 실질적인 소자 구동을 위해 기판에 제공되는 화소어레이; 및 상기 화소어레이와 함께 동일한 상기 기판 상에 집적되며, 상기 n-영역의 면저항을 측정하기 위한 테스트 패턴을 포함하며, 상기 테스트 패턴은 P0영역 없이 상기 P에피층과, 테스트용 P에피층에 제공되는 테스트용 n-영역과, 상기 테스트용 n-영역 상에 직접 접촉된 더미 게이트 패턴을 구비하는 것을 특징으로 하는 이미지센서를 제공한다.
또한, 본 발명은 P0영역/n-영역/P에피층이 적층된 구조를 갖는 핀드 포토다이오드를 포함한 화소어레이와, 상기 n-영역의 면저항 측정을 위한 테스트 패턴을 동일 기판에 동시에 집적하기 위한 이미지센서 제조 방법에 있어서, 상기 화소어레이의 게이트 패턴을 마스크로 사용하여 테스트용 P0영역없이 테스트용 n-영역으로 상기 테스트 패턴을 형성하는 것을 특징으로 하는 이미지센서 제조 방법을 제공한다.

Description

면저항을 측정하기 위한 이미지센서 및 그 제조 방법{Image sensor for measuring the sheet resistance and fabricating method of the same}
본 발명은 이미지센서에 관한 것으로 특히, 깊은 포토다이오드 영역의 면저항(Sheet Resistance; 이하 Rs라 함)를 측정하기 위한 테스트 패턴을 포함하는 이미지센서 및 그 제조 방법에 관한 것이다.
일반적으로, 이미지센서라 함은 광학 영상(Optical image)을 전기 신호로 변환시키는 반도체소자로서, 이중 전하결합소자(CCD : Charge Coupled Device)는 개개의 MOS(Metal-Oxide-Silicon) 커패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 커패시터에 저장되고 이송되는 소자이며, CMOS(Complementary MOS; 이하 CMOS) 이미지센서는 제어회로(Control circuit) 및 신호처리회로(Signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소수만큼 MOS트랜지스터를 만들고 이것을 이용하여 차례차례 출력(Output)을 검출하는 스위칭 방식을 채용하는 소자이다.
이러한 다양한 이미지센서를 제조함에 있어서, 이미지센서의 감광도(Photo sensitivity)를 증가시키기 위한 노력들이 진행되고 있는 바, 그 중 하나가 집광기술이다. 예컨대, CMOS 이미지센서는 빛을 감지하는 포토다이오드와 감지된 빛을 전기적 신호로 처리하여 데이터화하는 CMOS 로직회로부분으로 구성되어 있는 바, 광감도를 높이기 위해서는 전체 이미지센서 면적에서 포토다이오드의 면적이 차지하는 비율(이를 통상 Fill Factor"라 한다)을 크게 하려는 노력이 진행되고 있다.
도 1은 통상적인 CMOS 이미지센서의 단위 화소(Unit Pixer) 회로도로서, 광감도(Sensitivity)를 높이고, 단위 화소간의 크로스 토크 효과를 줄이기 위하여 서브미크론 CMOS Epi 공정을 적용하였다.
이러한 단위 화소로부터 출력을 얻어내는 동작원리를 살펴보면 다음과 같다.
가. Tx, Rx, Sx를 오프 시킨다. 이때 저전압 베리드 포토 다이오드는 완전한 공핍(Fully depletion) 상태이다.
나. 광전하(Photogenerated Charge)를 저전압 Buried 포토 다이오드에 모은다.
다. 적정 인터그레이션(Integration) 시간후에 Rx를 온시켜 플로팅 센싱 노드(Floating Sensing Node)를 1차 리셋(Reset) 시킨다.
라. Sx를 온시켜 단위 화소를 온시킨다.
마. 소스 팔로워 버퍼(Source Follower Buffer)의 출력전압(V1)을 측정한다.이 값은 단지 플로팅 센싱 노드(Floating Sensing Node)의 직류 전위 변화(CD level shift)를 의미한다.
바. Tx를 온 시킨다.
사. 모든 광전하(Photogenerated Charge)는 플로팅 센싱 노드(Floating Sensing Node)로 운송된다.
아. Tx를 오프 시킨다.
자. 소스 팔로워 버퍼(Source Follower Buffer)의 출력전압(V2)을 측정한다.
차. 출력신호(V1-V2)는 V1과 V2 사이의 차이에서 얻어진 광전하 운송의 결과이며, 이느 노이즈(Noise)가 배제된 순수 시그날 값이 된다. 이러한 방법을 CDS(Corelated Double Sampling)라고 한다.
카. '가' ∼ '차' 과정을 반복한다. 단, 저전압 베리드 포토 다이오드는 '사' 과정에서 완전한 공핍상태(Fully Depletion)로 되어 있다.
한편, 상기한 이미지센서의 성능을 좌우하는 가장 큰 요인 중의 하나가 바로 포토다이오드이다. 따라서, 포토다이오드의 특성을 정확하게 테스트하는 것 또한 매우 중요하다고 할 수 있으며, 정전용량 못지 않게 포토다이오드의 깊은 n-영역에서의 전기적 특성 또한 중요하다.
도 2(a)는 종래기술에 따른 깊은 n-영역에서의 면저항을 측정하기 위한 이미지센서의 테스트 패턴을 도시한 평면도이며, 도 2(b)는 도 2(a)를 A-A'로 자른 단면도이다.
도 2(a)와 도 2(b)를 참조하면, P++층과 P-epi 층이 형성된 기판(20) 상에포토다이오드(21)가 이온주입을 통해 형성되어 있으며, 이는 n-와 P0가 기판(20) 하부에 적층된 구조를 이루고 활성영역(22)에 형성되어 있으며, 이러한 활성영역(22)을 다른 소자와 분리시키기 위한 필드절연막(22)이 형성되어 있으며, 포토다이오드(21)와 오버랩되도록 n+영역(소스/드레인 접합)이 형성되어 있다. 또한, 면저항 측정을 위해 상기 테스트 패턴에 전류를 흘려보내 그 값에 따른 Rs를 측정하기 위한 금속라인(23)이 형성되어 있으며, 그 일측(24a)에는 '+'단자를 타측에는 '-'단자를 연결한다.
상기한 구조를 갖는 테스트 패턴에 의해 포토다이오드가 형성되어 있는 바, 이는 실제 이미지센서 소자와 동일 칩 상에 집적되므로 그 제조 공정 상에 동일 스텝을 통해 형성되지만, 이는 포토다이오드 n-영역의 Rs를 측정하기 위한 것이므로 게이트전극 등은 형성되지 않는다.
Rs는 n- 이온주입이 경사(Tilt) 또는 트위스트(Twist) 형태로 진행될 때, n-의 Rs는 공정 이상 유무를 판별할 수 있는 가장 핵심적인 PCM(Process Control Monitoring) 파라메타 중 하나이다.
또한, 초창기 이미지센서 제조시 포토다이오드의 P0영역 형성용 마스크를 별도로 제작하여 사용하였으나, 최근에는 별도의 마스크 제작에 따른 공정 상의 복잡성과 제조 비용의 증가 등을 이유로 이온주입시 불순물 농도와 에너지를 조절만으로 그 프로파일을 조절하는 전면 이온주입(Blanket IMP)을 실시하고 있다.
한편, 상기한 전면 이온주입시 단위화소(Unit pixel)의 형성에는 그 장점이 존재하게 되나, 도 2에 도시된 n-영역의 Rs 측정을 위한 테스트 패턴에는 다음과같은 문제가 발생하게 된다.
즉, 단위화소에서는 P/N/P 구조가 형성되어 이상적인 포토다이오드가 형성되나, 이 경우 Rs 측정용 테스트 패턴 영역에서도 동일한 구조 즉, P/N/P 구조가 형성되어 핀치드 영역(Pinched region) 이 형성된다.
n-영역의 면저항은 순수한 형태 즉, P형의 기판과 n-영역이 형성된 P/N 구조에서라야만 정확하게 측정이 가능한 것이다. 따라서, 상기한 바와 같이, n-영역 상에 P0가 형성됨으로써, 순수한 n-의 면저항 측정이 사실상 어렵게 된다.
상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 본 발명은, 포토다이오드의 깊은 n-영역의 면저항을 보다 정확하게 측정할 수 있는 이미지센서 및 그 제조 방법을 제공하는데 그 목적이 있다.
도 1은 통상적인 CMOS 이미지센서의 단위 화소 회로도,
도 2(a)는 종래기술에 따른 깊은 n-영역에서의 면저항을 측정하기 위한 이미지센서의 테스트 패턴을 도시한 평면도,
도 2(b)는 도 2(a)를 A-A'로 자른 단면도,
도 3(a)와 도 3(b)는 본 발명의 일실시예에 따른 면저항 측정을 위한 테스트 패턴의 평면도와 단면사시도,
도 4a 내지 도 4b는 본 발명의 일실시예에 따른 이미지센서 제조 공정을 도시한 단면도,
도 5a 내지 도 5b는 본 발명의 다른 실시예에 따른 이미지센서 제조 공정을 도시한 단면도,
도 6은 본 발명의 다른 실시예에 따른 이미지센서의 테스트 패턴을 도시한 평면도.
* 도면의 주요부분에 대한 부호의 설명 *
30 : 기판
31 : n-영역
32 : 필드절연막
33 : 금속라인
34a, 34b : 외부 단자
35 : 소스/드레인
36 : 더미 게이트 패턴
상기 목적을 달성하기 위하여 본 발명은, P0영역/n-영역/P에피층이 적층된 구조를 갖는 핀드 포토다이오드를 포함하여 실질적인 소자 구동을 위해 기판에 제공되는 화소어레이; 및 상기 화소어레이와 함께 동일한 상기 기판 상에 집적되며, 상기 n-영역의 면저항을 측정하기 위한 테스트 패턴을 포함하며, 상기 테스트 패턴은 P0영역 없이 상기 P에피층과, 테스트용 P에피층에 제공되는 테스트용 n-영역과, 상기 테스트용 n-영역 상에 직접 접촉된 더미 게이트 패턴을 구비하는 것을 특징으로 하는 이미지센서를 제공한다.
바람직하게 본 발명의 상기 테스트 패턴은 상기 더미 게이트 패턴이 오픈된 일부영역에 상기 n-영역과 오버랩되어 제공된 이온주입 차단층을 더 포함하는 것을 특징으로 하며,
상기 이온주입 차단층은 0.3㎛ 내지 0.4㎛의 폭을 갖는 것을 특징으로 하며,
상기 테스트 패턴은, 상기 n-영역과 그 일부가 오버랩되어 면저항 측정시 상기 n-영역으로의 전기 신호의 흐름을 제공하기 위한 소스/드레인 접합; 및 상기 n-영역과 상기 소스/드레인 접합이 오버랩된 영역의 상기 소스/드레인 접합에 콘택되어 외부로부터의 전기 신호를 입출력하기 위한 금속라인을 더 포함하는 것을 특징으로 한다.
또한 상기 목적을 달성하기 위한 본 발명은, P0영역/n-영역/P에피층이 적층된 구조를 갖는 핀드 포토다이오드를 포함한 화소어레이와, 상기 n-영역의 면저항 측정을 위한 테스트 패턴을 동일 기판에 동시에 집적하기 위한 이미지센서 제조 방법에 있어서, 상기 화소어레이의 게이트 패턴을 마스크로 사용하여 테스트용 P0영역없이 테스트용 n-영역으로 상기 테스트 패턴을 형성하는 것을 특징으로 하는 이미지센서 제조 방법을 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, P0영역/n-영역/P에피층이 적층된 구조를 갖는 핀드 포토다이오드를 포함한 화소어레이와, 상기 n-영역의 면저항 측정을 위한 테스트 패턴을 동일 기판에 동시에 집적하기 위한 이미지센서 제조 방법에 있어서, 상기 화소어레이 영역에 게이트 패턴을 형성하며, 상기 테스트 패턴영역에는 소정 폭의 홈을 갖는 더미 게이트 패턴을 형성하는 단계; 이온주입을 실시하여 상기 화소어레이 영역의 기판 하부에 상기 게이트 패턴과 일측이 오버랩되는 포토다이오드용 n-영역과 상기 테스트 패턴 영역의 상기 홈 하부의 기판에 면전류 측정을 위한 n-영역을 동시에 형성하는 단계; 상기 n-영역이 형성된 상기 기판 전면에 절연층을 형성하는 단계; 상기 절연층을 전면식각하여 상기 화소어레이 영역의 상기 게이트 패턴 측벽에 스페이서를 형성함과 동시에 상기 테스트 패턴에는 상기 홈 내에 잔류하는 이온주입 차단층을 형성하는 단계; 및 상기 n-영역이 형성된 상기 화소어레이 영역 및 상기 이온주입 차단층이 형성된 상기 테스트 패턴 영역을 포함한 기판 전면에 이온주입을 실시하여 상기 화소어레이 영역에서만 상기 기판 표면으로부터 상기 n-영역으로 확장된 P0영역을 형성하는 단계를 포함하는 이미지센서 제조 방법을 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, P0영역/n-영역/P에피층이 적층된 구조를 갖는 핀드 포토다이오드를 포함한 화소어레이와, 상기 n-영역의 면저항 측정을 위한 테스트 패턴을 동일 기판에 동시에 집적하기 위한 이미지센서 제조 방법에 있어서, 이온주입을 실시하여 상기 화소어레이 영역의 기판 하부에 포토다이오드용 n-영역과 상기 테스트 패턴 영역의 상기 기판 하부에 면전류 측정을 위한 n-영역을 동시에 형성하는 단계; 상기 화소어레이 영역에 상기 n-영역과 일측이 오버랩되도록 정렬된 게이트 패턴을 형성하며, 상기 테스트 패턴 영역에는 적어도 상기 n-영역을 덮으며 후속 P0영역 형성을 위한 이온주입시 상기 테스트 패턴 영역의 n-영역으로의 이온주입을 차단하기 위한 더미 게이트 패턴을 형성하는 단계; 및 상기 게이트 패턴이 형성된 상기 화소어레이 영역 및 상기 더미 게이트 패턴이 형성된 상기 테스트 패턴 영역을 포함한 기판 전면에 이온주입을 실시하여 상기 화소어레이 영역에서만 상기 기판 표면으로부터 상기 n-영역으로 확장된 P0영역을 형성하는 단계를 포함하는 이미지센서 제조 방법을 제공한다.
본 발명은 P/N/P 구조의 필드 포토다이오드를 갖는 화소어레이와 면저항 측정을 위한 테스트 패턴이 집적화된 이미제센서 제조시 P0영역 형성을 위한 전면 이온주입 공정시 테스트 패턴 영역에서의 n-영역 상에 P0영역이 형성되는 것을 방지하여 순수 n-영역의 면저항을 측정할 수 있도록 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 3(a)와 도 3(b)는 본 발명의 일실시예에 따른 면저항 측정을 위한 테스트 패턴의 평면도와 단면사시도를 각각 나타내는 바, 도 3(b)는 도 3(a)를 B-B' 방향으로 절단한 것을 나타낸다.
도 3(a) 내지 도 3(b)를 참조하면, 본 발명의 이미지센서는 P0영역/n-영역/P에피층이 적층된 구조를 갖는 핀드 포토다이오드를 포함하여 실질적인 소자 구동을 위해 기판(30)에 제공되는 화소어레이와, 화소어레이와 함께 동일한 기판 상에 집적되며, n-영역(31)의 면저항을 측정하기 위한 테스트 패턴을 포함하며, 테스트 패턴은 P0영역 없이 P에피층과, 테스트용 P에피층에 제공되는 테스트용 n-영역(31)과, 상기 테스트용 n-영역(31) 상에 직접 접촉된 더미 게이트 패턴(36)과 더미 게이트 패턴(36)이 오픈된 일부영역에 n-영역(31)과 오버랩되어 제공된 이온주입 차단층(37)을 구비하여 구성된다.
여기서, 이온주입 차단층(37)은 0.3㎛ 내지 0.4㎛의 폭을 갖으며, 상기 테스트 패턴은 n-영역(31)과 그 일부가 오버랩되어 면저항 측정시 n-영역(31)으로의 전기 신호의 흐름을 제공하기 위한 소스/드레인 접합(35)와, n-영역(31)과 소스/드레인 접합(35)이 오버랩된 영역의 소스/드레인 접합(35)에 콘택되어 외부로부터의 전기 신호를 입출력하기 위한 금속라인(33)을 더 구비하며, 금속라인(33)은 전기신호 입출력을 위한 외부의 단자(34a, 34b)에 연결되어 있다.
상기한 구성을 갖는 이미지센서에서, n-영역(31) 상은 이온주입 차단층(37)에 의해 후속 전면 이온주입 공정에 의한 P0영역 형성이 테스트 패턴 영역에서 차단되므로 즉, n-영역(31)이 상부의 더미 게이트 패턴(36)과 직접 접촉되므로, 순수한 테스트용 n-영역(31)에서의 Rs 측정이 가능해진다.
여기서, 더미 테스트 패턴(36)은 제조 공정시 화소어레이 영역의 게이트 패턴과 동시에 형성되므로 그 구성 물질은 동일하나, 게이트 전극으로서의 기능을 수행하지 않고 단지 이온주입 차단층(37)과 더불어 화소어레이 영역에서의 후속 P0영역 형성을 위한 이온주입에 따른 테스트 패턴 영역에서 n-영역과 P0영역이 접촉되지 않도록 차단하는 기능을 수행하게 된다.
여기서, 면저항 측정은 다음과 같은 바, 소스/드레인 접합(35)에 콘택된 금속라인(33)과 연결된 외부 단자(34a, 34b) 중 예컨대, '34a'에 '+'단자를 '34b'에 '-'단자를 각각 연결하여 전압을 걸어주면 소스/드레인 접합(35)에서 n-영역(31)을 가로지르는 전류가 흐르게 되는 바, 이를 토대로 n-영역(31)에서의 단위 면적당 저항 즉, Rs를 측정할 수 있게 된다.즉, 오옴의 법칙에 의해 저항은 전압(V)/전류(I)이므로, 인가된 전압을 측정된 전류로 나누어 구해진 저항값을 전류가 흐르는 면적으로 나누면 단위 면적당 저항인 면저항을 구할 수 있다.
상기한 구성을 갖는 본 발명의 일실시예에 따른 이미지센서 제조 공정을 도 4a 내지 도 4b를 참조하여 상세하게 설명하는 바, 여기서 기판(40)은 고농도인 P++ 층 및 P에피층이 적층된 것을 이용하는 바, 이하 도면의 간략화를 위해 기판(40)으로 칭한다.
본 발명의 이미지센서는 P0영역/n-영역/P에피층이 적층된 구조를 갖는 핀드 포토다이오드를 포함하는 화소어레이와, n-영역의 Rs를 측정하기 위한 테스트 패턴을 동일 기판에 동시에 집적하기 위한 이미지센서 제조 공정에 관한 것이다.
먼저, 이후 열공정에 의한 측면 확산(Lateral Diffusion)을 통해 소스 팔로워(Source Follower) 역할을 하는 드라이브 게이트(Drive Gate, Dx)와 스위칭(Switching) 역할로 어드레싱(Addressing)을 할 수 있도록 하는 셀렉트 게이트(Select Gate, Sx)를 내포할 수 있도록 P-well(도시하지 않음)을 형성시키는 공정을 실시한다.
이어서, 기판(40)에 국부적으로 필드 절연막(41)을 형성한 다음, 필드 절연막(41)과 떨어진 화소어레이 영역에 게이트 패턴(42a, 43a) 예컨대, 트랜스퍼 게이트(Transfer gate)를 형성하는 바, 이는 포토다이오드에서 플로팅 센싱 노드(Floating sensing node; 이하 FD라 함)로 광전자를 운반하기 위한 역할을 하며, 게이트 절연막(42a)과 게이트용 전도층(43a)이 적층된 것이다. 이 때, 테스트 패턴 영역에는 0.3㎛ 내지 0.4㎛의 폭의 홈(44)을 갖는 더미 게이트 패턴(42b, 43b)을 형성하는 바, 더미 게이트 패턴(42b, 43b)은 화소어레이 영역에서의 게이트 패턴(42a, 43a)과 같은 게이트 전극으로서의 역할을 수행하지 않고 단지 그 구성 물질만 동일하므로 상기한 명칭으로 표기하였으며, 이는 후속 P0이온주입시 테스트용 n-영역 상에 P0영역이 형성되는 것을 방지하는 일종의 이온주입 차단층의 역할을 수행하게 된다.
이어서, 이온주입을 실시하여 화소어레이 영역의 기판(40) 하부에 게이트 패턴(42a, 43a)과 일측이 오버랩되는 포토다이오드용 n-영역을 형성하는 바, 이 때 테스트 패턴 영역에서는 홈(44)이 형성된 기판(40) 하부에 Rs 측정을 위한 테스트용 n-영역을 형성하며, 이는 동시에 이루어진다.
구체적으로, 이온주입 마스크(45)를 이용하여 높은 에너지 예컨대, 160KeV 내지 180KeV의 에너지를 이용하여 N형 불순물을 저농도로 도핑하는 바, 오픈된 기판(40) 하부에 화소어레이의 포토다이오드용 n-영역과 테스트 패턴 영역의 테스트용 n-영역이 형성되는 것이다.
다음으로 도 4b에 도시된 바와 같이, 피알 스트립(PR strip)을 통해 이온주입 마스크(45)를 제거한 다음, 질화막 등을 전면에 증착한 후 전면식각을 실시하는 바, 화소어레이 영역에서는 게이트 패턴(42a, 43a) 측벽에 스페이서(46a)가 형성되며, 테스트 패턴 영역에서는 상기 홈(44) 내에 매립되어 잔류하는 이온주입 차단층(46b)이 형성되는 바, 이는 상술한 바와 같은 좁은 폭으로 홈(44)을 형성하였으므로 홈(44) 내에 잔류하도록 남게 되며, 더미 게이트 패턴(43b) 상부에 증착된 질화막 물질 등은 전면식각시 제거되고, 화소어레이 영역의 게이트 패턴(42a, 43a) 측벽에서는 스페이서(46a) 형태로 남는다. 따라서, 식각시 조건을 적절히 하여 식각후 상기한 프로파일을 이루도록 하는 것이 바람직하다.
여기서, 화소어레이 영역에서의 스페이서(46a)는 후속 이온주입을 통한 얕은 드레인 접합(Lightly Doped Drain; 이하 LDD라 함)을 형성하여 핫 캐리어(Hot carrier) 효과 등을 억제하기 위한 것이며, 테스트 패턴 영역에서의 이온주입 차단층(46b)은 후속 P0 전면 이온주입(Blanket IMP)에 따른 테스트용 n-영역으로의 P0이온주입을 차단하기 위한 것이다.
이어서, FD 형성을 위한 고농도의 N형 불순물을 이온주입하여 n+영역 즉, 소스/드레인을 형성하는 바, 화소어레이 영역에서는 FD가 형성되며, 테스트 패턴 영역에서는 Rs 측정시 상기 테스트용 n-영역으로의 전기 신호의 흐름을 제공하기 위한 금속라인 콘택이 형성되는 역할을 한다.
이어서, 포토다이오드용 P형 전극 형성을 위한 이온주입을 실시하는 바, 전면 이온주입을 실시한다.
이 때, 화소어레이 영역에서는 기판(40) 표면으로부터 포토다이오드용 n-영역 내부로 확장되어 P0영역이 형성됨으로써, P/N/P 접합에 의해 공핍영역이 형성되면서 포토다이오드가 형성된다.
반면에, 테스트 패턴 영역에서는 이온주입 차단층(46b)에 의해 P0가 차단되므로 n-영역에는 P0영역이 접촉되지 않아 순수한 n-영역이 존재하게 된다.
이어서, 도면에 도시되지는 않았지만, n+에 콘택된 금속라인을 형성하는 바, 화소어레이 영역에서의 FD 또는 게이트 패턴(42a, 43a) 등에 콘택된 금속라인이 형성되며, 테스트 패턴 영역에서는 Rs 측정을 위한 금속라인이 콘택된다.
이어서, 칼라필터 및 마이크로렌즈를 형성함으로써 이미지센서가 제조 공정이 완료된다.
상기한 바와 같이, 이루어지는 본 발명의 일실시예에서는 종래의 화소어레이 형성을 위한 별도의 공정 순서를 변화시키지 않고 테스트 패턴 영역에서의 더미 게이트 패턴 만을 바꿈으로써, 공정 진행 상의 가장 변수 중의 하나인 n-영역의 면저항 측정을 위한 테스트 패턴 이용시 순수한 n-영역의 면저항을 측정할 수 있게 하여 그 정확성을 높일 수 있으므로, 이에 따른 이미지센서의 수율 향상을 기대할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 이미지센서의 테스트 패턴을 도시한 평면도로서, 전술한 도 3(a)와 동일한 구성을 갖으나, 더미 게이트 패턴(36')에 홈이 형성되어 있지 않고 후속 금속라인(33) 콘택을 위한 소스/드레인 접합(35) 상부를 제외한 테스트용 n-영역(31) 상부를 덮도록 형성되어 있다.
여기서, 상기 도 3(a)와 동일한 구성에 대해서는 설명의 간략화를 위해 생략한다.
도 4a 내지 도 4b는 본 발명의 다른 실시예에 따른 이이지센서 제조 공정을 도시한 단면도로서, 이하 도 5a 내지 도 5b를 참조하여 상세하게 설명하는 바, 여기서 기판(50)은 고농도인 P++ 층 및 P에피층이 적층된 것을 이용하는 바, 이하 도면의 간략화를 위해 기판(50)으로 칭한다.
본 발명의 이미지센서는 P0영역/n-영역/P에피층이 적층된 구조를 갖는 핀드 포토다이오드를 포함하는 화소어레이와, n-영역의 Rs를 측정하기 위한 테스트 패턴을 동일 기판에 동시에 집적하기 위한 이미지센서 제조 공정에 관한 것이다.
먼저, 이후 열공정에 의한 측면 확산(Lateral Diffusion)을 통해 소스 팔로워(Source Follower) 역할을 하는 드라이브 게이트(Drive Gate, Dx)와 스위칭(Switching) 역할로 어드레싱(Addressing)을 할 수 있도록 하는 셀렉트 게이트(Select Gate, Sx)를 내포할 수 있도록 P-well(도시하지 않음)을 형성시키는 공정을 실시한다.
이어서, 기판(50)에 국부적으로 필드 절연막(51)을 형성한 다음, n-이온주입을 위한 이온주입 마스크(52)를 형성하여 화소어레이 영역의 포토다이오드 형성 영역과 테스트 패턴 영역의 필드절연막(51)을 제외한 영역에 테스트용 n-영역 형성 영역이 오픈되도록 한다.
이어서, 이온주입을 실시하여 화소어레이 영역의 기판(50) 하부에 포토다이오드용 n-영역을 형성하는 바, 이 때 테스트 패턴 영역에서는 기판(50) 하부에 Rs 측정을 위한 테스트용 n-영역이 형성되며, 이는 동시에 이루어진다.
한편, 화소어레이 영역에서는 게이트 패턴 형성이 안되어 있는 상태에서 n- 이온주입을 실시하므로 게이트 패턴에 의한 그 측면과 오버랩되록 하는 자기 정렬이 이루어 질수 없으므로, 게이트 형성 예정 영역을 막도록 이온주입 마스크(52) 정밀하게 제작하며 이온주입시에도 그 이온주입 에너지와 도핑 농도 등을 정밀하게제어한다.
다음으로 도 5b에 도시된 바와 같이, 피알 스트립(PR strip)을 통해 이온주입 마스크(52)를 제거한 다음, n-영역에 오버랩되도록 정렬된 화소어레이 영역에 게이트 패턴(53a, 54a) 예컨대, 트랜스퍼 게이트(Transfer gate)를 형성하는 바, 이는 포토다이오드에서 플로팅 센싱 노드(Floating sensing node; 이하 FD라 함)로 광전자를 운반하기 위한 역할을 하며, 게이트 절연막(53a)과 게이트용 전도층(54a)이 적층된 것이다. 이 때, 테스트 패턴 영역에는 소스/드레인(도시하지 않음)을 제외한 테스트용 n-영역을 덮도록 더미 게이트 패턴(53b, 54b)을 형성하는 바, 더미 게이트 패턴(53b, 54b)은 화소어레이 영역에서의 게이트 패턴(42a, 43a)과 같은 게이트 전극으로서의 역할을 수행하지 않고 단지 그 구성 물질만 동일하므로 상기한 명칭으로 표기하였으며, 이는 후속 P0이온주입시 테스트용 n-영역 상에 P0영역이 형성되는 것을 방지하는 일종의 이온주입 차단층의 역할을 수행하게 된다.
계속해서, 질화막 등을 전면에 증착한 후 전면식각을 실시하는 바, 화소어레이 영역에서는 게이트 패턴(53a, 54a) 측벽에 스페이서(55)가 형성되며, 테스트 패턴 영역에서는 제거된다.
여기서, 화소어레이 영역에서의 스페이서(55)는 후속 이온주입을 통한 LDD를 형성하여 핫 캐리어 효과 등을 억제하기 위한 것이다.
이어서, FD 형성을 위한 고농도의 N형 불순물을 이온주입하여 n+영역 즉, 소스/드레인을 형성하는 바, 화소어레이 영역에서는 FD가 형성되며, 테스트 패턴 영역에서는 Rs 측정시 상기 테스트용 n-영역으로의 전기 신호의 흐름을 제공하기 위한 금속라인 콘택이 형성되는 역할을 한다.
이어서, 포토다이오드용 P형 전극 형성을 위한 이온주입을 실시하는 바, 전면 이온주입을 실시한다.
이 때, 화소어레이 영역에서는 기판(50) 표면으로부터 포토다이오드용 n-영역 내부로 확장되어 P0영역이 형성됨으로써, P/N/P 접합에 의해 공핍영역이 형성되면서 포토다이오드가 형성된다.
반면에, 테스트 패턴 영역에서는 더미 게이트 패턴(53b, 54b)에 의해 P0가 차단되므로 n-영역에는 P0영역이 접촉되지 않아 순수한 n-영역이 존재하게 된다.
이어서, 도면에 도시되지는 않았지만, n+에 콘택된 금속라인을 형성하는 바, 화소어레이 영역에서의 FD 또는 게이트 패턴(53a, 54a) 등에 콘택된 금속라인이 형성되며, 테스트 패턴 영역에서는 Rs 측정을 위한 금속라인이 콘택된다.
이어서, 칼라필터 및 마이크로렌즈를 형성함으로써 이미지센서가 제조 공정이 완료된다.
상기한 바와 같이, 이루어지는 본 발명의 다른 실시예에서는 종래의 화소어레이 형성을 위한 공정 순서를 변화 즉, 게이트 패턴 형성 전에 n-영역 형성을 위한 이온주입을 실시하며, 이 때, 테스트 패턴 영역에서의 더미 게이트 패턴은 테스트용 소스/드레인 형성 영역을 제외한 테스트용 n-영역을 덮도록 변화시킴으로써, 공정 진행 상의 가장 변수 중의 하나인 n-영역의 면저항 측정을 위한 테스트 패턴 이용시 순수한 n-영역의 면저항을 측정할 수 있게 하여 그 정확성을 높일 수 있으므로, 이에 따른 이미지센서의 수율 향상을 기대할 수 있다.
상기한 바와 같이 이루어지는 본 발명은, 공정 진행 상의 가장 큰 변수 중의 하나인 면저항을 측정시 핀드 포토다이오드의 깊은 n-영역을 순수한 n-영역으로 형성할 수 있도록 함으로써 면저항 측정에 보다 정확성을 기할 수 있으며, 순수한 면저항의 모니터링을 통해 포토다이오드 형성시 경사 또는 트윈 형태의 이온주입이 적용되는 공정의 이상발생 유무와 이온주입 장비 특성의 쉬프트 등과 같은 사고를 민감하게 발견하여 조치할 수 있으므로, 공정의 안정화에 기여할 것으로 예상된다.
또한, 깊은 n-영역 이온주입 공정의 적절한 통제 및 모니터링을 통해 안정화된 광특성을 갖는 이미지센서를 구현할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은, 이미지센서의 가장 큰 공정 변수의 하나인 포토다이오드의 깊은 레벨에서의 면저항을 보다 정확하게 측정할 수 있도록 함으로써, 궁극적으로 이미지센서의 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (8)

  1. P0영역/n-영역/P에피층이 적층된 구조를 갖는 핀드 포토다이오드를 포함하여 실질적인 소자 구동을 위해 기판에 제공되는 화소어레이; 및
    상기 화소어레이와 함께 동일한 상기 기판 상에 집적되며, 상기 n-영역의 면저항을 측정하기 위한 테스트 패턴을 포함하며,
    상기 테스트 패턴은 P0영역 없이 상기 P에피층과, 테스트용 P에피층에 제공되는 테스트용 n-영역과, 상기 테스트용 n-영역 상에 직접 접촉된 더미 게이트 패턴을 구비하는 것을 특징으로 하는 이미지센서.
  2. 제 1 항에 있어서,
    상기 테스트 패턴은 상기 더미 게이트 패턴이 오픈된 일부영역에 상기 n-영역과 오버랩되어 제공된 이온주입 차단층을 더 포함하는 것을 특징으로 하는 이미지센서.
  3. 제 2 항에 있어서,
    상기 이온주입 차단층은 0.3㎛ 내지 0.4㎛의 폭을 갖는 것을 특징으로 하는 이미지센서.
  4. 제 1 항에 있어서,
    상기 테스트 패턴은,
    상기 n-영역과 그 일부가 오버랩되어 면저항 측정시 상기 n-영역으로의 전기 신호의 흐름을 제공하기 위한 소스/드레인 접합; 및
    상기 n-영역과 상기 소스/드레인 접합이 오버랩된 영역의 상기 소스/드레인 접합에 콘택되어 외부로부터의 전기 신호를 입출력하기 위한 금속라인
    을 더 포함하는 것을 특징으로 하는 이미지센서.
  5. P0영역/n-영역/P에피층이 적층된 구조를 갖는 핀드 포토다이오드를 포함한 화소어레이와, 상기 n-영역의 면저항 측정을 위한 테스트 패턴을 동일 기판에 동시에 집적하기 위한 이미지센서 제조 방법에 있어서,
    상기 화소어레이의 게이트 패턴을 마스크로 사용하여 테스트용 P0영역없이 테스트용 n-영역으로 상기 테스트 패턴을 형성하는 것을 특징으로 하는 이미지센서 제조 방법.
  6. P0영역/n-영역/P에피층이 적층된 구조를 갖는 핀드 포토다이오드를 포함한 화소어레이와, 상기 n-영역의 면저항 측정을 위한 테스트 패턴을 동일 기판에 동시에 집적하기 위한 이미지센서 제조 방법에 있어서,
    상기 화소어레이 영역에 게이트 패턴을 형성하며, 상기 테스트 패턴 영역에는 소정 폭의 홈을 갖는 더미 게이트 패턴을 형성하는 단계;
    이온주입을 실시하여 상기 화소어레이 영역의 기판 하부에 상기 게이트패턴과 일측이 오버랩되는 포토다이오드용 n-영역과 상기 테스트 패턴 영역의 상기 홈 하부의 기판에 면전류 측정을 위한 n-영역을 동시에 형성하는 단계;
    상기 n-영역이 형성된 상기 기판 전면에 절연층을 형성하는 단계;
    상기 절연층을 전면식각하여 상기 화소어레이 영역의 상기 게이트 패턴 측벽에 스페이서를 형성함과 동시에 상기 테스트 패턴에는 상기 홈 내에 잔류하는 이온주입 차단층을 형성하는 단계; 및
    상기 n-영역이 형성된 상기 화소어레이 영역 및 상기 이온주입 차단층이 형성된 상기 테스트 패턴 영역을 포함한 기판 전면에 이온주입을 실시하여 상기 화소어레이 영역에서만 상기 기판 표면으로부터 상기 n-영역으로 확장된 P0영역을 형성하는 단계
    를 포함하는 이미지센서 제조 방법.
  7. 제 6 항에 있어서,
    상기 홈은 0.3㎛ 내지 0.4㎛의 폭을 갖는 것을 특징으로 하는 이미지센서 제조 방법.
  8. P0영역/n-영역/P에피층이 적층된 구조를 갖는 핀드 포토다이오드를 포함한 화소어레이와, 상기 n-영역의 면저항 측정을 위한 테스트 패턴을 동일 기판에 동시에 집적하기 위한 이미지센서 제조 방법에 있어서,
    이온주입을 실시하여 상기 화소어레이 영역의 기판 하부에 포토다이오드용 n-영역과 상기 테스트 패턴 영역의 상기 기판 하부에 면전류 측정을 위한 n-영역을 동시에 형성하는 단계;
    상기 화소어레이 영역에 상기 n-영역과 일측이 오버랩되도록 정렬된 게이트 패턴을 형성하며, 상기 테스트 패턴 영역에는 적어도 상기 n-영역을 덮으며 후속 P0영역 형성을 위한 이온주입시 상기 테스트 패턴 영역의 n-영역으로의 이온주입을 차단하기 위한 더미 게이트 패턴을 형성하는 단계; 및
    상기 게이트 패턴이 형성된 상기 화소어레이 영역 및 상기 더미 게이트 패턴이 형성된 상기 테스트 패턴 영역을 포함한 기판 전면에 이온주입을 실시하여 상기 화소어레이 영역에서만 상기 기판 표면으로부터 상기 n-영역으로 확장된 P0영역을 형성하는 단계
    를 포함하는 이미지센서 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101000600B1 (ko) * 2003-04-30 2010-12-10 크로스텍 캐피탈, 엘엘씨 이온주입의 시트저항 측정용 테스트패턴 및 그가 내장된씨모스 이미지 센서 및 그의 제조 방법
KR20230030330A (ko) 2021-08-25 2023-03-06 한밭대학교 산학협력단 소자 동작 조건에서 Cu(In,Ga)Se2 소자에서 CdS의 면저항을 직접 측정하기 위한 측면 광전류법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05275673A (ja) * 1992-03-24 1993-10-22 Sony Corp 固体撮像素子
JPH0722601A (ja) * 1993-06-23 1995-01-24 Sony Corp 半導体装置の製造方法
KR20000010191A (ko) * 1998-07-30 2000-02-15 김영환 씨모스 이미지센서 및 그 제조방법
KR20000010195A (ko) * 1998-07-30 2000-02-15 김영환 이미지센서 및 그 제조방법
JP2001102561A (ja) * 1999-09-28 2001-04-13 Sony Corp 固体撮像素子の製造方法
KR20010061355A (ko) * 1999-12-28 2001-07-07 박종섭 씨모스 이미지센서 제조방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05275673A (ja) * 1992-03-24 1993-10-22 Sony Corp 固体撮像素子
JPH0722601A (ja) * 1993-06-23 1995-01-24 Sony Corp 半導体装置の製造方法
KR20000010191A (ko) * 1998-07-30 2000-02-15 김영환 씨모스 이미지센서 및 그 제조방법
KR20000010195A (ko) * 1998-07-30 2000-02-15 김영환 이미지센서 및 그 제조방법
JP2001102561A (ja) * 1999-09-28 2001-04-13 Sony Corp 固体撮像素子の製造方法
KR20010061355A (ko) * 1999-12-28 2001-07-07 박종섭 씨모스 이미지센서 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101000600B1 (ko) * 2003-04-30 2010-12-10 크로스텍 캐피탈, 엘엘씨 이온주입의 시트저항 측정용 테스트패턴 및 그가 내장된씨모스 이미지 센서 및 그의 제조 방법
KR20230030330A (ko) 2021-08-25 2023-03-06 한밭대학교 산학협력단 소자 동작 조건에서 Cu(In,Ga)Se2 소자에서 CdS의 면저항을 직접 측정하기 위한 측면 광전류법

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