KR100685416B1 - 유기 전계 발광 소자 및 그 제조 방법 - Google Patents

Abstract

본 발명은 유기막으로 형성된 평탄화층상에 제1전극을 형성할 때, 제1전극 형성 물질을 형성하고, 패터닝시 습식 식각으로 상기 제1전극 형성 물질을 식각하는 경우 패터닝 불량 등과 같은 문제점이 발생하였는데 이러한 문제점을 해결하기 위한 유기 전계 발광 소자 및 그 제조 방법에 관한 것이다.

본 발명의 유기 전계 발광 소자 및 그 제조 방법은 절연 기판; 상기 기판상에 형성된 박막트랜지스터, 캐패시터 및 금속 배선; 상기 기판상에 형성되고, 소정 영역이 식각되어 상기 박막트랜지스터의 소오스/드레인 전극을 노출시키는 평탄화층 패턴; 및 상기 평탄화층 패턴이 형성된 기판상에 형성되고, 상기 평탄화층 패턴을 감싸도록 형성된 제1전극을 포함하여 이루어진 유기 전계 발광 소자 및 그 제조 방법에 기술적 특징이 있다.

따라서, 본 발명의 유기 전계 발광 소자 및 그 제조 방법은 평탄화가 필요한 영역인 발광 영역에는 평탄화층 패턴을 형성하고, 상기 평탄화층 패턴을 감싸고, 가장자리가 무기절연막인 패시베이션층에 접촉하는 제1전극을 습식 식각으로 형성함으로서, 상기 제1전극을 형성하는 방법이 쉬워질 뿐만 아니라 생산성이 증가하는 효과가 있다.

평탄화층 패턴, 제1전극, 무기절연막

Description

유기 전계 발광 소자 및 그 제조 방법{Organic electroluminescence device and method for fabricating thereof}

도 1은 종래의 유기 전계 발광 소자의 단면도.

도 2는 본 발명에 의해 제조된 유기 전계 발광 소자의 평면도.

도 3 내지 도 6은 본 발명에 의해 형성된 유기 전계 발광 소자의 제조 공정 단면도.

<도면의 주요부분에 대한 부호의 설명>

306 : 패시베이션층 311a, 311b : 평탄화층 패턴

312 : 제1전극 312a : 제1전극의 가장자리

본 발명은 유기 전계 발광 소자 및 그 제조 방법에 관한 것으로, 보다 자세하게는 유기막으로 형성된 평탄화층상에 제1전극을 형성할 때, 제1전극 형성 물질 을 형성하고, 패터닝시 습식 식각으로 상기 제1전극 형성 물질을 식각하는 경우 패터닝 불량 등과 같은 문제점이 발생하였는데 이러한 문제점을 해결하기 위한 유기 전계 발광 소자 및 그 제조 방법에 관한 것이다.

최근에 음극선관(cathode ray tube)과 같이 무겁고, 크기가 크다는 종래의 표시 소자의 단점을 해결하는 액정 표시 장치(liquid crystal display device), 유기 전계 발광 소자(organic electroluminescence device) 또는 PDP(plasma display plane) 등과 같은 평판형 표시 장치(plat panel display device)가 주목 받고 있다.

이때, 상기 액정 표시 장치는 자체 발광 소자가 아니라 수광 소자이기 때문에 밝기, 콘트라스트, 시야각 및 대면적화 등에 한계가 있고, 상기 PDP는 자체 발광 소자이기는 하지만, 다른 평판형 표시 장치에 비해 무게가 무겁고, 소비 전력이 높을 뿐만 아니라 제조 방법이 복잡하다는 문제점이 있는 반면, 상기 유기 전계 발광 소자는 자체 발광 소자이기 때문에 시야각, 콘트라스트 등이 우수하고, 백라이트가 필요하지 않기 때문에 경량박형이 가능하고, 소비 전력 측면에서도 유리하다.

그리고, 직류 저전압 구동이 가능하고 응답속도가 빠르며 전부 고체이기 때문에 외부 충격에 강하고 사용 온도 범위도 넓을 뿐만 아니라 제조 방법이 단순하고 저렴하다는 장점을 가지고 있다.

도 1은 종래의 유기 전계 발광 소자의 단면도이다. 도에서 보는 바와 같이 유리 또는 플라스틱과 같은 투명한 절연 기판(101)상에 버퍼층(102)을 형성하고, 반도체층(103)을 형성한 후, 게이트 절연막(104) 및 게이트 전극(105)을 형성한다.

이어서, 상기 기판상에 층간절연막(106)을 형성한 후, 상기 층간절연막 및 게이트 절연막의 일부를 식각하여 반도체층을 노출시키는 콘택홀을 형성하고, 소오스/드레인 전극(107)을 형성한다.

이어서, 상기 기판상에 패시베이션층(108)을 형성하고, 상기 패시베이션층의 일부를 식각하여 상기 박막트랜지스터의 소오스/드레인 전극의 일부를 노출시킨다.

이어서, 상기 기판 전면에 평탄화층(109)을 형성하고, 상기 평탄화층의 일부를 식각하여 상기 박막트랜지스터의 소오스/드레인 전극을 노출시키는 비아홀을 형성한 후, 상기 기판 전면에 제1전극 형성 물질을 형성한다.

이어서, 상기 제1전극 형성 물질을 건식 식각(Dry Etching)으로 식각하여 제1전극(110)을 형성한다.

이어서, 상기 기판상에 화소를 정의하는 화소 정의막(111)을 형성하고, 상기 제1전극상에 적어도 유기 발광층을 포함하는 유기막층(112) 및 제2전극을 형성한다.

그러나, 상기 종래의 유기 전계 발광 소자의 제1전극을 형성할 때, 상기 제1전극 형성 물질을 건식 식각으로만 식각하는데, 상기 건식 식각 공정의 경우, 제1전극 형성 물질을 식각할 때, 하부의 유기물로 이루어진 평탄화층의 일부가 식각 챔버를 오염시킬 뿐만 아니라 이러한 오염원이 재증착을 통해 유기 전계 발광 소자의 특성을 저하시킬 수 있는 문제점이 있다. 또한 상기 제1전극 형성 물질을 습식 식각으로 식각하는 경우에는 하부의 유기물로 형성된 평탄화층이 손상을 받아 패터닝 불량과 같은 문제점을 발생시키는 단점이 있다.

따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 기판상에 형성된 평탄화층을 패터닝한 후, 제1전극을 형성함으로서, 제1전극 형성을 위한 습식 식각을 진행하여도 상기 습식 식각에 평탄화층이 노출되지 않아 습식 식각으로 제1전극을 형성할 수 있는 유기 전계 발광 소자 및 그 제조 방법을 제공함에 본 발명의 목적이 있다.

본 발명의 상기 목적은 절연 기판; 상기 기판상에 형성된 박막트랜지스터, 캐패시터 및 금속 배선; 상기 기판상에 형성되고, 소정 영역이 식각되어 상기 박막트랜지스터의 소오스/드레인 전극을 노출시키는 평탄화층 패턴; 및 상기 평탄화층 패턴이 형성된 기판상에 형성되고, 상기 평탄화층 패턴을 감싸도록 형성된 제1전극으로 이루어진 유기 전계 발광 소자에 의해 달성된다.

또한, 본 발명의 상기 목적은 절연 기판을 준비하는 단계; 상기 기판상에 박막트랜지스터, 캐패시터 및 금속 배선을 형성하는 단계; 상기 기판상에 평탄화층을 형성하고, 상기 평탄화층의 소정 영역을 식각하여 상기 박막트랜지스터의 소오스/드레인 전극을 노출시키는 비아홀을 형성하고, 평탄화층 패턴을 형성하는 단계; 및 상기 기판 전면에 제1전극 형성 물질을 증착하고, 패터닝하여 상기 비아홀을 통해 상기 박막트랜지스터의 소오스/드레인 전극과 콘택하고, 상기 평탄화층 패턴을 감 싸도록 하는 제1전극을 형성하는 단계를 포함하는 것을 특징으로 하는 유기 전계 발광 소자 제조 방법에 의해서도 달성된다.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.

도 2는 본 발명에 의해 제조된 유기 전계 발광 소자의 평면도이다. 도에서 보는 바와 같이 플라스틱 또는 유리와 같은 절연 기판(201)상에 스캔 라인(202), 데이터 라인(203) 및 공통전원 라인(204)등과 같은 라인에 의해 정의되는 단위 화소 영역(205)은 반도체층, 게이트 절연막, 게이트 전극, 층간절연막 및 소오스/드레인 전극을 포함하는 박막트랜지스터가 형성된 박막트랜지스터 영역(206), 하부 전극, 유전막 및 상부 전극을 포함하는 캐패시터가 형성된 캐패시터 영역(207) 및 제1전극, 적어도 유기 발광층을 포함하는 유기막층 및 제2전극을 포함하는 발광 영역(208)으로 구성된다.

이때, 상기 발광 영역은 평탄화층 패턴(209)을 완전히 덮도록 형성된 제1전극(210)으로 제조되는데, 이는 상기 제1전극 형성시 종래에서는 유기막으로 형성된 평탄화층이 습식 식각 용액에 의해 패터닝 불량과 같은 문제점을 일으키기 때문에 건식 식각으로만 식각해야 하는 공정의 한계가 있었다. 따라서, 본 발명에서는 상기와 같은 한계를 극복하기 위해 평탄화층을 패터닝하여 이후 형성되어질 제1전극에 완전히 감싸지는 평탄화층 패턴을 형성하고, 상기 기판 전면에 제1전극 형성 물질을 형성한 후, 습식 식각 공정으로 상기 제1전극 형성 물질을 식각하여 제1전극 을 형성함으로서 공정의 한계를 극복하였다.

도 3 내지 도 6은 본 발명에 의해 형성된 유기 전계 발광 소자의 제조 공정 단면도이다.(이때, 도 3 내지 도 6은 도 2의 A-B선의 단면도이다.)

먼저, 도 3은 절연 기판상에 박막트랜지스터, 캐패시터, 스캔 라인, 데이터 라인 및 공통전원 라인을 형성하는 공정의 단면도이다. 도에서 보는 바와 같이 플라스틱 또는 유리와 같은 절연 기판(301)상에 하부의 기판상에서 발생하는 수분 또는 가스와 같은 불순물이 상부의 소자에 확산 또는 침투하지 못하도록 하는 버퍼층(302)을 형성한다.

이어서, 상기 버퍼층상에 비정질 실리콘층을 형성한 후, 결정화 공정으로 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화한 후, 패터닝하여 반도체층(303)을 형성한다.

이어서, 상기 기판 전면에 물리적 기상 증착법(Physical Vapor Deposition) 또는 화학적 기상 증착법(Chemical Vapor Deposition)으로 실리콘 산화막 또는 실리콘 질화막의 단층 또는 복층으로 게이트 절연막(304)을 형성한다.

이어서, 상기 기판상에 게이트 전극 형성 물질을 증착한 후, 패터닝하여 게이트 전극(305), 스캔 라인(도시 안함) 및 캐패시터의 하부 전극(도시 안함)을 형성한다.

이어서, 상기 기판 전면에 층간절연막(306)을 형성한 후, 상기 층간절연막 및 게이트 절연막의 일부를 식각하여 상기 반도체층의 일부를 노출시키는 콘택홀을 형성한 후, 상기 기판상에 소오스/드레인 전극 형성 물질을 형성하고, 패터닝하여 소오스/드레인 전극(307), 데이터 라인(도시 안함), 캐패시터의 상부 전극(도시 안함) 및 공통전원 라인(308)을 형성한다.

다음, 도 4는 상기 기판상에 패시베이션층을 형성하는 공정의 단면도이다. 도에서 보는 바와 같이 기판 전면에 실리콘 산화막 또는 실리콘 질화막의 단층 또는 복층으로 형성된 무기절연막으로 패시베이션층(309)을 형성한다.

이어서, 상기 패시베이션층의 일부를 식각하여 박막트랜지스터의 소오스/드레인 전극의 일부를 노출시키는 패시베이션층의 비아홀(310)을 형성한다.

다음, 도 5a 및 도 5b는 발광 영역의 평탄화층 패턴을 완전히 감싸도록 제1전극을 형성하는 공정 실시예의 단면도이다.

먼저, 도 5a는 발광 영역에만 평탄화층 패턴을 형성한 후, 제1전극을 형성하는 공정의 단면도이다. 도에서 보는 바와 같이 기판 전면에 평탄화층을 형성하고, 상기 평탄화층을 패터닝하여 발광 영역(A)에만 평탄화층이 남아 있는 평탄화층 패턴(311a)을 형성한다. 이때, 상기 박막트랜지스터의 소오스/드레인 전극을 노출시키는 평탄화층의 비아홀은 상기 평탄화층 패턴에 의해 자동적으로 형성된다.

이어서, 상기 기판 전면에 제1전극 형성 물질을 증착한 후, 상기 제1전극 형성 물질을 습식 식각 또는 건식 식각으로 식각하여 제1전극의 가장자리 영역(312a)이 무기절연막인 패시베이션층에 접촉하도록 제1전극을 형성한다.

이때, 상기 평탄화층은 기판 전체가 평탄화하는 정도로 두껍게 형성할 필요가 없이 발광 영역에서 평탄화를 가질 정도로 얇은 두께로 형성해도 무방하다.

상기와 같은 구조로 제1전극을 형성하는 경우, 습식 식각 공정으로 식각하는 것이 바람직한데, 이는 건식 식각 공정과 습식 식각 공정을 비교할 때, 습식 식각 공정이 더 간편하고 공정 시간이 빠를 뿐만 아니라 저가의 공정이기 때문이다.

다음, 도 5b는 제1전극의 가장자리 영역에는 평탄화층이 제거되도록 평탄화층 패턴을 형성하는 공정의 단면도이다. 도에서 보는 바와 같이 기판 전면에 평탄화층을 형성하고, 상기 평탄화층을 패터닝하여 상기 패시베이션층의 비아홀에 의해 노출되는 박막트랜지스터의 소오스/드레인 전극을 노출시키고, 이후 형성될 제1전극의 가장자리가 패시베이션층과 접촉할 수 있는 공간(b)을 확보한 평탄화층 패턴(311b)을 형성한다.

이어서, 상기 기판 전면에 제1전극 형성 물질을 증착한 후, 습식 식각 또는 건식 식각을 이용하여 상기 제1전극 형성 물질을 식각하여 제1전극(312)을 형성한다. 이때, 상기 제1전극의 가장자리(312a)는 도 5a에서 설명한 바와 같이 하부의 무기절연막인 패시베이션층과 접촉하도록 형성한다. 또한 상기 제1전극은 발광 영역의 평탄화층을 완전히 감싸도록 형성된다.

이때, 도 5b에서 상술한 평탄화층 패턴 및 제1전극의 형성 공정 보다는 상기 도 5a에서 상술한 평탄화층 패턴 및 제1전극 형성 공정이 더 바람직한데, 이는 상기 제1전극을 습식 식각으로 패터닝할 때, 도 5b에서는 발광 영역 이외에 형성된 평탄화층 패턴이 습식 식각 용액에 노출되어 패터닝 불량과 같은 문제를 일으킬 수 있기 때문이다. 그러나, 상기 도 5b에서 발생하는 패터닝 불량과 같은 문제점은 평탄화층의 평탄화가 반드시 필요한 영역이 아님으로 크게 문제가 되지 않을 것으로 사료된다.

이때, 본 발명에서는 무기절연막인 패시베이션층을 형성하는 것을 기본 공정으로 진행하였으나, 상기 패시베이션층이 반드시 필요한 것은 아니다. 즉, 박막트랜지스터, 캐패시터 및 금속 배선과 같은 소자를 형성한 후, 상기 패시베이션층을 형성하지 않고, 평탄화층 패턴을 형성하는 공정을 진행해도 무방하다. 이때, 상기 제1전극 가장 자리(312a)는 상기 노출된 소오스/드레인 전극과 층간절연막의 소정 여역과 접촉하게 된다.

다음, 도 6은 상기 기판상에 화소 정의막, 유기막층 및 제2전극을 형성하는 공정의 단면도이다. 도에서 보는 바와 같이 도 5a에서 상술한 공정으로 평탄화층 패턴 및 제1전극이 형성된 기판상에 화소를 정의하는 화소 정의막(313)을 형성하고, 적어도 유기 발광층을 포함하는 유기막층(314)을 형성한 후, 제2전극(315)을 형성하여 유기 전계 발광 소자를 제조한다.

따라서, 종래의 평탄화층에 발생하는 패터닝 불량과 같은 문제점을 방지하기 위해 건식 식각으로만 제1전극 형성 물질을 식각하여 형성하는 것을 본원 발명과 같이 발광 영역에 평탄화층 패턴을 형성하고 상기 평탄화층 패턴을 감싸고, 가장자리가 하부의 패시베이션층과 접촉하도록 함으로서, 습식 식각으로도 제1전극을 형성할 수 있어, 제1전극을 형성할 수 있는 공정이 다양해질 뿐만 아니라 공정 시간의 단축 및 공정 단순화를 이룰수 있게 된다.

본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양 한 변경과 수정이 가능할 것이다.

따라서, 본 발명의 유기 전계 발광 소자 및 그 제조 방법은 평탄화가 필요한 영역인 발광 영역에는 평탄화층 패턴을 형성하고, 상기 평탄화층 패턴을 감싸고, 가장자리가 무기절연막에 접촉하는 제1전극을 습식 식각으로 형성함으로서, 상기 제1전극을 형성하는 방법이 쉬워질 뿐만 아니라 생산성이 증가하는 효과가 있다.

Claims (11)

1. 절연 기판;

   상기 기판상에 형성된 박막트랜지스터, 캐패시터 및 금속 배선;

   상기 기판상에 형성되고, 소정 영역이 식각되어 상기 박막트랜지스터의 소오스/드레인 전극을 노출시키는 평탄화층 패턴; 및

   상기 평탄화층 패턴이 형성된 기판상에 형성되고, 상기 평탄화층 패턴을 감싸도록 형성된 제1전극

   을 포함하는 것을 특징으로 하는 유기 전계 발광 소자.
2. 제 1 항에 있어서,

   상기 제1전극이 형성된 기판상에 형성된 화소 정의막;

   상기 제1전극상에 형성되고, 유기 발광층을 포함하는 유기막층; 및

   상기 유기막층상에 형성된 제2전극을 더 포함하는 것을 특징으로 하는 유기 전계 발광 소자.
3. 제 1 항에 있어서,

   상기 평탄화층 패턴 하부에 형성되고, 소정 영역이 식각되어 상기 박막트랜 지스터의 소오스/드레인 전극을 노출시키는 무기절연막을 더 포함하는 것을 특징으로 하는 유기 전계 발광 소자.
4. 제 3 항에 있어서,

   상기 무기절연막은 패시베이션막임을 특징으로 하는 유기 전계 발광 소자.
5. 제 3 항에 있어서,

   상기 무기절연막은 실리콘 산화막 또는 실리콘 질화막의 단층 또는 복층으로 형성되어 있음을 특징으로 하는 유기 전계 발광 소자.
6. 제 1 항에 있어서,

   상기 평탄화층 패턴은 발광 영역에만 형성되어 있음을 특징으로 하는 유기 전계 발광 소자.
7. 제 1 항에 있어서,

   상기 평탄화층 패턴은 비아홀 영역 및 상기 제1전극의 가장 자리 영역 이외 에 형성되어 있음을 특징으로 하는 유기 전계 발광 소자.
8. 제 1 항에 있어서,

   상기 제1전극은 습식 식각 또는 건식 식각으로 식각하여 형성됨을 특징으로 하는 유기 전계 발광 소자.
9. 절연 기판을 준비하는 단계;

   상기 기판상에 박막트랜지스터, 캐패시터 및 금속 배선을 형성하는 단계;

   상기 기판상에 평탄화층을 형성하고, 상기 평탄화층의 소정 영역을 식각하여 상기 박막트랜지스터의 소오스/드레인 전극을 노출시키는 비아홀을 형성하고, 평탄화층 패턴을 형성하는 단계; 및

   상기 기판 전면에 제1전극 형성 물질을 증착하고, 패터닝하여 상기 비아홀을 통해 상기 박막트랜지스터의 소오스/드레인 전극과 콘택하고, 상기 평탄화층 패턴을 감싸도록 하는 제1전극을 형성하는 단계

   를 포함하는 것을 특징으로 하는 유기 전계 발광 소자 제조 방법.
10. 제 9 항에 있어서,

    상기 제1전극이 형성된 기판상에 화소 정의막을 형성하는 단계; 및

    상기 기판상에 유기 발광층을 포함하는 유기막층 및 제2전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 유기 전계 발광 소자 제조 방법.
11. 제 9 항에 있어서,

    상기 기판상에 박막트랜지스터, 캐패시터 및 금속 배선을 형성하는 단계 이후,

    상기 상기 기판상에 무기절연막을 형성하고, 상기 무기절연막의 소정 영역을 식각하여 상기 박막트랜지스터의 소오스/드레인 전극의 소정 영역을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 유기 전계 발광 소자 제조 방법.

Images