KR100679005B1

KR100679005B1 - Ｄｃ-ｄｃ 변환기

Info

Publication number: KR100679005B1
Application number: KR1020057019455A
Authority: KR
Inventors: 도모나리 가토
Original assignee: 가부시키가이샤 리코
Priority date: 2003-04-14
Filing date: 2004-04-13
Publication date: 2007-02-06
Also published as: CN1774855A; US20070145964A1; US7187159B2; US7436163B2; WO2004093304A1; JP2004320862A; CN100411286C; KR20060002991A; US20060203407A1; JP4181441B2

Abstract

제1 전압을 출력하는 정 전압 회로, 제2 전압을 출력하는 차지 펌프 회로, 상기 정 전압 회로의 상기 출력 전류를 제3 전압으로 변환하여, 이 제3 전압을 출력하는 전류 검출 회로, 상기 제1 전압을 검출하여, 이 제1 전압에 비례하는 제1 검출 전압을 출력하는 제1 검출 회로, 상기 제3 전압과 상기 제1 검출 전압을 비교하여, 상기 제3 전압이 상기 제1 검출 전압을 초과하면, 정 전압 회로의 상기 출력된 제1 전압과 전류를 감소시키는 제1 과전류 보호 회로, 상기 제2 전압을 검출하여, 이 제2 전압에 비례하는 제2 검출 전압을 출력하는 제2 검출 회로, 및 상기 제3 전압과 상기 제2 검출 전압을 비교하여, 상기 제3 전압이 상기 제2 검출 전압을 초과하면, 정 전압 회로의 상기 출력된 제1 전압과 전류를 감소시키는 제2 과전류 보호 회로를 포함하는 DC-DC 변환기가 개시되어 있다.

Description

ＤＣ-ＤＣ 변환기{DC-DC CONVERTER}

본 발명은 일반적으로, 전단(前段)에 정(定) 전압 회로를 구비하는 차지-펌프식의 DC-DC 변환기에 관한 것이며, 특히 과전류 보호 회로를 가지는 차지 펌프식의 DC-DC 변환기에 관한 것이다.

차지 펌프식의 DC-DC 변환기는 소 전류 부하에 대하여, 고 효율로 고 전압을 획득할 수 있도록 한다. 또한, 차지 펌프식의 DC-DC 변환기는 트랜스포머와 인덕터 등의 부품이 불필요하므로, 모든 회로들이 단일 IC로 집적될 수 있다. 따라서, 차지 펌프식의 DC-DC 변환기는, 메모리 회로, CCD 드라이브 회로 및 LCD 드라이브 회로 등의 광범위한 회로에 사용되어 왔다.

그러나, 종래의 차지 펌프식의 DC-DC 변환기는, 입력 전압의 정수배인 전압만을 생성시킬 수 있었다. 이러한 문제점을 해결하기 위하여, 전단에 가변 전압원을 부가적으로 포함하여, 입력 전압을 소망의 값으로 설정할 수 있어 소망의 출력 전압을 획득하는 차지 펌프식의 DC-DC 변환기가 제안되었다. 일본국 특개평 제5-111241호에 이러한 차지 펌프식 DC-DC 변환기를 개시하고 있다.

전단에 가변 전압원을 구비한 종래의 차지 펌프식의 DC-DC 변환기는, 가변 전압원으로서 정 전압 회로를 채용하며, 이 정 전압 회로에 과전류 보호 회로를 포 함한다.

도 1은 종래의 차지 펌프식 DC-DC 변환기(100)를 도시하는 회로도이다. DC-DC 변환기(100)는 정 전압 회로부(101)와 차지 펌프 회로부(102)를 포함한다. 또한, 정 전압 회로부(101)는 전압 제어부(103)와 과전류 보호 회로부(104)를 포함한다. 전압 제어부(103)는, 전압 제어 트랜지스터(Ma), 정 전압 회로부(101)의 출력 전압(VoA)에 비례하는 검출 전압(VdA)을 생성하여 출력하는 저항들(Ra, Rb), 소정의 기준 전압(VrA)을 생성하는 기준 전압 발생 회로(111), 및 연산 증폭기(AMPa)를 포함한다.

연산 증폭기(AMPa)는, 검출 전압(VdA)이 기준 전압(VrA)과 동일하게 되도록 전압 제어 트랜지스터(Ma)의 게이트 전압을 제어한다. 그 결과, 정 전압 회로부(101)의 출력 전압(VoA)은 VrA x (Ra + Rb)/Rb 가 되며, 여기서 Ra 및 Rb는 각각 저항들(Ra 및 Rb)의 저항값을 나타낸다.

과전류 보호 회로부(104)는, 전압 제어 트랜지스터(Ma)에 흐르고 있는 전류를 검출하는 전류 검출 트랜지스터(Mb), 이 전류 검출 트랜지스터(Mb)에 흐르는 전류를 전압으로 변환시키는 저항(Rc), 이 저항(Rc)에 발생된 전압과 검출 전압(VdA)을 비교하는 연산 증폭기(AMPb), 및 전압 제어 트랜지스터(Ma)의 출력 전류를 제어하는 전류 제어 트랜지스터(Mc)를 포함한다.

도 2를 참조하여 보면, 정 전압 회로부(101)의 출력 전류(ioA)가 ia 까지 증가하면, 연산 증폭기(AMPb)의 반전 입력단의 전압이 검출 전압(VdA)을 초과하여, 전류 제어 트랜지스터(Mc)를 온으로 스위칭한다. 그 결과, 전압 제어 트랜지스터 (Ma)의 게이트 전압이 상승한다. 따라서, 정 전압 회로부(101)의 출력 전압(VoA)이 저하하고, 전압 제어 트랜지스터(Ma)로부터 출력된 전류(ioA)의 증가가 제어된다. 정 전압 회로부(101)의 출력 전압(VoA)이 저하하면, 검출 전압(VdA)도 감소한다. 따라서, 전압 제어 트랜지스터(Ma)로부터 출력된 전류(ioA)가 감소하기 시작한다. 출력 전압(VoA)과 출력 전류(ioA) 간의 이러한 관계가 도 2에 도시되어 있다. 도 2에, OUTa로 나타낸 특성은 정 전압 회로부(101)의 출력 전압(VoA)과 출력 전류(ioA) 간의 관계를 나타내고, OUTb로 나타낸 특성은 차지 펌프 회로부(102)의 출력 전압(VoB)과 출력 전류(ioB) 간의 관계를 나타낸다.

도 2에 도시된 바와 같이, 정 전압 회로부(101)의 출력 전압(VoA)이 0V 까지 저하하면, 출력 전류(ioA)는 ib 까지만 감소한다. 이것은, 과전류 보호 회로부(104)가 출력 전류(ioA)를 0V 까지 감소시킨다면, 출력 전압(VoA)이 0V에서 상승할 때에, 상승하지 않을 수도 있기 때문이다. 정 전압 회로부(101)의 출력 전압(VoA)이 0V일 때, ib의 전류가 출력 전류(ioA)로서 흐르게 하기 위하여, 연산 증폭기(AMPb)의 반전 입력단에 정(正)의 오프셋 전압이 발생하게 된다. 오프셋 전압은, 예컨대 연산 증폭기(AMPb)의 2개의 입력들에 대하여 사용되는 트랜지스터들 각각의 사이즈를 변경시킴으로써 발생될 수도 있다.

차지 펌프 회로부(102)는, MOS 트랜지스터인 스위치 소자들(SWa, SWb, SWc, SWd), 캐패시터들(Ca, Cb, Cc), 및 상기 스위치 소자들(SWa 내지 SWd)의 스위칭을 제어하는 클록 발생 회로(112)를 포함한다. 클록 발생 회로(112)는 클록 신호들(CLKa, CLKb, CLKc)을 생성시켜 출력한다. 스위치 소자(SWa)의 스위칭, 스위치 소 자(SWd)의 스위칭, 및 스위치 소자들(SWb, SWc)의 스위칭은, 각각 클록 신호들(CLKa, CLKb, CLKc)에 의하여 제어된다. 클록 신호들(CLKa 및 CLKb)은 역 위상의 관계에 있다. 스위치 소자(SWa)는, 클록 신호(CLKa)의 레벨이 LOW일 때에 온으로 스위칭되고, 스위칭 소자(SWd)는, 클록 신호(CLKb)의 레벨이 HIGH일 때에 온으로 스위칭된다. 따라서, 스위치 소자들(SWa 및 SWd)은 동시에 온과 오프로 스위칭된다.

스위치 소자들(SWb 및 SWc)은, 클록 신호(CLKc)의 레벨이 LOW일 때에 온으로 스위칭된다. 스위치 소자들(SWa 및 SWd)이 온으로 스위칭되면, 캐패시터(Cb)는 정 전압 회로부(101)의 출력 전압(VoA)으로 충전된다. 스위치 소자들(SWb 및 SWd)이 온으로 스위칭되면, 캐패시터(Cb)의 전압이 캐패시터(Ca)에 가산되어, 캐패시터(Cc)는 이 가산된 전압으로 충전된다. 따라서, 차지 펌프 회로부(102)의 출력 전압(VoB)인 캐패시터(Cc)의 전압은 정 전압 회로부(101)의 출력 전압(VoA)의 2배이다. 차지 펌프 회로부(102)의 출력 전압(VoB)이 정 전압 회로부(101)의 출력 전압(VoA)의 2배이므로, 도 2에 도시된 바와 같이, 차지 펌프 회로부(102)의 출력 전류(ioB)는 정 전압 회로부(101)의 출력 전류(ioA)의 절반이다.

그러나, 이러한 종래 회로에 따르면, 차지 펌프 회로부(102)의 출력 단자(OUTb)가 접지로 단락되어도, 정 전압 회로부(101)의 출력 전압(VoA)이 0V가 되는 것이 방지되고, 단지 도 2에 도시된 전압(Vs)까지 감소된다. 이것은, 정 전압 회로부(101)의 출력 단자(OUTa)와 차지 펌프 회로부(102)의 출력 단자(OUTb) 사이에 스위치 소자들(SWa 내지 SWd)이 제공되기 때문이다. 이것은, 정 전압 회로부(101) 의 출력 단자(OUTa)가 접지로 단락될 때에 흐르는 전류(ib)보다 큰 전류(ic)가, 정 전압 회로부(101)로부터 공급된 전류(ioA)로서 흘러버린다는 문제점을 유발한다.

따라서, 본 발명의 일반적인 목적은, 상술된 문제점이 해결된, 전단에 정 전압 회로를 가지는 차지 펌프식의 DC-DC 변환기를 제공하는 것이다.

본 발명의 보다 구체적인 목적은, 전단에 정 전압 회로를 가지는 차지 펌프식 DC-DC 변환기를 제공하는 것이며, 상기 DC-DC 변환기는, 차지 펌프 회로부의 출력 단자가 접지로 단락되어도, 차지 펌프 회로부의 출력 전류를 소망의 값으로 저감시킬 수 있는 과전류 보호 회로를 포함한다.

본 발명의 상기 목적은, 입력 전압을 제1 전압으로 변환시켜, 이 제1 전압을 제1 출력 단자로부터 출력하도록 구성된 정 전압 회로부; 상기 정 전압 회로부로부터 입력된 상기 제1 전압을 제2 전압으로 변환시켜, 이 제2 전압을 제2 출력 단자로부터 출력하도록 구성된 차지 펌프 회로부; 상기 정 전압 회로부의 출력 전류를 제3 전압으로 변환시켜, 이 제3 전압을 출력하도록 구성된 전류 검출 회로부; 상기 제1 출력 단자에서의 상기 제1 전압을 검출하여, 상기 검출된 제1 전압에 비례하는 제1 검출 전압을 발생시켜 출력하도록 구성된 제1 출력 전압 검출 회로부; 상기 출력된 제3 전압과 상기 출력된 제1 검출 전압을 비교하여, 상기 출력된 제3 전압이 상기 출력된 제1 검출 전압보다 크면, 상기 정 전압 회로부의 상기 출력된 제1 전압과 상기 출력 전류를 저하시키도록 구성된 제1 과전류 보호 회로부; 상기 차지 펌프 회로부의 상기 출력된 제2 전압을 검출하여, 상기 검출된 제2 전압에 비례하는 제2 검출 전압을 발생시켜 출력하도록 구성된 제2 출력 전압 검출 회로부; 및 상기 출력된 제3 전압과 상기 출력된 제2 검출 전압을 비교하여, 상기 출력된 제3 전압이 상기 출력된 제2 검출 전압보다 크면, 상기 정 전압 회로부의 상기 출력된 제1 전압과 상기 출력 전류를 저하시키도록 구성된 제2 과전류 보호 회로부를 포함하는, 차지 펌프식의 DC-DC 변환기에 의하여 달성된다.

상술된 DC-DC 변환기에 따르면, 차지 펌프 회로부의 출력 전압을 검출함으로써 과전류 보호를 수행하는 제2 과전류 보호 회로부는, 차지 펌프 회로부의 출력 전압이 정 전압 회로부의 출력 전압 미만으로 저하될 때 동작하도록 한다. 따라서, 차지 펌프 회로의 출력 단자가 접지로 단락되어도, 차지 펌프 회로의 출력 전류는, 정 전압 회로부의 출력 단자가 접지로 단락될 때와 동일한 전류값으로 저하될 수 있다. 따라서, DC-DC 변환기의 신뢰성이 증가한다.

도 1은 종래의 차지 펌프식의 DC-DC 변환기를 도시하는 회로도이다.

도 2는 종래의 DC-DC 변환기의 각 출력 단자에서의 출력 전압과 출력 전류 간의 관계를 도시하는 그래프이다.

도 3은 본 발명의 실시예에 따른 DC-DC 변환기를 도시하는 회로도이다.

도 4는 본 발명의 실시예에 따른 DC-DC 변환기의 클록 발생 회로로부터 출력된 출력 신호들의 타이밍 챠트이다.

도 5는 본 발명의 실시예에 따른 DC-DC 변환기의 각 출력 단자에서의 출력 전압과 출력 전류 간의 관계를 도시하는 그래프이다.

본 발명의 다른 목적들, 특징들 및 이점들은 첨부된 도면을 참조하여 이해될 때 다음의 상세한 설명으로부터 더욱 명백해질 것이다.

첨부되는 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

도 3은 본 발명의 실시예에 따른 DC-DC 변환기(1)를 도시하는 회로도이다.

DC-DC 변환기(1)는 정 전압 회로부(2)와 차지 펌프 회로부(3)를 포함한다. 정 전압 회로부(2)는 입력 단자(IN1)에 입력된 입력 전압(Vi1)으로부터 미리 설정된 정 전압을 생성시켜, 상기 생성된 전압을 출력 전압(Vo1)으로서 제1 출력 단자(OUT1)로부터 출력한다. 정 전압 회로부(2)의 출력 전압(Vo1)은 차지 펌프 회로부(3)에 입력된다. 차지 펌프 회로부(3)는 상기 출력 전압(Vo1)의 정수배를 출력 전압(Vo2)으로 하여 제2 출력 단자(OUT2)로부터 출력한다.

정 전압 회로부(2)는 전압 제어부(11)와 과전류 보호 회로부(12)를 포함한다. 전압 제어부(11)는, 출력 전압(Vo1)이 소정의 정 전압(V1)에서 일정하도록 제어한다. 과전류 보호 회로부(12)는 제1 출력 단자(OUT1)로부터 출력된 전류(io1)와, 제2 출력 단자(OUT2)로부터의 출력된 전류(io2)를 검출한다. 상기 검출된 출력 전류(io1) 및/또는 상기 검출된 출력 전류(io2)가 소정값(i2) 이상이면, Vo1-iol 관계가 폴드백(foldback) 특성을 가지도록, 과전류 보호 회로부(12)는 출력 전압(Vo1)과 출력 전류(io1)를 저하시킨다.

전압 제어부(11)는, 연산 증폭기(AMP1), 소정의 기준 전압(Vr1)을 생성시켜 출력하는 기준 전압 발생 회로(21), PMOS 트랜지스터로 형성된 전압 제어 트랜지스 터(M1), 및 저항들(R1, R2)을 포함한다. 전압 제어 트랜지스터(M1)와 저항들(R1, R2)은 입력 단자(IN1)와 접지 사이에 직렬로 접속되어 있다. 전압 제어 트랜지스터(M1)와 저항(R1)과의 접속부는 제1 출력 단자(OUT1)에 접속되어 있다. 저항들(R1, R2)의 직렬 회로는 출력 전압(Vo1)에 비례하는 제1 검출 전압(Vd1)을 생성시켜, 이 제1 검출 전압(Vd1)을 연산 증폭기(AMP1)의 비반전 입력단에 출력한다. 기준 전압(Vr1)은 연산 증폭기(AMP1)의 반전 입력단에 입력된다. 연산 증폭기(AMP1)의 출력단은 전압 제어 트랜지스터(M1)의 게이트에 접속된다.

과전류 보호 회로부(12)는, 연산 증폭기들(AMP2, AMP3), PMOS 트랜지스터로 형성된 전류 검출 트랜지스터(M2), 각각이 PMOS 트랜지스터로 형성된 전류 제어 트랜지스터들(M3, M4), 및 저항들(R3, R4, R5)을 포함한다. 전류 검출 트랜지스터(M2)와 저항(R3)은 입력 단자(IN1)와 접지 사이에 직렬로 접속되어 있다. 전류 검출 트랜지스터(M2)의 게이트는 연산 증폭기(AMP1)의 출력단에 접속되어 있다. 전류 검출 트랜지스터(M2)와 저항(R3)과의 접속부은 연산 증폭기들(AMP2, AMP3)의 반전 입력단들에 접속되어 있다.

전류 제어 트랜지스터들(M3, M4)은 입력 단자(IN1)와, 전압 제어 트랜지스터(M1)의 게이트 사이에 병렬로 접속되어 있다. 연산 증폭기(AMP2)의 출력단은 전류 제어 트랜지스터(M3)의 게이트에 접속되어 있다. 연산 증폭기(AMP3)의 출력단은 전류 제어 트랜지스터(M4)의 게이트에 접속되어 있다. 저항들(R4, R5)은 제2 출력 단자(OUT2)와 접지 사이에 직렬로 접속되어 있다. 저항들(R4, R5)의 직렬 회로는 출력 전압(Vo2)에 비례하는 제2 검출 전압(Vd2)을 생성하여, 상기 제2 검출 전압 (Vd2)을 연산 증폭기(AMP3)의 비반전 입력단에 출력한다. 제1 검출 전압(Vd1)은 연산 증폭기(AMP2)의 비반전 입력단에 입력된다.

다음, 차지 펌프 회로부(3)는, 각각이 MOS 트랜지스터로 형성된 스위치 소자들(SW1, SW2, SW3, SW4), 및 이 스위치 소자들(SW1 내지 SW4)의 스위칭을 제어하는 클록 발생 회로(25)를 포함한다. 스위치 소자들(SW1 내지 SW3) 각각은 PMOS 트랜지스터로 형성되며, 스위치 소자(SW4)는 NMOS 트랜지스터로 형성된다. 스위치 소자들(SW1 및 SW3)은 제1 출력 단자와 제2 출력 단자(OUT1 및 OUT2) 사이에 직렬로 접속되어 있다. 스위치 소자들(SW2 및 SW4)은 제1 출력 단자(OUT1)와 접지 사이에 직렬로 접속되어 있다.

클록 발생 회로(25)는 클록 신호들(CLK1, CLK2, CLK3)을 생성시켜 출력한다. 클록 신호(CLK1)는 스위치 소자(SW1)의 게이트에 입력된다. 클록 신호(CLK3)는 스위치 소자들(SW2, SW3) 각각의 게이트에 입력된다. 클록 신호(CLK2)는 스위치 소자(SW4)의 게이트에 입력된다. 캐패시터(C1)는 제1 출력 단자(OUT1)와 접지 사이에 접속되어 있다. 캐패시터(C3)는 제2 출력 단자(OUT2)와 접지 사이에 접속되어 있다. 캐패시터(C2)는 스위치 소자들(SW1 및 SW3)의 접속부와 스위치 소자들(SW2 및 SW4)의 접속부 사이에 접속되어 있다.

이 구성에서, 전압 제어부(11)에 있어서, 연산 증폭기(AMP1)는, 제1 검출 전압(Vd1)이 기준 전압(Vr1)과 동일하게 되도록 전압 제어 트랜지스터(M1)의 게이트 전압을 제어한다. 그 결과, 출력 전압(Vo1)은 Vr1 x (R1 + R2)/R2 가 되고, 여기서 R1 및 R2는 각각 저항들(R1 및 R2)의 저항값을 나타낸다. 도 4는 클록 발생 회 로(25)에 생성된 클록 신호들(CLK1 내지 CLK3)의 예를 도시하는 도면이다. 도 4를 참조하여 보면, 클록 신호들(CLK1, CLK2)은 역 위상의 관계에 있다. 클록 신호(CLK1)의 레벨이 LOW이면, 스위치 소자(SW1)가 온으로 스위칭된다. 클록 신호(CLK2)의 레벨이 HIGH이면, 스위치 소자(SW4)가 온으로 스위칭된다. 따라서, 스위치 소자들(SW1 및 SW4)은 동시에 온과 오프로 스위칭된다.

클록 신호(CLK3)의 레벨이 LOW이면, 스위치 소자들(SW2 및 SW4)이 온으로 스위칭된다. 스위치 소자들(SW1 및 SW4)이 온으로 스위칭되면, 캐패시터(C2)는 정 전압 회로부(2)의 출력 전압(Vo1)으로 충전된다. 스위치 소자들(SW2 및 SW4)이 온으로 스위칭되면, 캐패시터(C2)의 전압이 캐패시터(C1)에 가산되어, 캐패시터(C3)는 이 가산된 전압으로 충전된다. 따라서, 차지 펌프 회로부(13)의 출력 전압(Vo2)인 캐패시터(C3)의 전압은, 정 전압 회로부(2)의 출력 전압(Vo1)의 2배이다.

차지 펌프 회로부(3)의 출력 전압(Vo2)이 정 전압 회로부(2)의 출력 전압(Vo1)의 2배이므로, 차지 펌프 회로부(3)의 출력 전류(io2)는 도 5에 도시된 바와 같이, 정 전압 회로부(2)의 출력 전류(io1)의 절반이다. 도 5는, 출력 전압(Vo1)과 출력 전류(io1) 간의 관계와, 출력 전압(Vo2)과 출력 전류(io2) 간의 관계를 도시하는 도면이다. 도 5에, OUT1로 나타낸 특성은 출력 전압(Vo1)과 출력 전류(io1) 간의 관계를 나타내고, OUT2로 나타낸 특성은 출력 전압(Vo2)과 출력 전류(io2) 간의 관계를 나타낸다.

정 전압 회로부(2)의 출력 전류(io1)가 도 5에 도시된 i1 까지 증가하면, 연산 증폭기(AMP2)의 반전 입력단의 전압은 제1 검출 전압(Vd1)을 초과한다. 그 결 과, 전류 제어 트랜지스터(M3)가 온으로 스위칭되어, 전압 제어 트랜지스터(M1)의 게이트 전압을 상승시킨다. 이것은 정 전압 회로부(2)의 출력 전압(Vo1)을 저하시켜, 전압 제어 트랜지스터(M1)로부터 출력된 전류(io1)의 증가를 제어한다. 정 전압 회로부(2)의 출력 전압(Vo1)이 저하하면, 제1 검출 전압(Vd1)도 저하한다. 따라서, 전압 제어 트랜지스터(M1)로부터 출력된 전류(io1)가 감소하기 시작한다.

도 5를 참조하여 보면, 정 전압 회로부(2)의 출력 전압(Vo1)이 0V 까지 저하되어도, 출력 전류(io1)는 i2 까지만 감소된다. 이것은, 과전류 보호 회로부(12)가 출력 전류(io1)를 0A 까지 감소시키면, 정 전압 회로부(2)의 출력 전압(Vo1)은 0V로부터 상승할 때에 상승하지 않아버릴 수도 있기 때문이다. 정 전압 회로부(2)의 출력 전압(Vo1)이 0V일 때, 출력 전류(io1)로서 i2의 전류를 흐르게 하기 위하여, 연산 증폭기들(AMP2, AMP3) 각각의 반전 입력단에 정의 오프셋 전압이 발생하게 된다. 오프셋 전압은, 예컨대 연산 증폭기들(AMP2, AMP3) 각각의 2개의 입력들에 대하여 사용되는 트랜지스터들 각각의 사이즈를 변경함으로써 발생될 수도 있다.

한편, 차지 펌프 회로부(3)의 출력 전압(Vo2)이 저하하거나, 정 전압 회로부(2)의 출력 전류(io1)가 증가하는 경우에, 연산 증폭기(AMP3)의 반전 입력단의 전압이 비반전 입력단의 전압보다 크게 되면, 연산 증폭기(AMP3)의 출력 전압이 저하하여, 전류 제어 트랜지스터(M4)의 게이트 전압을 저하시킨다. 그 결과, 전류 제어 트랜지스터(M4)가 온으로 스위칭되어, 전압 제어 트랜지스터(M1)의 게이트 전압을 상승시켜, 정 전압 회로부(2)의 출력 전류(io1)를 감소시킨다. 따라서, 정 전 압 회로부(2)의 출력 전압(Vo1)도 저하하여, 차지 펌프 회로부(3)의 출력 전압(Vo2)을 감소시켜, 정 전압 회로부(2)의 출력 전류(io1)를 더 감소시킨다.

정 전압 회로부(2)의 출력 전압(Vo1)이 소정값으로 유지되는 동안, 그리고 정 전압 회로부(2)의 출력 전압(Vo1)이 차지 펌프 회로부(3)의 출력 전압(Vo2)보다 낮은 동안, 제1 검출 전압(Vd1)이 제2 검출 전압(Vd2)보다 낮도록, 저항들(R1 및 R2)의 저항값과 저항들(R4 및 R5)의 저항값이 설정된다. 따라서, 도 5에 도시된 바와 같이, 연산 증폭기(AMP2)와 전류 제어 트랜지스터(M3)로 형성된 제1 과전류 보호 회로는, 정 전압 회로부(2)의 출력 전압(Vo1)이 차지 펌프 회로부(3)의 출력 전압(Vo2)과 전압(Vs1)에서 동일해질 때까지 동작한다.

한편, 차지 펌프 회로부(3)의 제2 출력 단자(OUT2)가 접지로 단락되는 경우에서와 같이, 차지 펌프 회로부(3)의 출력 전압(Vo2)이 정 전압 회로부(2)의 출력 전압(Vo1)보다도 저하하면, 연산 증폭기(AMP3)와 전류 제어 트랜지스터(M4)로 형성된 제2 과전류 보호 회로부가 동작한다. 따라서, 정 전압 회로부(2)의 출력 전압(Vo1)이 전압(Vs1) 미만으로 저하될 수 있으며, 정 전압 회로부(2)의 출력 전류(io1)는 전류값(i2)까지 저하될 수 있다. 여기서, 본 실시예에 따라, PMOS 트랜지스터(M2)와 저항(R3)은 전류 검출 회로부를 형성하고, 저항들(R1 및 R2)은 제1 출력 전압 검출 회로부를 형성하고, 저항들(R4 및 R5)은 제2 출력 전압 검출 회로부를 형성한다. 또한, 도 3을 참조하여 보면, 정 전압 회로부(2), 및 캐패시터들(C1 내지 C3)을 제외한 차지 펌프 회로부(3)는 단일 IC로 집적될 수 있다.

따라서, 본 실시예의 DC-DC 변환기(1)에 따르면, 차지 펌프 회로부(3)의 출 력 전압(Vo2)이 정 전압 회로부(2)의 출력 전압(Vo1)보다 저하되면, 연산 증폭기(AMP3)와 전류 제어 트랜지스터(M4)로 형성된 제2 과전류 보호 회로부가 정 전압 회로부(2)의 출력 전압(Vo1)을 전압(Vs1) 미만으로 저하시키고, 정 전압 회로부(2)의 출력 전류(io1)을 소망값, 즉 전류값(i2)까지 저하시킨다. 따라서, 차지 펌프 회로부(3)의 출력 단자(OUT2)가 접지로 단락되어도, 차지 펌프 회로부(3)의 출력 전류(io2)는 소망의 전류값(i2)까지 저하될 수 있어, 신뢰성이 증가한다.

본 발명은 특정적으로 개시된 실시예에 한정되는 것이 아니고, 본 발명의 범위를 벗어나지 않고 변경 및 변형이 행해질 수도 있다.

본 발명은 2003년 4월 14일 출원된 일본국 우선권 특허 출원 제2003-109217호에 기초하며, 그 전체 내용이 여기서 참조용으로 사용되었다.

Claims

입력 전압을 제1 전압으로 변환시켜, 상기 제1 전압을 제1 출력 단자로부터 출력하도록 구성된 정 전압 회로부;

상기 정 전압 회로부로부터 입력된 상기 제1 전압을 제2 전압으로 변환시켜, 상기 제2 전압을 제2 출력 단자로부터 출력하도록 구성된 차지 펌프 회로부;

상기 정 전압 회로부의 출력 전류를 제3 전압으로 변환시켜, 상기 제3 전압을 출력하도록 구성된 전류 검출 회로부;

상기 제1 출력 단자에서의 상기 제1 전압을 검출하여, 상기 검출된 제1 전압에 비례하는 제1 검출 전압을 생성하여 출력하도록 구성된 제1 출력 전압 검출 회로부;

상기 출력된 제3 전압과 상기 출력된 제1 검출 전압을 비교하여, 상기 출력된 제3 전압이 상기 출력된 제1 검출 전압보다 크면, 상기 정 전압 회로부의 상기 출력된 제1 전압과 상기 출력 전류를 저하시키도록 구성된 제1 과전류 보호 회로부;

상기 차지 펌프 회로부의 상기 출력된 제2 전압을 검출하여, 상기 검출된 제2 전압에 비례하는 제2 검출 전압을 생성하여 출력하도록 구성된 제2 출력 전압 검출 회로부; 및

상기 출력된 제3 전압과 상기 출력된 제2 검출 전압을 비교하여, 상기 출력된 제3 전압이 상기 출력된 제2 검출 전압보다 크면, 상기 정 전압 회로부의 상기 출력된 제1 전압과 상기 출력 전류를 저하시키도록 구성된 제2 과전류 보호 회로부

를 구비하는 차지 펌프식의 DC-DC 변환기.
제 1 항에 있어서, 상기 제1 출력 전압 검출부는, 상기 정 전압 회로부의 상기 출력된 제1 전압이 상기 차지 펌프 회로부의 상기 출력된 제2 전압보다 크면, 상기 제1 검출 전압이 상기 제2 검출 전압보다 크도록 상기 제1 검출 전압을 생성하여 출력하는 것인, 차지 펌프식의 DC-DC 변환기.
제 1 항에 있어서, 상기 제1 과전류 보호 회로부는, 상기 정 전압 회로부의 상기 출력된 제1 전압이 상기 차지 펌프 회로부의 상기 출력된 제2 전압보다 작은 경우에 동작하는 것인, 차지 펌프식의 DC-DC 변환기.
제 1 항에 있어서, 상기 제2 과전류 보호 회로는, 상기 차지 펌프 회로부의 상기 출력된 제2 전압이 상기 정 전압 회로부의 상기 출력된 제1 전압보다 작은 경우에 동작하는 것인, 차지 펌프식의 DC-DC 변환기.
입력 전압을 제1 전압으로 변환시켜, 상기 제1 전압을 제1 출력 단자로부터 출력하도록 구성된 정 전압 회로부;

상기 정 전압 회로부로부터 입력된 상기 제1 전압을 제2 전압으로 변환시켜, 상기 제2 전압을 제2 출력 단자로부터 출력하도록 구성된 차지 펌프 회로부;

상기 정 전압 회로부의 출력 전류를 제3 전압으로 변환시켜, 상기 제3 전압을 출력하도록 구성된 전류 검출 회로부;

상기 제1 출력 단자에서의 상기 제1 전압을 검출하여, 상기 검출된 제1 전압에 비례하는 제1 검출 전압을 생성하여 출력하도록 구성된 제1 출력 전압 검출 회로부;

상기 출력된 제3 전압과 상기 출력된 제1 검출 전압을 비교하여, 상기 출력된 제3 전압이 상기 출력된 제1 검출 전압보다 크면, 상기 정 전압 회로부의 상기 출력된 제1 전압과 상기 출력 전류를 저하시키도록 구성된 제1 과전류 보호 회로부;

상기 차지 펌프 회로부의 상기 출력된 제2 전압을 검출하여, 상기 검출된 제2 전압에 비례하는 제2 검출 전압을 생성하여 출력하는 제2 출력 전압 검출 수단; 및

상기 출력된 제3 전압과 상기 출력된 제2 검출 전압을 비교하여, 상기 출력된 제3 전압이 상기 출력된 제2 검출 전압보다 크면, 상기 정 전압 회로부의 상기 출력된 제1 전압과 상기 출력 전류를 저하시키는 제2 과전류 보호 회로 수단

을 구비하는 차지 펌프식의 DC-DC 변환기.