JP2022169106A - Ｄｃ／ｄｃコンバータおよびその制御回路、ならびに電子機器 - Google Patents

Abstract

【課題】ＤＣ／ＤＣコンバータの制御回路を小型化することが可能なＤＣ／ＤＣコンバータ、その制御回路及び電子機器を提供する。【解決手段】ＤＣ／ＤＣコンバータ１００の電流比較回路２７０は、第１検出モードにおいて、ハイサイドトランジスタＭＨとローサイドトランジスタＭＬの接続ノードであるスイッチング端子ＳＷのスイッチング電圧ＶＳＷが第１しきい値電圧を下回ると、比較信号ＩＣＯＭＰをアサートし、第２検出モードにおいて、スイッチング電圧ＶＳＷが、第２しきい値電圧を超えると、比較信号ＩＣＯＭＰをアサートするように切り替える。ロジック回路２２０は、比較信号ＩＣＯＭＰにもとづいて、ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬの制御パルス信号ＨＧ，ＬＧを生成する。電流比較回路２７０は、第１検出モードと第２検出モードにおいて時分割で共有される単一の電圧コンパレータ３００を含む。【選択図】図１

Description

本開示は、ＤＣ／ＤＣコンバータ（スイッチングレギュレータ）に関する。

スマートホンや、タブレットコンピュータなどの民生機器、車載機器、ＯＡ機器、産業機器をはじめとするさまざまな電子機器には、電池電圧や外部電源電圧よりも低い、または高い電源電圧を必要とする回路部品が搭載される。このような回路部品に適切な電源電圧を供給するために、降圧ＤＣ／ＤＣコンバータ（Ｂｕｃｋコンバータ）や昇圧ＤＣ／ＤＣコンバータが利用される。

ＤＣ／ＤＣコンバータの制御回路においては、スイッチング制御に際して、スイッチングトランジスタやインダクタに流れるコイル電流が監視される。たとえば同期整流型のＤＣ／ＤＣコンバータでは、同期整流トランジスタに流れる電流の逆流が監視される。

特開２０１４－１１７０４２号公報

電子機器の小型化の要請から、制御回路の小型化が求められる。

本開示はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、小型化されたＤＣ／ＤＣコンバータの制御回路の提供にある。

本開示のある態様は、ハイサイドトランジスタおよびローサイドトランジスタを含むＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、第１検出モードと第２検出モードが切りかえ可能であり、（i）第１検出モードにおいて、ハイサイドトランジスタとローサイドトランジスタの接続ノードであるスイッチング端子のスイッチング電圧が第１しきい値電圧を下回ると、比較信号をアサートし、（ii）第２検出モードにおいて、スイッチング電圧が、第２しきい値電圧を超えると、比較信号をアサートする電流比較回路と、比較信号にもとづいて、ハイサイドトランジスタおよびローサイドトランジスタの制御パルス信号を生成するロジック回路と、を備える。電流比較回路は、第１検出モードと第２検出モードにおいて時分割で共有される単一の電圧コンパレータを含む。

なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本開示のある態様によれば、ＤＣ／ＤＣコンバータの制御回路を小型化できる。

図１は、実施形態に係る制御回路を備えるＤＣ／ＤＣコンバータの回路図である。 図２は、電流比較回路の第１の構成例を示すブロック図である。 図３は、電流比較回路の第２の構成例を示すブロック図である。 図４は、図３の電圧コンパレータの構成例を示す回路図である。 図５は、実施形態１に係る制御回路を備えるＤＣ／ＤＣコンバータの回路図である。 図６は、比較信号にもとづく制御を説明する波形図である。 図７は、比較信号にもとづく制御を説明する別の波形図である。 図８は、比較信号にもとづく制御を説明する別の波形図である。 図９は、制御回路による制御のフローチャートである。 図１０は、実施形態２に利用可能な電流比較回路の構成例を示す回路図である。 図１１は、実施形態２に利用可能な電流比較回路の構成例を示す回路図である。 図１２は、実施形態に係る降圧ＤＣ／ＤＣコンバータを備える電子機器の一例を示す図である。

（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。またこの概要は、考えられるすべての実施形態の包括的な概要ではなく、実施形態の欠くべからざる構成要素を限定するものではない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。

この概要は、すべての実施形態の重要な要素または重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。その唯一の目的は、後で提示するより詳細な説明の前置きとして、１つまたは複数の実施形態のいくつかの概念を簡略化した形で提示することである。

一実施形態に係る制御回路は、ハイサイドトランジスタおよびローサイドトランジスタを含むＤＣ／ＤＣコンバータを制御する。制御回路は、電流比較回路と、ロジック回路と、を備える。電流比較回路は、第１検出モードと第２検出モードが切りかえ可能であり、（i）第１検出モードにおいて、ハイサイドトランジスタとローサイドトランジスタの接続ノードであるスイッチング端子のスイッチング電圧が第１しきい値電圧を下回ると、比較信号をアサートし、（ii）第２検出モードにおいて、スイッチング電圧が、第２しきい値電圧を超えると、比較信号をアサートする。ロジック回路は、比較信号にもとづいて、ハイサイドトランジスタおよびローサイドトランジスタの制御パルス信号を生成する。電流比較回路は、第１検出モードと第２検出モードにおいて時分割で共有される単一の電圧コンパレータを含む。

ローサイドトランジスタがオンの期間、スイッチング端子には、ローサイドトランジスタのオン抵抗とローサイドトランジスタに流れる電流（すなわちコイル電流）に比例した電圧が発生する。この電流検出回路は、しきい値電圧と、比較における二入力の極性の組み合わせを検出モードに応じて切りかえることにより、単一の電圧コンパレータで、２つの機能を実現できる。これにより２つの機能に対応して二個の電圧コンパレータを設ける場合に比べて、制御回路を小型化できる。

一実施形態において、第１しきい値電圧は負電圧であり、第２しきい値電圧はゼロまたは負電圧であってもよい。この場合、第１検出モードにおいて、正の過電流状態を検出できる。また第２検出モードにおいて、電流ゼロクロスを検出できる。

一実施形態において、電流比較回路は、第１検出モードと第２検出モードに加えて、第３検出モードが切りかえ可能であってもよい。電流比較回路は、第３検出モードにおいて、スイッチング電圧が、正電圧である第３しきい値電圧を超えると、比較信号をアサートしてもよい。電圧コンパレータは、第１検出モード、第２検出モードおよび第３検出モードにおいて時分割で共有されてもよい。この場合、第３検出モードにおいて、負の過電流状態を検出できる。

一実施形態において、第１しきい値電圧は負電圧であり、第２しきい値電圧は正電圧であってもよい。この場合、第１検出モードにおいて、正の過電流状態を検出できる。また第２検出モードにおいて、負の過電流状態を検出できる。

一実施形態において、電流比較回路は、少なくともひとつの基準電圧と、スイッチング電圧に応じた少なくともひとつの検出電圧と、を生成する電圧生成回路と、少なくともひとつの検出電圧のうち、現在の検出モードに応じたひとつを選択し、電圧コンパレータの第１入力ノードおよび第２入力ノードのうち、現在の検出モードに応じた一方に供給し、少なくともひとつの基準電圧のうち現在の検出モードに応じたひとつを選択し、電圧コンパレータの第１入力ノードおよび第２入力ノードのうち、現在の検出モードに応じた他方に供給する選択回路と、をさらに含んでもよい。

一実施形態において、電流比較回路は、（i）スイッチング電圧を正方向に第１幅、レベルシフトした第１検出電圧と、（ii）スイッチング電圧を正方向に第１幅より小さい第２幅、レベルシフトした第２検出電圧と、（iii）第２幅に対応する第１基準電圧と、（iv）第１基準電圧より高い第２基準電圧と、を生成する電圧生成回路と、（i）第１検出モードにおいて、第１基準電圧を電圧コンパレータの第１入力ノードに供給し、第１検出電圧を電圧コンパレータの第２入力ノードに供給し、（ii）第２検出モードにおいて、第２検出電圧を電圧コンパレータの第１入力ノードに供給し、第１基準電圧を電圧コンパレータの第２入力ノードに供給し、（iii）第３検出モードにおいて、第２検出電圧を電圧コンパレータの第１入力ノードに供給し、第２基準電圧を電圧コンパレータの第２入力ノードに供給する、選択回路と、をさらに含んでもよい。これにより、第２検出モードにおける第２しきい値電圧をゼロ電圧とすることができる。

一実施形態において、電流比較回路は、（i）スイッチング電圧を正方向に第１幅、レベルシフトした第１検出電圧と、（ii）スイッチング電圧を正方向に第１幅より小さい第２幅、レベルシフトした第２検出電圧と、（iii）スイッチング電圧を正方向に第１幅より小さい幅、レベルシフトした第３検出電圧と、（iv）第２幅に対応する第１基準電圧と、（v）第１基準電圧より高い第２基準電圧と、を生成する電圧生成回路と、（i）第１検出モードにおいて、第１基準電圧を電圧コンパレータの第１入力ノードに供給し、第１検出電圧を電圧コンパレータの第２入力ノードに供給し、（ii）第２検出モードにおいて、第３検出電圧を電圧コンパレータの第１入力ノードに供給し、第１基準電圧を電圧コンパレータの第２入力ノードに供給し、（iii）第３検出モードにおいて、第２検出電圧を電圧コンパレータの第１入力ノードに供給し、第２基準電圧を電圧コンパレータの第２入力ノードに供給する、選択回路と、をさらに含んでもよい。これにより、第２検出モードにおける第２しきい値電圧を負電圧とすることができる。

一実施形態において、電流比較回路は、（i）スイッチング電圧を正方向に第１幅、レベルシフトした第１検出電圧と、（ii）スイッチング電圧を正方向に第１幅より小さい第２幅、レベルシフトした第２検出電圧と、（iii）第２幅に対応する第１基準電圧と、を生成する電圧生成回路と、（i）第１検出モードにおいて、第１基準電圧を電圧コンパレータの第１入力ノードに供給し、第１検出電圧を電圧コンパレータの第２入力ノードに供給し、（ii）第２検出モードにおいて、第２検出電圧を電圧コンパレータの第１入力ノードに供給し、第１基準電圧を電圧コンパレータの第２入力ノードに供給する、選択回路と、をさらに含んでもよい。

一実施形態において、電流比較回路は、（i）スイッチング電圧を正方向に第１幅、レベルシフトした第１検出電圧と、（ii）スイッチング電圧を正方向に第１幅より小さい第２幅、レベルシフトした第２検出電圧と、（iii）第２幅に対応する第１基準電圧と、を生成する電圧生成回路と、（i）第１検出モードにおいて、第１基準電圧を電圧コンパレータの第１入力ノードに供給し、第１検出電圧を電圧コンパレータの第２入力ノードに供給し、（ii）第２検出モードにおいて、第１検出電圧を電圧コンパレータの第１入力ノードに供給し、第１基準電圧を電圧コンパレータの第２入力ノードに供給する、選択回路と、をさらに含んでもよい。

一実施形態において、電圧生成回路は、定電流源と、定電流源とスイッチング端子の間に直列に設けられた複数のインピーダンス素子を含むインピーダンス回路と、を含み、インピーダンス回路に設けられたタップに、第１検出電圧が発生してもよい。

一実施形態において、インピーダンス素子は、トランジスタ、抵抗およびダイオードのいずれかであってもよい。

一実施形態において、電圧コンパレータは、第１入力ノードと第２入力ノードの極性が、現在の検出モードに応じて切りかえ可能に構成されており、電流比較回路は、現在の検出モードに応じた電圧レベルを有する基準電圧を電圧コンパレータの第１入力ノードに出力するとともに、スイッチング電圧を現在の検出モードに応じた電圧幅、オフセットした検出電圧を電圧コンパレータの第２入力ノードに出力する電圧生成回路をさらに含んでもよい。

一実施形態において、電圧コンパレータは、第１検出モードにおいて、第１入力ノードが正極性、第２入力ノードが負極性となり、第２検出モードおよび第３検出モードにおいて、第１入力ノードが負極性、第２入力ノードが正極性となるように構成され、電流比較回路は、（Ａ）電圧コンパレータの第２入力ノードに、（i）第１検出モードにおいて、スイッチング電圧を正方向に第１幅、レベルシフトした検出電圧を出力し、（ii）第２検出モードにおいて、スイッチング電圧を正方向に、第１幅、または第１幅より小さい第２幅、レベルシフトした検出電圧を出力し、（iii）第３検出モードおよび第３検出モードにおいて、スイッチング電圧を正方向に、第２幅、レベルシフトした検出電圧を出力し、（Ｂ）電圧コンパレータの第１入力ノードに、（i）第１検出モードにおいて、第２幅に対応する第１電圧レベルを有する基準電圧を出力し、（ii）第２検出モードにおいて、第１電圧レベルを有する基準電圧を出力し、（iii）第３検出モードにおいて、第１電圧レベルより高い第２電圧レベルを有する基準電圧を出力する電圧生成回路をさらに含んでもよい。

一実施形態において、電圧コンパレータは、第１検出モードにおいて、第１入力ノードが正極性、第２入力ノードが負極性となり、第２検出モードにおいて、第１入力ノードが負極性、第２入力ノードが正極性となるように構成され、電流比較回路は、（Ａ）電圧コンパレータの第２入力ノードに、（i）第１検出モードにおいて、スイッチング電圧を正方向に第１幅、レベルシフトした検出電圧を出力し、（ii）第２検出モードにおいて、スイッチング電圧を正方向に、第１幅または第１幅より小さい第２幅、レベルシフトした検出電圧を出力し、（Ｂ）電圧コンパレータの第１入力ノードに、（i）第１検出モードにおいて、第２幅に対応する第１電圧レベルを有する基準電圧を出力し、（ii）第２検出モードにおいて、第１電圧レベルを有する基準電圧を出力する電圧生成回路をさらに含んでもよい。

一実施形態において、電圧生成回路は、現在の検出モードに応じてオン、オフが切りかえ可能な定電流源と、定電流源とスイッチング端子の間に設けられたインピーダンス回路と、を含み、定電流源とインピーダンス回路の接続ノードに、検出電圧が発生してもよい。

一実施形態において、制御回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。

（実施形態）
以下、本開示を、好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明あるいは開示を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明あるいは開示の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

（基本構成）
図１は、実施形態に係る制御回路２００を備えるＤＣ／ＤＣコンバータ１００の回路図である。ＤＣ／ＤＣコンバータ１００は、同期整流型の降圧型ＤＣ／ＤＣコンバータ（Ｂｕｃｋコンバータ）であり、入力ライン（入力端子）１０２に直流の入力電圧Ｖ_ＩＮを受け、出力ライン（出力端子）１０４に接続される負荷に、入力電圧Ｖ_ＩＮよりも電圧レベルが低い出力電圧Ｖ_ＯＵＴを供給する。ＤＣ／ＤＣコンバータ１００は、出力電圧Ｖ_ＯＵＴを目標電圧Ｖ_{ＯＵＴ（ＲＥＦ）}に安定化する定電圧出力型であってもよいし、出力電流Ｉ_ＯＵＴを目標電流Ｉ_{ＯＵＴ（ＲＥＦ）}に安定化する定電流出力型であってもよいが、本実施の形態では定電圧出力型であるものとして説明する。

ＤＣ／ＤＣコンバータ１００は、制御回路２００とその周辺回路１１０を備える。ＤＣ／ＤＣコンバータ１００は同期整流型であり、周辺回路１１０は、インダクタＬ１、出力キャパシタＣ１を含む。ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬは、スイッチングトランジスタであり、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。

ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬは、制御回路２００の外部に設けられるディスクリート素子であってもよく、その場合、ハイサイドトランジスタＭＨとローサイドトランジスタＭＬは、周辺回路１１０を構成することになる。

制御回路２００は、ひとつの半導体基板に集積化された機能ＩＣ（Integrated Circuit）であり、入力ピンＶＩＮ、スイッチングピンＳＷ、接地ピンＧＮＤ、フィードバックピンＦＢを備える。入力ピンＶＩＮには、入力電圧Ｖ_ＩＮが供給される。スイッチングピンＳＷには、外付けのインダクタＬ１が接続され、接地ピンＰＧＮＤは接地される。ハイサイドトランジスタＭＨは、入力ピンＶＩＮとスイッチングピンＳＷの間に設けられ、ローサイドトランジスタＭＬは、スイッチングピンＳＷと接地ピンＰＧＮＤの間に設けられる。フィードバックピンＦＢには、ＤＣ／ＤＣコンバータ１００の出力電圧Ｖ_ＯＵＴにもとづくフィードバック信号Ｖ_ＦＢが入力される。たとえばフィードバック信号Ｖ_ＦＢは、出力電圧Ｖ_ＯＵＴを抵抗Ｒ１，Ｒ２によって分圧した電圧信号である。

制御回路２００は、主として、パルス変調器２１０、ロジック回路２２０、ドライバ回路２４０、電流比較回路２７０を備える。

パルス変調器２１０は、ＤＣ／ＤＣコンバータ１００の出力電圧Ｖ_ＯＵＴを示すフィードバック信号Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦに近づくようにパルス変調される制御パルス信号ＨＧ，ＬＧを生成する。フィードバック信号Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦに安定化されるとき、ＤＣ／ＤＣコンバータ１００の出力電圧Ｖ_ＯＵＴは、Ｖ_{ＯＵＴ（ＲＥＦ）}＝Ｖ_ＲＥＦ×（Ｒ１＋Ｒ２）／Ｒ２に安定化される。

パルス変調器２１０の構成や制御方式は特に限定されず、パルス幅変調やパルス周波数変調、パルス密度変調などが例示される。また、パルス変調器２１０は、エラーアンプを利用した制御方式、たとえば、電圧モードの制御を行ってもよいし、ピーク電流モードあるいは平均電流モードの制御を行ってもよい。あるいはパルス変調器２１０は、ヒステリシス制御（Bang-Bang制御）、ボトム検出オン時間固定制御、ピーク検出オフ時間固定制御などの、リップル制御を行ってもよい。

パルス変調器２１０は、エラーアンプやコンパレータなどを含むアナログ部分２１０Ａと、ロジック部分２１０Ｂを含みうる。パルス変調器２１０のロジック部分２１０Ｂは、ロジック回路２２０に含まれる。

電流比較回路２７０は、スイッチング端子ＳＷのスイッチング電圧Ｖ_ＳＷにもとづいて、ローサイドトランジスタＭＬに流れる電流（ローサイド電流という）Ｉ_ＭＬを監視する。ローサイド電流Ｉ_ＭＬは、接地端子ＰＧＮＤからスイッチング端子ＳＷに向かう向きを正にとり、スイッチング端子ＳＷから接地端子ＰＧＮＤに向かう向きを負にとるものとする。

スイッチング端子ＳＷの電圧Ｖ_ＳＷは、
Ｖ_ＳＷ＝－Ｉ_ＭＬ×Ｒ_ＯＮ
で表される。Ｒ_ＯＮは、ローサイドトランジスタＭＬのオン抵抗である。ローサイドトランジスタＭＬのオン期間において、ローサイド電流Ｉ_ＭＬが正であるとき、スイッチング電圧Ｖ_ＳＷは、時間の経過とともに負の電圧範囲で上昇する（絶対値は小さくなっていく）。ローサイド電流Ｉ_ＭＬが負であるとき、スイッチング電圧Ｖ_ＳＷは、時間の経過とともに正の電圧範囲で上昇する（絶対値は大きくなっていく）。

電流比較回路２７０は、ロジック回路２２０による制御指令（検出モード選択信号ＤＥＴＭＯＤＥ）に応じて、複数の検出モードが切りかえ可能である。電流比較回路２７０は、単一の電圧コンパレータ３００を含み、この電圧コンパレータ３００は複数の検出モードにおいて時分割で共有される。

検出モードの数は２以上であり、電流比較回路２７０は、少なくとも第１検出モードφ１と第２検出モードφ２をサポートする。電流比較回路２７０は第１検出モードφ１において、スイッチング端子ＳＷのスイッチング電圧Ｖ_ＳＷが第１しきい値電圧Ｖ_ＴＨ１を下回ると、比較信号ＩＣＯＭＰをアサート（ハイレベル）する。また電流比較回路２７０は、第２検出モードφ２において、スイッチング電圧Ｖ_ＳＷが、第２しきい値電圧Ｖ_ＴＨを超えると、比較信号ＩＣＯＭＰをアサートする。つまり、比較信号ＩＣＯＭＰのアサートは、制御回路２００の状態に応じて異なる意味を持つ。電流比較回路２７０は、第３検出モードφ３、さらには第４検出モードφ４をサポートしてもよい。

ロジック回路２２０は、制御回路２００を統合的に制御するコントロールロジックである。ロジック回路２２０の一部分はパルス変調器２１０のロジック部分２１０Ｂであり、パルス変調器２１０のアナログ部分２１０Ａが生成する信号と、電流比較回路２７０が生成する比較信号ＩＣＯＭＰにもとづいて、制御パルス信号ＨＧ，ＬＧを生成する。またロジック回路２２０は、電流比較回路２７０の検出モードを制御する。

ドライバ回路２４０は、パルス変調器２１０が生成する制御パルス信号ＨＧ，ＬＧにもとづいて、ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬを駆動する。ドライバ回路２４０は、ハイサイドドライバ２４２およびローサイドドライバ２４４を含む。ハイサイドドライバ２４２は、制御パルス信号ＨＧにもとづいてハイサイドトランジスタＭＨのゲート信号Ｖ_ＨＧを生成し、ローサイドドライバ２４４は、制御パルス信号ＬＧにもとづいてローサイドトランジスタＭＬのゲート信号Ｖ_ＬＧを生成する。

以上が制御回路２００およびＤＣ／ＤＣコンバータ１００の構成である。続いて制御回路２００の利点を説明する。電流比較回路２７０は、しきい値電圧Ｖ_ＴＨと、比較における二入力の極性の組合わせを、検出モードに応じて切りかえることにより、単一の電圧コンパレータ３００で、複数の電流検出機能を実現できる。これにより複数の電流検出機能に対応して複数の電圧コンパレータを設ける場合に比べて、制御回路２００のサイズを小さくできる。

本開示は、図１のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本開示の範囲を狭めるためではなく、本開示や本発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。

続いて電流比較回路２７０の構成例を説明する。

図２は、電流比較回路２７０の第１の構成例（２７０ａ）を示すブロック図である。電流比較回路２７０ａは、電圧コンパレータ３００に加えて、電圧生成回路２８０および選択回路２９０を備える。電圧コンパレータ３００の構成は特に限定されないが、入力電圧の電圧レベルが低い場合、ＰＭＯＳ入力またはＰＮＰ入力のオペアンプが好適である。

電圧生成回路２８０は、少なくともひとつの基準電圧Ｖｒと、スイッチング電圧Ｖ_ＳＷに応じた少なくともひとつの検出電圧Ｖｄと、を生成する。検出電圧Ｖｄの個数や基準電圧Ｖｒの個数およびそれぞれの電圧レベル、電流比較回路２７０ａの各検出モードの機能に応じて定めればよい。

なお、電圧生成回路２８０は、図２に示すように、検出電圧Ｖｄを生成する検出電圧生成回路２８２と、基準電圧Ｖｒを生成する基準電圧生成回路２８４を含んでもよいし、検出電圧生成回路２８２と基準電圧生成回路２８４が区別できない形態で一体に構成されてもよい。

選択回路２９０は、少なくともひとつの検出電圧Ｖｄのうち、現在の検出モードに応じたひとつを選択し、電圧コンパレータ３００の第１入力ノード（たとえば非反転入力端子）および第２入力ノード（たとえば反転入力端子）のうち、現在の検出モードに応じた一方に供給する。選択回路２９０は、少なくともひとつの基準電圧Ｖｒのうち現在の検出モードに応じたひとつを選択し、電圧コンパレータ３００の第１入力ノードおよび第２入力ノードのうち、現在の検出モードに応じた他方に供給する。

つまり、図２の電流比較回路２７０ａでは、電圧生成回路２８０と電圧コンパレータ３００の間に選択回路２９０を挿入することにより、検出電圧Ｖｄと基準電圧Ｖｒを入れ替え可能であり、それにより、電圧比較の極性を入れ替えることができる。

図３は、電流比較回路２７０の第２の構成例（２７０ｂ）を示すブロック図である。電流比較回路２７０ｂは、電圧コンパレータ３００ｂに加えて、電圧生成回路２８０を備える。電圧コンパレータ３００ｂは、極性選択端子ＰＯＬに入力される信号（極性選択信号ＰＯＬ）に応じて、２つの入力ノードＩＮ１，ＩＮ２の極性が、切りかえ可能に構成される。すなわち、第１入力ノードＩＮ１が非反転入力端子（＋）、第２入力ノードＩＮ２が反転入力端子（－）である状態と、第１入力ノードＩＮ１が反転入力端子（－）、第２入力ノードＩＮ２が非反転入力端子（＋）である状態とが切りかえ可能である。極性選択信号ＰＯＬは、検出モード選択信号ＤＥＴＭＯＤＥをデコードして生成することができる。

電圧生成回路２８０は、現在の検出モードに応じた電圧レベルを有する基準電圧Ｖｒを電圧コンパレータ３００の第１入力ノードＩＮ１に出力するとともに、スイッチング電圧Ｖｓｗを現在の検出モードに応じた電圧幅ΔＶ、オフセットした検出電圧Ｖｄを電圧コンパレータの第２入力ノードＩＮ２に出力する。

図４は、図３の電圧コンパレータ３００ｂの構成例を示す回路図である。電圧コンパレータ３００ｂは、差動アンプ３０２と、出力段３０４、バイアス電流源３１０を備える。バイアス電流源３１０は、トランジスタＭ１５～Ｍ１７を含むカレントミラー回路であり、基準電流源３０１が生成する基準電流を折り返し、テイル電流Ｉｔおよびバイアス電流Ｉｂを出力する。

差動アンプ３０２は、入力差動対３２０、カレントミラー回路３３０およびテイル電流源であるトランジスタＭ１６、アナログスイッチＳＷ１３，ＳＷ１４を含む。入力差動対３２０は、ＰチャンネルＭＯＳＦＥＴであるトランジスタＭ１１，Ｍ１２を含み、トランジスタＭ１１のゲートは第１入力ノードＩＮ１と接続され、トランジスタＭ１２のゲートは第２入力ノードＩＮ２と接続される。

カレントミラー回路３３０は、入力差動対３２０のアクティブ負荷である。カレントミラー回路３３０は、入力と出力が入れ替え可能に構成される。具体的には、カレントミラー回路３３０は、トランジスタＭ１３、Ｍ１４およびアナログスイッチ（トランスファゲートともいう）ＳＷ１１，ＳＷ１２を含む。アナログスイッチＳＷ１１は、トランジスタＭ１３のゲートドレイン間に設けられ、アナログスイッチＳＷ１２は、トランジスタＭ１４のゲートドレイン間に設けられる。アナログスイッチＳＷ１１がオンのとき、トランジスタＭ１３が入力側となり、アナログスイッチＳＷ１２がオンのとき、トランジスタＭ１４が入力側となる。

アナログスイッチＳＷ１３は、トランジスタＭ１１のドレインと差動アンプ３０２の出力ノードＮｘの間に設けられ、アナログスイッチＳＷ１４は、トランジスタＭ１２のドレインと差動アンプ３０２の出力ノードＮｘの間に設けられる。

極性選択信号ＰＯＬが第１レベル（たとえばロー）のとき、アナログスイッチＳＷ１１およびアナログスイッチＳＷ１４がオンとされ、このとき、第１入力ノードＩＮ１が反転入力端子（－）、第２入力ノードＩＮ２が非反転入力端子（＋）となる。反対に極性選択信号ＰＯＬが第２レベル（たとえばハイ）のとき、アナログスイッチＳＷ１２およびアナログスイッチＳＷ１３がオンとされ、このとき、第１入力ノードＩＮ１が非反転入力端子（＋）、第２入力ノードＩＮ２が反転入力端子（－）となる。

なおカレントミラー回路３３０を抵抗負荷とする場合、アナログスイッチＳＷ１１，ＳＷ１２は省略できる。この場合、出力段３０４の構成も変更すればよい。

出力段３０４は、差動アンプ３０２の出力ノードＮｘの信号を増幅して出力する。出力段３０４の構成は特に限定されないが、トランジスタＭ１７～Ｍ１９を含む。トランジスタＭ１７，Ｍ１８は、ソース接地増幅器を構成している。

電圧コンパレータ３００ｂの極性を入れ替えるときに、電圧コンパレータ３００ｂの出力ノードＮｙが不安定になると、比較信号ＩＣＯＭＰが意図せずにアサートされるおそれがある。そこでトランジスタＭ１９は、電圧コンパレータ３００ｂの極性を入れかえるときにオンとなり、出力ノードＮｙの電位（比較信号ＩＣＯＭＰ）をローに固定する。

図２または図３の電圧コンパレータ３００を時分割で共有することにより、電流比較回路２７０は、複数の電流比較機能を実現できる。ただし電圧コンパレータ３００の構成は、図２、図３のそれらに限定されない。

以下では、制御回路２００における電流検出の具体例を説明する。

（実施形態１）
図５は、実施形態１に係る制御回路２００を備えるＤＣ／ＤＣコンバータ１００の回路図である。

パルス変調器２１０のアナログ部分２１０Ａは、コンパレータ２１４、オン時間タイマー２１６を含む。コンパレータ２１４は、フィードバック信号Ｖ_ＦＢを基準電圧Ｖ_ＲＥＦと比較し、フィードバック信号Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦを下回ると、コンパレータ出力信号ＣＯＭＰＯＵＴをアサートする。

なお、コンパレータ２１４の前段に、エラーアンプを追加してもよい。エラーアンプは、フィードバック信号Ｖ_ＦＢと基準電圧Ｖ_ＲＥＦの誤差を増幅する。コンパレータ２１４は、エラーアンプの出力（エラー信号ＶＥＲＲ）を、フィードバック信号Ｖ_ＦＢと比較し、コンパレータ出力信号ＣＯＭＰＯＵＴを生成してもよい。

オン時間タイマー２１６は、コンパレータ出力信号ＣＯＭＰＯＵＴのアサートに応答して、設定されたオン時間Ｔ_ＯＮを計測する。オン時間Ｔ_ＯＮは一定時間としてもよいが、スイッチング周波数を安定化するために、入力電圧Ｖ_ＩＮおよび出力電圧Ｖ_ＯＵＴの少なくとも一方に応じて動的に変化させてもよい。

電流比較回路２７０は２つの検出モードをサポートする。具体的には、第１検出モードφ１では、第１しきい値電圧Ｖ_ＴＨ１は負電圧に定められ、比較信号ＩＣＯＭＰのアサートは、正のローサイド電流Ｉ_ＭＬが、しきい値電流Ｉ_ＬＯＣＰを超えたことを意味する。第１検出モードφ１を、ＬＯＣＰ検出モードともいう。

また第２検出モードφ２では、第２しきい値電圧Ｖ_ＴＨ２はゼロまたは負電圧に定められ、比較信号ＩＣＯＭＰのアサートは、正のローサイド電流Ｉ_ＭＬがゼロまたはその近傍まで小さくなったこと（電流ゼロクロスという）を意味する。第２検出モードφ２を、ＺＸ検出モードともいう。

パルス変調器２１０のロジック部分２１０Ｂは、コンパレータ出力信号ＣＯＭＰＯＵＴ、オン時間タイマー２１６の出力ＴＯＮ、電流比較回路２７０の比較信号ＩＣＯＭＰにもとづいて、制御パルス信号ＨＧ，ＬＧを生成する。具体的には、ロジック部分２１０Ｂは、コンパレータ出力信号ＣＯＭＰＯＵＴのアサートに応答して、制御パルス信号ＨＧをハイとする。またロジック部分２１０Ｂは、オン時間タイマー２１６の出力ＴＯＮの変化に応答して、制御パルス信号ＨＧをローとし、制御パルス信号ＬＧをハイとする。

ロジック回路２２０は、ローサイドトランジスタＭＬをターンオンした直後に、電流比較回路２７０を第１検出モードφ１にセットする。ロジック回路２２０は、第１検出モードφ１において比較信号ＩＣＯＭＰがアサートされると、過電流状態と判定し、必要な処理を実行する。

パルス変調器２１０は、軽負荷間欠モード（ＰＦＭモード）をサポートしており、電流ゼロクロスを検出すると、ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬのスイッチングを停止する。具体的にはロジック回路２２０は、ローサイドトランジスタＭＬのオン期間において、電流比較回路２７０を第２検出モードφ２にセットし、比較信号ＩＣＯＭＰがアサートされると、ローサイドトランジスタＭＬをオフし、スイッチングを停止する。

図６は、比較信号ＩＣＯＭＰにもとづく制御を説明する波形図である。図６は、ＤＣ／ＤＣコンバータ１００が軽負荷間欠モードで動作しているときの様子を示している。

時刻ｔ_０に、制御パルス信号ＬＧがハイとなり、ローサイドトランジスタＭＬがターンオンする。ロジック部分２１０Ｂは、ローサイドトランジスタＭＬをターンオンしてから、所定時間経過後の時刻ｔ_１までの第１期間Ｔ１、電流比較回路２７０を第１検出モードφ１にセットする。第１期間Ｔ１の長さは、検出遅延時間を考慮して定めればよい。

時刻ｔ_０にローサイドトランジスタＭＬがターンオンすると、スイッチング電圧Ｖ_ＳＷは第１しきい値電圧Ｖ_ＴＨ１を下回るため、その直後に比較信号ＩＣＯＭＰがアサートされる。ロジック回路２２０は、第１期間Ｔ１の終了時に比較信号ＩＣＯＭＰがアサートされていると、それに続く第２期間Ｔ２の間も、電流比較回路２７０を第１検出モードφ１で動作させる。

仮に時刻ｔ_２において、フィードバック信号Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦを下回り、コンパレータ出力信号ＣＯＭＰＯＵＴがアサートされたとしても、第２期間Ｔ２において比較信号ＩＣＯＭＰがアサートされる間は、コンパレータ２１４の出力ＣＯＭＰＯＵＴはマスクされる。その結果、パルス変調器２１０は、制御パルス信号ＬＧのハイを維持し続ける。

時刻ｔ_３に、スイッチング電圧Ｖ_ＳＷが第１しきい値電圧Ｖ_ＴＨ１を超えると、比較信号ＩＣＯＭＰがネゲートされる。比較信号ＩＣＯＭＰがネゲートされると、コンパレータ出力信号ＣＯＭＰＯＵＴのマスクが解除される。その結果、制御パルス信号ＬＧはローとなり、ローサイドトランジスタＭＬがターンオフし、制御パルス信号ＨＧがハイとなり、ハイサイドトランジスタＭＨがターンオンする。

この動作を複数サイクルにわたり連続して行うと、コイル電流Ｉ_Ｌは時間ともに減小し、やがて過電流状態が解消される。

図７は、比較信号ＩＣＯＭＰにもとづく制御を説明する別の波形図である。図７では、図６よりもコイル電流Ｉ_Ｌの平均値が小さくなっている。なお、電流信号や電圧信号の縦軸のスケールは図毎に異なることに留意されたい。

時刻ｔ_０に、制御パルス信号ＬＧがハイとなり、ローサイドトランジスタＭＬがターンオンする。ロジック部分２１０Ｂは、ローサイドトランジスタＭＬをターンオンしてから、所定時間経過後の時刻ｔ_１までの第１期間Ｔ１、電流比較回路２７０を第１検出モードφ１にセットする。この点については図６と同様である。

図７では、図６に比べて、コイル電流Ｉ_Ｌが少ないため、ローサイドトランジスタＭＬに流れる電流Ｉ_ＭＬも少ない。したがって、時刻ｔ_０にローサイドトランジスタＭＬがターンオンした後、スイッチング電圧Ｖ_ＳＷは第１しきい値電圧Ｖ_ＴＨ１より高くなっており、したがって比較信号ＩＣＯＭＰはロー（ネゲート）である。

時刻ｔ_０～ｔ_１の第１期間Ｔ１の間、比較信号ＩＣＯＭＰがローを維持すると、それに続く第３期間Ｔ３の間、ロジック回路２２０は、電流比較回路２７０を、第２検出モードφ２（ＺＸ検出モード）に切りかえる。

そして、時刻ｔ_２に、スイッチング信号Ｖ_ＳＷが第２しきい値電圧Ｖ_ＴＨ２を超えると、言い換えるとローサイド電流Ｉ_ＭＬがゼロクロスすると、比較信号ＩＣＯＭＰがアサート（ハイ）される。これに応答して、ロジック回路２２０は、ローサイドトランジスタＭＬをオフする。これによりハイサイドトランジスタＭＨとローサイドトランジスタＭＬが両方オフとなり、スイッチングが停止する。時刻ｔ_３に、フィードバック信号Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦを下回ると、コンパレータ出力信号ＣＯＭＰＯＵＴがアサートされ（図７に不図示）、制御パルス信号ＨＧがハイとなる。

ＤＣ／ＤＣコンバータ１００の軽負荷状態では、この動作が繰り返され、ＤＣ／ＤＣコンバータ１００のスイッチング周波数が低下することにより、スイッチング損失が減少し、効率が改善される。

実施形態１によれば、ゼロクロス（ＺＸ）検出用のコンパレータと、正の過電流検出（ＬＯＣＰ）用のコンパレータを共有できる。

（実施形態２）
実施形態２に係る制御回路２００の構成は、図５の制御回路２００と同様である。実施形態２に係る制御回路２００において、電流比較回路２７０は、第１検出モードφ１と第２検出モードφ２に加えて、第３検出モードφ３に切りかえ可能である。電圧コンパレータ３００は、第１検出モードφ１～第３検出モードφ３で時分割で共有される。

電流比較回路２７０は、第３検出モードφ３において、スイッチング電圧Ｖ_ＳＷが、正電圧である第３しきい値電圧Ｖ_ＴＨ３を超えると、比較信号ＩＣＯＭＰをアサートする。比較信号ＩＣＯＭＰのアサートは、負のローサイド電流Ｉ_ＭＬがしきい値電流Ｉ_ＮＯＣＰを超えたことを意味する。第３検出モードφ３を、ＮＯＣＰ検出モードともいう。

ロジック回路２２０は、第３検出モードφ３において比較信号ＩＣＯＭＰがアサートされると、適切な保護処理を実行する。たとえば、ロジック回路２２０は、第３検出モードφ３において比較信号ＩＣＯＭＰがアサートされると、ローサイドトランジスタＭＬをターンオフし、その後、スイッチングを停止してもよい。あるいはロジック回路２２０は、第３検出モードφ３において比較信号ＩＣＯＭＰがアサートされると、ローサイドトランジスタＭＬをターンオフし、直ちに制御パルス信号ＨＧをハイとし、ハイサイドトランジスタＭＨをターンオンしてもよい。

図８は、比較信号ＩＣＯＭＰにもとづく制御を説明する別の波形図である。図８は、ＤＣ／ＤＣコンバータ１００が負荷から電流をシンクする動作状態を示しており、負のコイル電流Ｉ_Ｌが流れている。このときの制御回路２００の動作モードを、強制連続スイッチングモードという。

時刻ｔ_０に、制御パルス信号ＬＧがハイとなり、ローサイドトランジスタＭＬがターンオンする。ロジック部分２１０Ｂは、ローサイドトランジスタＭＬをターンオンしてから、所定時間経過後の時刻ｔ_１までの第１期間Ｔ１、電流比較回路２７０を第１検出モードφ１にセットする。この点については図６、図７と同様である。

図８では、コイル電流Ｉ_Ｌが負であるから、ローサイドトランジスタＭＬに流れる電流Ｉ_ＭＬも負である。したがって、時刻ｔ_０にローサイドトランジスタＭＬがターンオンした後、スイッチング電圧Ｖ_ＳＷは正電圧であり、当然に負の第１しきい値電圧Ｖ_ＴＨ１より高くなっており、比較信号ＩＣＯＭＰはロー（ネゲート）である。

時刻ｔ_０～ｔ_１の第１期間Ｔ１の間、比較信号ＩＣＯＭＰがローを維持すると、それに続く第４期間Ｔ４の間、ロジック回路２２０は、電流比較回路２７０を、第３検出モードφ３に切りかえる。第１期間Ｔ１の終了後に、第２検出モードφ２に移行するか、第３検出モードφ３に移行するかは、ＤＣ／ＤＣコンバータ１００の動作モードが、軽負荷間欠モードか、そうでないかに応じて選択される。図８では、強制連続スイッチングモードであるから、第３検出モードφ３が選択される。

負電流が流れる状態では、ローサイドトランジスタＭ_Ｌのオン区間において、時間の経過とともにコイル電流Ｉ_Ｌすなわちローサイド電流Ｉ_ＭＬの絶対値が増大していく。その結果、正のスイッチング電圧Ｖ_ＳＷが時間とともに増大していく。そして、時刻ｔ_３に、スイッチング電圧Ｖ_ＳＷが第３しきい値電圧Ｖ_ＴＨ３を超えると、言い換えると、負のローサイド電流Ｉ_ＭＬが、負のしきい値電流Ｉ_ＮＯＣＰを超えると、比較信号ＩＣＯＭＰがアサートされる。

これに応答して、ロジック回路２２０は、ローサイドトランジスタＭＬをオフする。この例では、ロジック回路２２０は、ローサイドトランジスタＭＬをオフした後、コンパレータ出力信号ＣＯＭＰＯＵＴ（不図示）のアサートを待たずに、ハイサイドトランジスタＭＨをターンオンしている。

以上の動作を繰り返すことにより、ＤＣ／ＤＣコンバータ１００が負荷からシンクする電流について、過電流保護を実現できる。

図９は、制御回路２００による制御のフローチャートである。ローサイドトランジスタＭＬがターンオンする（Ｓ１０２）。ローサイドトランジスタＭＬのターンオン後、第１期間Ｔ１の間、電流比較回路２７０が第１検出モードφ１、すなわちＬＣＯＰ検出モードにセットされる（Ｓ１０４）。

第１期間Ｔ１の間、比較信号ＩＣＯＭＰが監視される（Ｓ１０６）。第１期間Ｔ１の終了時において、比較信号ＩＣＯＭＰがアサート（Ｈ）されている場合（Ｓ１０６のＹ）、続く第２期間Ｔ２において、比較信号ＩＣＯＭＰ２が引き続き監視される。（Ｓ１０８）。そして、第２期間Ｔ２において比較信号ＩＣＯＭＰ２がアサート（Ｈ）されるか、もしくはコンパレータ出力信号ＣＯＭＰＯＵＴがネゲート（Ｌ）されている間（Ｓ１０８のＹ）は、ローサイドトランジスタＭＬのオンが維持される。比較信号ＩＣＯＭＰがネゲート（Ｌ）され、かつコンパレータ出力信号ＣＯＭＰＯＵＴがアサート（Ｈ）されると（Ｓ１０８のＮ）、ローサイドトランジスタＭＬはターンオフする（Ｓ１１０）。

第１期間Ｔ１の終了時において、比較信号ＩＣＯＭＰがネゲート（Ｌ）されている場合（Ｓ１０６のＮ）、制御回路２００の動作モードが参照される（Ｓ１１２）。制御回路２００が軽負荷間欠モードで動作している場合（Ｓ１１２のＹ）、電流比較回路２７０は、第２検出モードφ２、すなわちＺＸ検出モードにセットされる（Ｓ１１４）。制御回路２００が軽負荷間欠モードでない場合（Ｓ１１２のＮ）、つまり強制連続スイッチングモードで動作している場合、電流比較回路２７０は、第３検出モードφ３すなわちＮＯＣＰ検出モードにセットされる（Ｓ１１６）。

そして比較信号ＩＣＯＭＰおよびコンパレータ出力信号ＣＯＭＰＯＵＴが監視される（Ｓ１１８）。比較信号ＩＣＯＭＰとコンパレータ出力信号ＣＯＭＰＯＵＴのいずれか一方がアサートされると（Ｓ１１８のＹ）、ローサイドトランジスタＭＬがオフされる（Ｓ１１０）。監視は、比較信号ＩＣＯＭＰおよびコンパレータ出力信号ＣＯＭＰＯＵＴの両方がネゲートである間、継続する（Ｓ１１８のＮ）。

続いて、実施形態２に利用可能な電流比較回路２７０のいくつかの構成例を説明する。

図１０は、実施形態２に利用可能な電流比較回路２７０ａの構成例を示す回路図である。電流比較回路２７０ａは、図２に示したように、電圧生成回路２８０、選択回路２９０、電圧コンパレータ３００を備える。電圧生成回路２８０の検出電圧生成回路２８２は、（i）スイッチング電圧Ｖ_ＳＷを正方向に第１幅ΔＶ１、レベルシフトした第１検出電圧Ｖｄ１と、（ii）スイッチング電圧Ｖ_ＳＷを正方向に第１幅ΔＶ１より小さい第２幅ΔＶ２、レベルシフトした第２検出電圧Ｖｄ２と、を生成する。
Ｖｄ１＝Ｖ_ＳＷ＋ΔＶ１
Ｖｄ２＝Ｖ_ＳＷ＋ΔＶ２ （ΔＶ２＜ΔＶ１）

電圧生成回路２８０の基準電圧生成回路２８４は、（iii）第２幅ΔＶ２に対応する第１基準電圧Ｖｒ１（＝ΔＶ２）と、（iv）第１基準電圧Ｖｒ１より第３幅ΔＶ３高い第２基準電圧Ｖｒ２と、を生成する。
Ｖｒ１＝ΔＶ２
Ｖｒ２＝Ｖｒ１＋ΔＶ３＝ΔＶ２＋ΔＶ３

選択回路２９０は、（i）第１検出モードφ１において、第１基準電圧Ｖｒ１を電圧コンパレータ３００の第１入力ノードＩＮ１（非反転入力端子）に供給し、第１検出電圧Ｖｄ１を電圧コンパレータ３００の第２入力ノードＩＮ２（反転入力端子）に供給する。

第１検出モードφ１では、Ｖｒ１（＝ΔＶ２）が、Ｖｄ１（Ｖ_ＳＷ＋ΔＶ１）と比較され、
ΔＶ２＞Ｖ_ＳＷ＋ΔＶ１
が成り立つとき、比較信号ＩＣＯＭＰがアサートされる。つまり、スイッチング電圧Ｖ_ＳＷが、（ΔＶ２－ΔＶ１）に相当する負の第１しきい値電圧Ｖ_ＴＨ１より低くなると比較信号ＩＣＯＭＰがアサートされる。

また選択回路２９０は（ii）第２検出モードφ２において、第２検出電圧Ｖｄ２を電圧コンパレータ３００の第１入力ノードＩＮ１に供給し、第１基準電圧Ｖｒ１を電圧コンパレータ３００の第２入力ノードＩＮ２に供給する。

第２検出モードφ２では、Ｖｄ２（＝Ｖ_ＳＷ＋ΔＶ２）が、Ｖｒ１（＝ΔＶ２）と比較され、
Ｖ_ＳＷ＋ΔＶ２＞ΔＶ２
が成り立つとき、比較信号ＩＣＯＭＰがアサートされる。つまり、スイッチング電圧Ｖ_ＳＷが、第２しきい値電圧Ｖ_ＴＨ２である０Ｖを超えると、比較信号ＩＣＯＭＰがアサートされる。

また選択回路２９０は、（iii）第３検出モードφ３において、第２検出電圧Ｖｄ２を電圧コンパレータ３００の第１入力ノードＩＮ１に供給し、第２基準電圧Ｖｒ２を電圧コンパレータ３００の第２入力ノードＶｒ２に供給する。

第３検出モードφ３では、Ｖｄ２（＝Ｖ_ＳＷ＋ΔＶ２）が、Ｖｒ２（＝ΔＶ２＋ΔＶ３）と比較され、
Ｖ_ＳＷ＋ΔＶ２＞ΔＶ２＋ΔＶ３
が成り立つとき、比較信号ＩＣＯＭＰがアサートされる。つまり、スイッチング電圧Ｖ_ＳＷが、ΔＶ３に相当する第３しきい値電圧Ｖ_ＴＨ３を超えると、比較信号ＩＣＯＭＰがアサートされる。

電圧生成回路２８０や選択回路２９０の構成は特に限定されるものではないが、具体的な構成例を説明する。

検出電圧生成回路２８２は、定電流源ＣＳ３１と、インピーダンス回路２８６を含む。インピーダンス回路２８６は、定電流源ＣＳ３１とスイッチング端子ＳＷの間に直列に設けられた複数のインピーダンス素子Ｚ１_１～Ｚ１_ｎを含む。インピーダンス回路２８６には、タップＴＰ１，ＴＰ２が設けられており、タップＴＰ１に発生する電圧が、第１検出電圧Ｖｄ１として取り出され、タップＴＰ２に発生する電圧が、第２検出電圧Ｖｄ２として取り出される。インピーダンス素子Ｚ１の個数ｎとタップＴＰ１，ＴＰ２の位置は、必要なΔＶ１，ΔＶ２が得られるように決めればよい。

またインピーダンス回路２８６を構成するインピーダンス素子Ｚ１の種類は特に限定されず、ゲートが適切にバイアスされたＰチャンネルＭＯＳＦＥＴやＮチャンネルＭＯＳＦＥＴ、抵抗やダイオードなどを用いることができる。

たとえば、インピーダンス素子Ｚ１_１～Ｚ１_ｎはＮチャンネルＭＯＳＦＥＴであり、最も低電位側のインピーダンス素子Ｚ１_ｎのみ、バックゲートが逆向きに接続されている。インピーダンス素子Ｚ３もＮチャンネルＭＯＳＦＥＴであり、タップＴＰ２と接地の間に設けられる。

インピーダンス素子Ｚ１_ｎは、ローサイドトランジスタＭＬのオフ区間（Ｖ_ＬＧ＝Ｌ）においてオフ、ローサイドトランジスタＭＬのオン区間（Ｖ_ＬＧ＝Ｈ）、すなわち電流を検出したい期間中（φ１～φ３）にオンとされる。

電流検出期間中は、定電流源ＣＳ３１からｎ個のインピーダンス素子Ｚ１_１～Ｚ１_ｎを経由してスイッチング端子ＳＷに向かって、定電流Ｉｃが流れる。このときの検出電圧Ｖｄ１，Ｖｄ２は以下の式で表される。
Ｖｄ１＝Ｉｃ×ｎ×Ｚ１＋Ｖ_ＳＷ
Ｖｄ２＝Ｉｃ×Ｚ１＋Ｖ_ＳＷ

インピーダンス素子Ｚ３は、インピーダンス素子Ｚ１_ｎと相補的に制御され、ローサイドトランジスタＭＬのオフ区間（Ｖ_ＬＧ＝Ｌ）においてオン、ローサイドトランジスタＭＬのオン区間（Ｖ_ＬＧ＝Ｈ）、すなわち電流を検出したい期間中（φ１～φ３）にオフとされる。

基準電圧生成回路２８４は、検出電圧生成回路２８２と同様に構成され、定電流源ＣＳ３２と、インピーダンス回路２８８を含む。インピーダンス回路２８８は、定電流源ＣＳ３２と接地の間に直列に設けられた複数のインピーダンス素子Ｚ２_１～Ｚ２_ｍを含む。インピーダンス回路２８８には、タップＴＰ３，ＴＰ４が設けられており、タップＴＰ３に発生する電圧が、第１基準電圧Ｖｒ１として取り出され、タップＴＰ４に発生する電圧が、第２基準電圧Ｖｒ２として取り出される。インピーダンス素子Ｚ２の個数ｍとタップＴＰ３，ＴＰ４の位置は、必要なΔＶ２，ΔＶ３が得られるように決めればよい。インピーダンス素子Ｚ２_ｍは、ローサイドトランジスタＭＬのオン、オフにかかわらずにオンに固定してもよい。

続いて選択回路２９０の構成例を説明する。選択回路２９０は、複数のアナログスイッチＳＷ２１～ＳＷ２５を含む。第１スイッチＳＷ２１と第３スイッチＳＷ２３は、第１検出モードφ１においてオンとなる。第２スイッチＳＷ２２と第４スイッチＳＷ２４は、第２検出モードφ２においてオンとなる。第２スイッチＳＷ２２と第５スイッチＳＷ２５は、第３検出モードφ３においてオンとなる。

なお、第２検出モードφ２において、電流ゼロクロスのための第２しきい値電圧Ｖ_ＴＨ２を、コンパレータなどの応答遅延を考慮して、０Ｖではなく、負電圧に設定してもよい。その場合、インピーダンス回路２８６の第２タップＴＰ２と第１タップＴＰ１の間に、別のタップＴＰ５を追加し、タップＴＰ５の第３検出電圧Ｖｄ３を取り出し可能としてもよい。選択回路２９０は（ii）第２検出モードφ２において、タップＴＰ５に発生する第２検出電圧Ｖｄ３を電圧コンパレータ３００の第１入力ノードＩＮ１に供給してもよい。具体的には、選択回路２９０に、第５タップＴＰ５と接続される第６スイッチＳＷ２６を追加すればよい。この場合、第２検出モードφ２では、第２スイッチＳＷ２２に代えて第６スイッチＳＷ２６がオンされ、電圧コンパレータ３００において、Ｖｄ３（＝Ｖ_ＳＷ＋ΔＶ５）が、Ｖｒ１（＝ΔＶ２）と比較され、
Ｖ_ＳＷ＋ΔＶ５＞ΔＶ２
が成り立つとき、比較信号ＩＣＯＭＰがアサートされる。つまり、スイッチング電圧Ｖ_ＳＷが、ΔＶ２－ΔＶ５に相当する負の第２しきい値電圧Ｖ_ＴＨ２を超えると、比較信号ＩＣＯＭＰがアサートされる。

負の第２しきい値電圧Ｖ_ＴＨ２の電圧レベルを調節するために、定電流源ＣＳ３１が生成する定電流を、第２検出モードφ２において変化させてもよい。この場合、第２検出モードφ２において、タップＴＰ５ではなく、タップＴＰ１に発生する電圧を、第３検出電圧Ｖｄ３として用いてもよい。

以上が電流比較回路２７０ａの構成例である。ここでは、第１検出モードφ１～第３検出モードφ３の３つのモードが切りかえ可能な構成を説明したが、当業者によれば、図１０の構成を変形することで、第１検出モードφ１と第２検出モードφ２が切りかえ可能な電流比較回路２７０ａを設計できる。

すなわち、図１０から、第３検出モードにのみ関連する回路素子は省略することができ、具体的には、スイッチＳＷ２５は省略でき、第２基準電圧Ｖｒ２の生成に関連するインピーダンス素子も省略できる。

図１１は、実施形態２に利用可能な電流比較回路２７０ｂの構成例を示す回路図である。電流比較回路２７０ｂは、図３に示したように、電圧生成回路２８０および電圧コンパレータ３００ｂを備える。

電圧生成回路２８０は、検出電圧生成回路２８２および基準電圧生成回路２８４を含む。検出電圧生成回路２８２の基本的な構成は図１０のそれと同様であり、定電流源ＣＳ３１とインピーダンス回路２８６を含む。図１０との違いは、定電流源ＣＳ３１がイネーブル付きであり、定電流のオン、オフが切りかえ可能である点である。イネーブル信号ＥＮ１がアサート（たとえばハイ）であるとき、定電流源ＣＳ３１が生成する定電流がインピーダンス回路２８６に流れて電圧降下ΔＶ１が発生し、タップＴＰ１には、検出電圧Ｖｄ１＝Ｖ_ＳＷ＋ΔＶ１が発生する。イネーブル信号ＥＮ１がネゲート（たとえばロー）であるとき、定電流源ＣＳ３１は停止し、インピーダンス回路２８６の電圧降下ΔＶ２（＜ΔＶ１）が小さくなるから、タップＴＰ１には、検出電圧Ｖｄ２＝Ｖ_ＳＷ＋ΔＶ２が発生する。

基準電圧生成回路２８４も、イネーブル付きの定電流源ＣＳ３２と、インピーダンス回路２８８を含む。イネーブル信号ＥＮ２がアサート（たとえばハイ）であるとき、定電流源ＣＳ３２が生成する定電流がインピーダンス回路２８８に流れて電圧降下ΔＶ３が発生し、タップＴＰ２には、基準電圧Ｖｒ１＝ΔＶ３が発生する。イネーブル信号ＥＮ２がネゲート（たとえばロー）であるとき、定電流源ＣＳ３２は停止し、インピーダンス回路２８８の電圧降下ΔＶ４（＜ΔＶ３）が小さくなるから、タップＴＰ２には、基準電圧Ｖｒ２＝ΔＶ４が発生する。

第１検出モードφ１では、イネーブル信号ＥＮ１がアサート、イネーブル信号ＥＮ２がネゲートされ、電圧コンパレータ３００ｂの極性選択信号ＰＯＬがハイ（第２レベル）に設定される。このとき、電圧コンパレータ３００ｂの第１入力ノードＩＮ１は非反転入力端子（＋）となり、基準電圧Ｖｒ２が入力される。電圧コンパレータ３００ｂの第２入力ノードＩＮ２は反転入力端子（－）となり、検出電圧Ｖｄ１が入力される。

比較信号ＩＣＯＭＰは、
Ｖ_ＳＷ＋ΔＶ１＜ΔＶ４ （ Ｖｄ１＜Ｖｒ２）
が成り立つとき、すなわちスイッチング電圧Ｖ_ＳＷが、ΔＶ４－ΔＶ１に相当する第１しきい値電圧Ｖ_ＴＨ１を下回るときに、アサートされる。

第２検出モードφ２では、イネーブル信号ＥＮ１、ＥＮ２がネゲートされ、電圧コンパレータ３００ｂの極性選択信号ＰＯＬがロー（第１レベル）に設定される。このとき、電圧コンパレータ３００ｂの第１入力ノードＩＮ１は反転入力端子（－）となり、基準電圧Ｖｒ２が入力される。電圧コンパレータ３００ｂの第２入力ノードＩＮ２は非反転入力端子（＋）となり、検出電圧Ｖｄ２が入力される。

比較信号ＩＣＯＭＰは、
Ｖ_ＳＷ＋ΔＶ２＞ΔＶ４ （Ｖｄ２＞Ｖｒ２）
が成り立つとき、すなわちスイッチング電圧Ｖ_ＳＷが、ΔＶ４－ΔＶ２に相当する第２しきい値電圧Ｖ_ＴＨ２を超えると、アサートされる。ΔＶ４＝ΔＶ２とすれば、Ｖ_ＴＨ２は０Ｖとなる。

第２検出モードφ２の別の動作例を説明する。この動作例では、イネーブル信号ＥＮ１をアサート、イネーブル信号ＥＮ２をネゲートしてもよい。また電圧コンパレータ３００ｂの極性選択信号ＰＯＬがローに設定される。このとき、電圧コンパレータ３００ｂの第１入力ノードＩＮ１は反転入力端子（－）となり、基準電圧Ｖｒ２が入力される。電圧コンパレータ３００ｂの第２入力ノードＩＮ２は非反転入力端子（＋）となり、検出電圧Ｖｄ１が入力される。

比較信号ＩＣＯＭＰは、
Ｖ_ＳＷ＋ΔＶ１＞ΔＶ４ （Ｖｄ１＞Ｖｒ２）
が成り立つとき、すなわちスイッチング電圧Ｖ_ＳＷが、ΔＶ４－ΔＶ１に相当する第２しきい値電圧Ｖ_ＴＨ２を超えると、アサートされる。Ｖ_ＴＨ２は、ΔＶ４とΔＶ１の電位差にもとづく任意の負電圧とすることができる。

第３検出モードφ３では、イネーブル信号ＥＮ１がネゲートされ、イネーブル信号ＥＮ２がアサートされる。また電圧コンパレータ３００ｂの極性選択信号ＰＯＬがローに設定される。このとき、電圧コンパレータ３００ｂの第１入力ノードＩＮ１は反転入力端子（－）となり、基準電圧Ｖｒ１が入力される。電圧コンパレータ３００ｂの第２入力ノードＩＮ２は非反転入力端子（＋）となり、検出電圧Ｖｄ２が入力される。

比較信号ＩＣＯＭＰは、
Ｖ_ＳＷ＋ΔＶ１＞ΔＶ３ （Ｖｄ２＞Ｖｒ１）
が成り立つとき、すなわちスイッチング電圧Ｖ_ＳＷが、ΔＶ３－ΔＶ１に相当する第３しきい値電圧Ｖ_ＴＨ３を超えると、アサートされる。

（用途）
図１２は、実施形態に係る降圧ＤＣ／ＤＣコンバータ１００を備える電子機器７００の一例を示す図である。電子機器７００は、たとえば、携帯電話端末、デジタルカメラ、デジタルビデオカメラ、タブレット端末、ポータブルオーディオプレイヤなどの電池駆動型デバイスである。電子機器７００は、筐体７０２、電池７０４、マイクロプロセッサ７０６およびＤＣ／ＤＣコンバータ１００を備える。ＤＣ／ＤＣコンバータ１００は、その入力端子に電池７０４からの電池電圧Ｖ_ＢＡＴ（＝Ｖ_ＩＮ）を受け、出力端子に接続されるマイクロプロセッサ７０６あるいはその他の負荷に、出力電圧Ｖ_ＯＵＴを供給する。

電子機器７００の種類は、電池駆動型のデバイスには限定されず、車載機器であってもよいし、ファクシミリなどのＯＡ機器であってもよいし、産業機器であってもよい。

上述した実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なことが当業者に理解される。以下、こうした変形例について説明する。

（変形例１）
実施形態１では、第１検出モードφ１がＬＯＣＰ検出、第２検出モードφ２がＺＸ検出であったが、第１検出モードφ１と第２検出モードφ２の組合わせはそれに限定されない。第１検出モードφ１をＬＯＣＰ検出とし、第２検出モードφ２を、ＮＯＣＰ検出としてもよい。

（変形例２）
図１０の電圧生成回路２８０において、定電流源ＣＳ３１，ＣＳ３２を図１１に習ってイネーブル付きの電流源に変更し、タップＴＰ２，ＴＰ４を省略することができる。この場合、選択回路２９０のアナログスイッチの個数も減らすことができる。

反対に、図１１の電圧生成回路２８０において、定電流源ＣＳ３１，ＣＳ３２を図１０に習って常時アクティブの電流源に変更し、タップＴＰ２，ＴＰ４を追加してもよい。選択回路２９０のトポロジーは適宜修正すればよい。

（変形例３）
実施形態では、比較信号ＩＣＯＭＰのアサートをハイレベルに対応付けたが（正論理系）、アサートをローレベルに対応付けてもよい（負論理系）。

（変形例４）
実施形態では、同期整流型の降圧コンバータについて説明したが、本開示の適用はそれに限定されず、昇降圧コンバータにも適用可能である。

実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにさまざまな変形例が存在すること、またそうした変形例も本開示に含まれ、また本発明の範囲を構成しうることは当業者に理解されるところである。

１００ ＤＣ／ＤＣコンバータ
１０２ 入力ライン
１０４ 出力ライン
１１０ 周辺回路
ＭＨ ハイサイドトランジスタ
ＭＬ ローサイドトランジスタ
Ｌ１ インダクタ
Ｃ１ 出力キャパシタ
２００ 制御回路
２１０ パルス変調器
２１４ コンパレータ
２１６ オン時間タイマー
２２０ ロジック回路
２４０ ドライバ回路
２４２ ハイサイドドライバ
２４４ ローサイドドライバ
２７０ 電流比較回路
２７２ 電圧コンパレータ
２８０ 電圧生成回路
２９０ 選択回路
３００ 電圧コンパレータ
３０２ 差動アンプ
３０４ 出力段
３１０ バイアス電流源
３２０ 入力差動対
３３０ カレントミラー回路
７００ 電子機器
７０２ 筐体
７０４ 電池
７０６ マイクロプロセッサ
２８２ 検出電圧生成回路
２８４ 基準電圧生成回路
ＣＳ３１，ＣＳ３２ 定電流源
２８６，２８８ インピーダンス回路

Claims (18)

1. ハイサイドトランジスタおよびローサイドトランジスタを含むＤＣ／ＤＣコンバータの制御回路であって、
   第１検出モードと第２検出モードが切りかえ可能であり、前記第１検出モードにおいて、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続ノードであるスイッチング端子のスイッチング電圧が第１しきい値電圧を下回ると、比較信号をアサートし、前記第２検出モードにおいて、前記スイッチング電圧が、第２しきい値電圧を超えると、前記比較信号をアサートする電流比較回路と、
   前記比較信号にもとづいて、前記ハイサイドトランジスタおよび前記ローサイドトランジスタの制御パルス信号を生成するロジック回路と、
   を備え、
   前記電流比較回路は、前記第１検出モードと前記第２検出モードにおいて時分割で共有される単一の電圧コンパレータを含む、制御回路。
2. 前記第１しきい値電圧は負電圧であり、
   前記第２しきい値電圧はゼロまたは負電圧である、請求項１に記載の制御回路。
3. 前記電流比較回路は、前記第１検出モードと前記第２検出モードに加えて、第３検出モードが切りかえ可能であり、前記第３検出モードにおいて、前記スイッチング電圧が、正電圧である第３しきい値電圧を超えると、前記比較信号をアサートし、
   前記電圧コンパレータは、前記第１検出モード、前記第２検出モードおよび前記第３検出モードにおいて時分割で共有される、請求項２に記載の制御回路。
4. 前記第１しきい値電圧は負電圧であり、
   前記第２しきい値電圧は正電圧である、請求項１に記載の制御回路。
5. 前記電流比較回路は、
   少なくともひとつの基準電圧と、前記スイッチング電圧に応じた少なくともひとつの検出電圧と、を生成する電圧生成回路と、
   前記少なくともひとつの検出電圧のうち、現在の検出モードに応じたひとつを選択し、前記電圧コンパレータの第１入力ノードおよび第２入力ノードのうち、現在の検出モードに応じた一方に供給し、前記少なくともひとつの基準電圧のうち現在の検出モードに応じたひとつを選択し、前記電圧コンパレータの前記第１入力ノードおよび前記第２入力ノードのうち、現在の検出モードに応じた他方に供給する選択回路と、
   をさらに含む、請求項１から４のいずれかに記載の制御回路。
6. 前記電流比較回路は、
   （i）前記スイッチング電圧を正方向に第１幅、レベルシフトした第１検出電圧と、（ii）前記スイッチング電圧を正方向に前記第１幅より小さい第２幅、レベルシフトした第２検出電圧と、（iii）前記第２幅に対応する第１基準電圧と、（iv）前記第１基準電圧より高い第２基準電圧と、を生成する電圧生成回路と、
   （i）前記第１検出モードにおいて、前記第１基準電圧を前記電圧コンパレータの第１入力ノードに供給し、前記第１検出電圧を前記電圧コンパレータの第２入力ノードに供給し、（ii）前記第２検出モードにおいて、前記第２検出電圧を前記電圧コンパレータの前記第１入力ノードに供給し、前記第１基準電圧を前記電圧コンパレータの前記第２入力ノードに供給し、（iii）前記第３検出モードにおいて、前記第２検出電圧を前記電圧コンパレータの前記第１入力ノードに供給し、前記第２基準電圧を前記電圧コンパレータの前記第２入力ノードに供給する、選択回路と、
   をさらに含む、請求項３に記載の制御回路。
7. 前記電流比較回路は、
   （i）前記スイッチング電圧を正方向に第１幅、レベルシフトした第１検出電圧と、（ii）前記スイッチング電圧を正方向に前記第１幅より小さい第２幅、レベルシフトした第２検出電圧と、（iii）前記スイッチング電圧を正方向に前記第１幅より小さい幅、レベルシフトした第３検出電圧と、（iv）前記第２幅に対応する第１基準電圧と、（v）前記第１基準電圧より高い第２基準電圧と、を生成する電圧生成回路と、
   （i）前記第１検出モードにおいて、前記第１基準電圧を前記電圧コンパレータの第１入力ノードに供給し、前記第１検出電圧を前記電圧コンパレータの第２入力ノードに供給し、（ii）前記第２検出モードにおいて、前記第３検出電圧を前記電圧コンパレータの前記第１入力ノードに供給し、前記第１基準電圧を前記電圧コンパレータの前記第２入力ノードに供給し、（iii）前記第３検出モードにおいて、前記第２検出電圧を前記電圧コンパレータの前記第１入力ノードに供給し、前記第２基準電圧を前記電圧コンパレータの前記第２入力ノードに供給する、選択回路と、
   をさらに含む、請求項３に記載の制御回路。
8. 前記電流比較回路は、
   （i）前記スイッチング電圧を正方向に第１幅、レベルシフトした第１検出電圧と、（ii）前記スイッチング電圧を正方向に前記第１幅より小さい第２幅、レベルシフトした第２検出電圧と、（iii）前記第２幅に対応する第１基準電圧と、を生成する電圧生成回路と、
   （i）前記第１検出モードにおいて、前記第１基準電圧を前記電圧コンパレータの第１入力ノードに供給し、前記第１検出電圧を前記電圧コンパレータの第２入力ノードに供給し、（ii）前記第２検出モードにおいて、前記第２検出電圧を前記電圧コンパレータの前記第１入力ノードに供給し、前記第１基準電圧を前記電圧コンパレータの前記第２入力ノードに供給する、選択回路と、
   をさらに含む、請求項２に記載の制御回路。
9. 前記電流比較回路は、
   （i）前記スイッチング電圧を正方向に第１幅、レベルシフトした第１検出電圧と、（ii）前記スイッチング電圧を正方向に前記第１幅より小さい第２幅、レベルシフトした第２検出電圧と、（iii）前記第２幅に対応する第１基準電圧と、を生成する電圧生成回路と、
   （i）前記第１検出モードにおいて、前記第１基準電圧を前記電圧コンパレータの第１入力ノードに供給し、前記第１検出電圧を前記電圧コンパレータの第２入力ノードに供給し、（ii）前記第２検出モードにおいて、前記第１検出電圧を前記電圧コンパレータの前記第１入力ノードに供給し、前記第１基準電圧を前記電圧コンパレータの前記第２入力ノードに供給する、選択回路と、
   をさらに含む、請求項２に記載の制御回路。
10. 前記電圧生成回路は、
    定電流源と、
    前記定電流源と前記スイッチング端子の間に直列に設けられた複数のインピーダンス素子を含むインピーダンス回路と、
    を含み、前記インピーダンス回路に設けられたタップに、前記第１検出電圧が発生する、請求項６から９のいずれかに記載の制御回路。
11. 前記インピーダンス素子は、トランジスタ、抵抗およびダイオードのいずれかである、請求項１０に記載の制御回路。
12. 前記電圧コンパレータは、第１入力ノードと第２入力ノードの極性が、現在の検出モードに応じて切りかえ可能に構成されており、
    前記電流比較回路は、
    現在の検出モードに応じた電圧レベルを有する基準電圧を前記電圧コンパレータの第１入力ノードに出力するとともに、前記スイッチング電圧を現在の検出モードに応じた電圧幅、オフセットした検出電圧を前記電圧コンパレータの前記第２入力ノードに出力する電圧生成回路をさらに含む、請求項１から４のいずれかに記載の制御回路。
13. 前記電圧コンパレータは、前記第１検出モードにおいて、第１入力ノードが正極性、第２入力ノードが負極性となり、前記第２検出モードおよび前記第３検出モードにおいて、前記第１入力ノードが負極性、前記第２入力ノードが正極性となるように構成され、
    前記電流比較回路は、
    （Ａ）前記電圧コンパレータの前記第２入力ノードに、（i）前記第１検出モードにおいて、前記スイッチング電圧を正方向に第１幅、レベルシフトした検出電圧を出力し、（ii）前記第２検出モードにおいて、前記スイッチング電圧を正方向に、前記第１幅、または前記第１幅より小さい第２幅、レベルシフトした検出電圧を出力し、（iii）前記第３検出モードおよび前記第３検出モードにおいて、前記スイッチング電圧を正方向に、前記第２幅、レベルシフトした検出電圧を出力し、（Ｂ）前記電圧コンパレータの前記第１入力ノードに、（i）前記第１検出モードにおいて、前記第２幅に対応する第１電圧レベルを有する基準電圧を出力し、（ii）前記第２検出モードにおいて、前記第１電圧レベルを有する基準電圧を出力し、（iii）前記第３検出モードにおいて、前記第１電圧レベルより高い第２電圧レベルを有する基準電圧を出力する電圧生成回路をさらに含む、請求項３に記載の制御回路。
14. 前記電圧コンパレータは、前記第１検出モードにおいて、第１入力ノードが正極性、第２入力ノードが負極性となり、前記第２検出モードにおいて、前記第１入力ノードが負極性、前記第２入力ノードが正極性となるように構成され、
    前記電流比較回路は、
    （Ａ）前記電圧コンパレータの前記第２入力ノードに、（i）前記第１検出モードにおいて、前記スイッチング電圧を正方向に第１幅、レベルシフトした検出電圧を出力し、（ii）前記第２検出モードにおいて、前記スイッチング電圧を正方向に、前記第１幅または前記第１幅より小さい第２幅、レベルシフトした検出電圧を出力し、（Ｂ）前記電圧コンパレータの前記第１入力ノードに、（i）前記第１検出モードにおいて、前記第２幅に対応する第１電圧レベルを有する基準電圧を出力し、（ii）前記第２検出モードにおいて、前記第１電圧レベルを有する基準電圧を出力する電圧生成回路をさらに含む、請求項２に記載の制御回路。
15. 前記電圧生成回路は、
    現在の検出モードに応じてオン、オフが切りかえ可能な定電流源と、
    前記定電流源と前記スイッチング端子の間に設けられたインピーダンス回路と、
    を含み、前記定電流源と前記インピーダンス回路の接続ノードに、前記検出電圧が発生する、請求項１３または１４に記載の制御回路。
16. ひとつの半導体基板に一体集積化される、請求項１から１５のいずれかに記載の制御回路。
17. 請求項１から１６のいずれかに記載の制御回路を備える、ＤＣ／ＤＣコンバータ。
18. 請求項１から１６のいずれかに記載の制御回路を備える、電子機器。

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