JP3909708B2 - 昇降圧型電流レギュレータ及び昇降圧型電圧レギュレータ - Google Patents
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Description
本発明は、ＤＣ／ＤＣコンバータ等に用いられる昇降圧型電流レギュレータ及び昇降圧型電圧レギュレータに関し、詳しくは、電流指令値に対応した負荷電流を決定し、昇圧及び降圧を単一の回路で行う昇降圧型電流レギュレータ及び昇降圧型電圧レギュレータに関する。
従来の昇降圧型電流レギュレータは、例えば、昇圧型の回路に形成する（図示せず）。そして、昇降圧型電流レギュレータは、昇圧型の回路内におけるスイッチング素子のオンオフにより、入力電圧から所定の負荷電流を生成する。また、昇降圧型電流レギュレータは、電流指令値に基づく負荷電流を生成する。
一方、従来のスイッチング電源装置（昇降圧チョッパ）は、複雑な制御回路を有するものであった（例えば、特許文献１参照。）。
しかしながら、昇圧型の回路に形成された従来の昇降圧型電流レギュレータは、降圧できないという課題がある。このため、従来の昇降圧型電流レギュレータは、入力電圧と出力電圧との差が正または負となる用途（アプリケーション）、入力電圧と出力電圧との差が小さい用途に不適という課題がある。
また、特許文献１のスイッチング電源装置は、部品点数が多いという課題がある。
本発明の目的は、以上説明した課題を解決するものであり、昇圧及び降圧いずれの場合でも動作可能な昇降圧型電流レギュレータを提供することにある。
また、本発明の目的は、部品点数が少なく、低コスト、簡便の昇降圧型電流レギュレータ及び昇降圧型電圧レギュレータを提供することにある。
このような目的を達成する本発明は、次の通りである。
（１）スイッチング素子のオンオフにより、入力電圧から所定の負荷電流を生成する昇降圧型電流レギュレータにおいて、一端に前記入力電圧を接続する第１スイッチング素子と、一端に共通電位を接続し、他端に前記第１スイッチング素子の他端を接続し、前記第１スイッチング素子と相補的にオンオフする第２スイッチング素子と、一端に前記共通電位を接続する第３スイッチング素子と、一端に前記負荷電流が印加される負荷を接続し、他端に前記第３スイッチング素子の他端を接続し、前記第３スイッチング素子と相補的にオンオフする第４スイッチング素子と、一端に前記第１スイッチング素子と前記第２スイッチング素子との接続点を接続し、他端に前記第３スイッチング素子と前記第４スイッチング素子との接続点を接続する磁気素子と、前記第１スイッチング素子または前記第３スイッチング素子の電流を検出する第１電流検出手段と、前記第２スイッチング素子または前記第４スイッチング素子の電流を検出する第２電流検出手段と、前記第１電流検出手段の出力と上限電流指令値とを比較する第１コンパレータと、前記第２電流検出手段の出力と下限電流指令値とを比較する第２コンパレータと、第１コンパレータの出力に基づき前記第１スイッチング素子と前記第３スイッチング素子とをそれぞれオフし、第２コンパレータの出力に基づき前記第１スイッチング素子と前記第３スイッチング素子とをそれぞれオンする制御回路と、前記入力電圧、前記第１スイッチング素子、前記磁気素子、前記第３スイッチング素子、前記第１電流検出手段に入力電流が流れる第１の期間と、前記磁気素子、前記第４スイッチング素子、前記負荷、前記第２電流検出手段、前記第２スイッチング素子に前記負荷電流が流れる第２の期間とを備えることを特徴とする昇降圧型電流レギュレータ。
（１）スイッチング素子のオンオフにより、入力電圧から所定の負荷電流を生成する昇降圧型電流レギュレータにおいて、一端に前記入力電圧を接続する第１スイッチング素子と、一端に共通電位を接続し、他端に前記第１スイッチング素子の他端を接続し、前記第１スイッチング素子と相補的にオンオフする第２スイッチング素子と、一端に前記共通電位を接続する第３スイッチング素子と、一端に前記負荷電流が印加される負荷を接続し、他端に前記第３スイッチング素子の他端を接続し、前記第３スイッチング素子と相補的にオンオフする第４スイッチング素子と、一端に前記第１スイッチング素子と前記第２スイッチング素子との接続点を接続し、他端に前記第３スイッチング素子と前記第４スイッチング素子との接続点を接続する磁気素子と、前記第１スイッチング素子または前記第３スイッチング素子の電流を検出する第１電流検出手段と、前記第２スイッチング素子または前記第４スイッチング素子の電流を検出する第２電流検出手段と、前記第１電流検出手段の出力と上限電流指令値とを比較する第１コンパレータと、前記第２電流検出手段の出力と下限電流指令値とを比較する第２コンパレータと、第１コンパレータの出力に基づき前記第１スイッチング素子と前記第３スイッチング素子とをそれぞれオフし、第２コンパレータの出力に基づき前記第１スイッチング素子と前記第３スイッチング素子とをそれぞれオンする制御回路と、前記入力電圧、前記第１スイッチング素子、前記磁気素子、前記第３スイッチング素子、前記第１電流検出手段に入力電流が流れる第１の期間と、前記磁気素子、前記第４スイッチング素子、前記負荷、前記第２電流検出手段、前記第２スイッチング素子に前記負荷電流が流れる第２の期間とを備えることを特徴とする昇降圧型電流レギュレータ。
（２）スイッチング素子のオンオフにより、入力電圧から所定の負荷電流を生成する昇降圧型電流レギュレータにおいて、一端に前記入力電圧に接続する第１スイッチング素子と、一端に共通電位を接続し、他端に前記第１スイッチング素子の他端を接続し、前記第１スイッチング素子と相補的にオンオフする第２スイッチング素子と、一端に前記共通電位を接続する第３スイッチング素子と、一端に前記負荷電流が印加される負荷を接続し、他端に前記第３スイッチング素子の他端を接続し、前記第３スイッチング素子と相補的にオンオフする第４スイッチング素子と、一端に前記第１スイッチング素子と前記第２スイッチング素子との接続点を接続し、他端に前記第３スイッチング素子と前記第４スイッチング素子との接続点を接続する磁気素子と、前記第１スイッチング素子または前記第３スイッチング素子の電流を検出する電流検出手段と、前記電流検出手段の出力と電流指令値とを比較するコンパレータと、トリガ入力に前記第１スイッチング素子の駆動信号または前記第３スイッチング素子の駆動信号を接続し、前記負荷に印加される電圧が増加すると減少する遅延を有するトリガ出力を生成するタイマーと、セット入力に前記コンパレータの出力を接続し、リセット入力に前記トリガ出力を接続し、前記第１スイッチング素子の駆動信号と前記第３スイッチング素子の駆動信号とを生成するフリップフロップとを備え、前記入力電圧、前記第１スイッチング素子、前記磁気素子、前記第３スイッチング素子、前記電流検出手段に入力電流が流れ、前記コンパレータの出力に基づき終了する第１の期間と、前記磁気素子、前記第４スイッチング素子、前記負荷、前記第２スイッチング素子に前記負荷電流が流れ、前記トリガ出力に基づき終了する第２の期間とを備えることを特徴とする昇降圧型電流レギュレータ。
（３）スイッチング素子のオンオフにより、入力電圧から所定の出力電圧を生成する昇降圧型電圧レギュレータにおいて、一端に前記入力電圧を接続する第１スイッチング素子と、一端に共通電位を接続し、他端に前記第１スイッチング素子の他端を接続し、前記第１スイッチング素子と相補的にオンオフする第２スイッチング素子と、一端に前記共通電位を接続する第３スイッチング素子と、一端に前記出力電圧を接続し、他端に前記第３スイッチング素子の他端を接続し、前記第３スイッチング素子と相補的にオンオフする第４スイッチング素子と、一端に前記第１スイッチング素子と前記第２スイッチング素子との接続点を接続し、他端に前記第３スイッチング素子と前記第４スイッチング素子との接続点を接続する磁気素子と、前記第１スイッチング素子または前記第３スイッチング素子の電流を検出する第１電流検出手段と、前記第２スイッチング素子または前記第４スイッチング素子の電流を検出する第２電流検出手段と、前記第１電流検出手段の出力と上限電流指令値とを比較する第１コンパレータと、前記第２電流検出手段の出力と下限電流指令値とを比較する第２コンパレータと、第１コンパレータの出力に基づき前記第１スイッチング素子と前記第３スイッチング素子とをそれぞれオフし、第２コンパレータの出力に基づき前記第１スイッチング素子と前記第３スイッチング素子とをそれぞれオンする制御回路と、前記出力電圧を平滑する平滑キャパシタと、前記出力電圧と基準電圧との差を増幅し、前記上限電流指令値を出力する誤差増幅器と、前記入力電圧、前記第１スイッチング素子、前記磁気素子、前記第３スイッチング素子、前記第１電流検出手段に入力電流が流れる第１の期間と、前記磁気素子、前記第４スイッチング素子、前記負荷、前記第２電流検出手段、前記第２スイッチング素子に負荷電流が流れる第２の期間とを備えることを特徴とする昇降圧型電圧レギュレータ。
（４）スイッチング素子のオンオフにより、入力電圧から所定の出力電圧を生成する昇降圧型電圧レギュレータにおいて、一端に前記入力電圧に接続する第１スイッチング素子と、一端に共通電位を接続し、他端に前記第１スイッチング素子の他端を接続し、前記第１スイッチング素子と相補的にオンオフする第２スイッチング素子と、一端に前記共通電位を接続する第３スイッチング素子と、一端に前記出力電圧を接続し、他端に前記第３スイッチング素子の他端を接続し、前記第３スイッチング素子と相補的にオンオフする第４スイッチング素子と、一端に前記第１スイッチング素子と前記第２スイッチング素子との接続点を接続し、他端に前記第３スイッチング素子と前記第４スイッチング素子との接続点を接続する磁気素子と、前記第１スイッチング素子または前記第３スイッチング素子の電流を検出する電流検出手段と、前記電流検出手段の出力と電流指令値とを比較するコンパレータと、トリガ入力に前記第１スイッチング素子の駆動信号または前記第３スイッチング素子の駆動信号を接続し、前記出力電圧が増加すると減少する遅延を有するトリガ出力を生成するタイマーと、セット入力に前記コンパレータの出力を接続し、リセット入力に前記トリガ出力を接続し、前記第１スイッチング素子の駆動信号と前記第３スイッチング素子の駆動信号とを生成するフリップフロップと、前記出力電圧を平滑する平滑キャパシタと、前記出力電圧と基準電圧との差を増幅し、前記電流指令値を出力する誤差増幅器とを備え、前記入力電圧、前記第１スイッチング素子、前記磁気素子、前記第３スイッチング素子、前記電流検出手段に入力電流が流れ、前記コンパレータの出力に基づき終了する第１の期間と、前記磁気素子、前記第４スイッチング素子、前記負荷、前記第２スイッチング素子に負荷電流が流れ、前記トリガ出力に基づき終了する第２の期間とを備えることを特徴とする昇降圧型電圧レギュレータ。
（５）入力に前記第１スイッチング素子の駆動信号と第２コンパレータの出力とを接続するアンドゲートと、セット入力に前記第１コンパレータの出力を接続し、リセット入力に前記アンドゲートの出力を接続し、前記第１スイッチング素子の駆動信号と前記第３スイッチング素子の駆動信号とを生成するフリップフロップとを備えることを特徴とする（１）記載の昇降圧型電流レギュレータまたは（３）記載の昇降圧型電圧レギュレータ。
（６）ダイオードで形成する前記第２スイッチング素子及び前記第４スイッチング素子を備えることを特徴とする（１）から（５）の何れかに記載の昇降圧型電流レギュレータまたは昇降圧型電圧レギュレータ。
本発明によれば次のような効果がある。
本発明によれば、昇圧及び降圧いずれの場合でも動作可能な昇降圧型電流レギュレータを提供できる。
本発明によれば、昇圧及び降圧いずれの場合でも動作可能な昇降圧型電流レギュレータを提供できる。
また、本発明によれば、入力電圧と出力電圧との差が正または負となる用途に好適な昇降圧型電流レギュレータ及び昇降圧型電圧レギュレータを提供できる。
さらに、本発明によれば、入力電圧と出力電圧との差が小さい用途に好適な昇降圧型電流レギュレータ及び昇降圧型電圧レギュレータを提供できる。
また、本発明によれば、高速で好適な応答特性を有する昇降圧型電流レギュレータ及び昇降圧型電圧レギュレータを提供できる。
さらに、本発明によれば、小形、低コスト、簡便の好適な昇降圧型電流レギュレータ及び昇降圧型電圧レギュレータを提供できる。
以下に図１に基づいて本発明を詳細に説明する。図１は、本発明の一実施例を示す構成図である。そして、図１の実施例の特徴は、第１スイッチング素子ＳＷ１と、第２スイッチング素子ＳＷ２と、第３スイッチング素子ＳＷ３と、第４スイッチング素子ＳＷ４と、磁気素子Ｌと、抵抗ＲＳ１と、抵抗ＲＳ２と、第１コンパレータＣＰ１と、第２コンパレータＣＰ２と、アンドゲートＧ１と、フリップフロップＦ／Ｆとを備える点にある。
同図において、第１スイッチング素子ＳＷ１の一端（ソース）は、入力電圧Ｖｉｎの正極に接続する。さらに、入力電圧Ｖｉｎの負極は共通電位ＧＮＤに接続する。
また、第２スイッチング素子ＳＷ２の一端（ソース）は、抵抗ＲＳ２を介して、共通電位ＧＮＤに接続し、第２スイッチング素子ＳＷ２の他端（ドレイン）は、第１スイッチング素子ＳＷ１の他端（ドレイン）に接続する。さらにまた、第１スイッチング素子ＳＷ１の制御端子（ゲート）は、第２スイッチング素子ＳＷ２の制御端子（ゲート）に接続する。
さらに、第３スイッチング素子ＳＷ３の一端（ソース）は、抵抗Ｒ１を介して、共通電位ＧＮＤに接続する。
また、第４スイッチング素子ＳＷ４の一端（ソース）は、負荷Ｌｏａｄに接続し、第４スイッチング素子ＳＷ４の他端（ドレイン）は、第３スイッチング素子ＳＷ３の他端（ドレイン）に接続する。さらに、負荷Ｌｏａｄの一端は共通電位ＧＮＤに接続する。また、負荷Ｌｏａｄの他端には、負荷電流Ｉｏｕｔ及び出力電圧Ｖｏｕｔが印加される。
さらに、磁気素子であるインダクタＬの一端は、第１スイッチング素子ＳＷ１の他端（ドレイン）と第２スイッチング素子ＳＷ２の他端（ドレイン）との接続点に接続し、インダクタＬの他端は、第３スイッチング素子ＳＷ３の他端（ドレイン）と第４スイッチング素子ＳＷ４の他端（ドレイン）との接続点に接続する。
また、第１コンパレータＣＰ１の非反転入力は、第３スイッチング素子ＳＷ３の一端（ソース）と抵抗ＲＳ１との接続点に接続する。さらにまた、第１コンパレータＣＰ１の反転入力は、上限電流指令値Ｖ１に接続する。
さらに、第２コンパレータＣＰ２の非反転入力は、第２スイッチング素子ＳＷ２の一端（ソース）と抵抗ＲＳ２との接続点に接続する。さらにまた、第２コンパレータＣＰ２の反転入力は、下限電流指令値Ｖ２に接続する。
また、アンドゲートＧ１の入力は、第１スイッチング素子ＳＷ１の制御端子（ゲート）及び第２スイッチング素子ＳＷ２の制御端子（ゲート）と、第２コンパレータＣＰ２の非反転出力Ｑとに接続する。
さらに、フリップフロップＦ／Ｆのセット入力Ｓは、第１コンパレータＣＰ１の出力に接続する。また、フリップフロップＦ／Ｆのリセット入力Ｒは、アンドゲートＧ１の出力に接続する。さらに、フリップフロップＦ／Ｆの非反転出力Ｑは、第１スイッチング素子ＳＷ１の制御端子（ゲート）及び第２スイッチング素子ＳＷ２の制御端子（ゲート）に接続する。また、フリップフロップＦ／Ｆの反転出力ＸＱは、第３スイッチング素子ＳＷ３の制御端子（ゲート）及び第４スイッチング素子ＳＷ４の制御端子（ゲート）に接続する。そして、フリップフロップＦ／Ｆは、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２の駆動信号ＶＧ１と、第３スイッチング素子ＳＷ３及び第４スイッチング素子ＳＷ４の駆動信号ＶＧ２とを生成する。
また、第１スイッチング素子ＳＷ１及び第４スイッチング素子ＳＷ４は、それぞれｐチャネル型ＭＯＳＦＥＴ（ｐチャネル絶縁ゲート型電界効果トランジスタ）で形成する。さらにまた、第２スイッチング素子ＳＷ２及び第３スイッチング素子ＳＷ３は、それぞれｎチャネル型ＭＯＳＦＥＴ（ｎチャネル絶縁ゲート型電界効果トランジスタ）で形成する。
さらに、第１電流検出手段である抵抗ＲＳ１は、共通電位ＧＮＤと第３スイッチング素子ＳＷ３の一端（ソース）との間に配置する。また、第２電流検出手段である抵抗ＲＳ２は、共通電位ＧＮＤと第２スイッチング素子ＳＷ２の一端（ソース）との間に配置する。
このような、図１の実施例の動作について図２を用いて説明する。図２は、図１の実施例における各部の動作波形である。
図２（ａ）は、第３スイッチング素子ＳＷ３の他端（ドレイン）と第４スイッチング素子ＳＷ４の他端（ドレイン）とインダクタＬの他端との接続点の電圧ＶＤ２である。
図２（ｂ）は、第１スイッチング素子ＳＷ１の他端（ドレイン）と第２スイッチング素子ＳＷ２の他端（ドレイン）とインダクタＬの一端との接続点の電圧ＶＤ１である。
図２（ｂ）は、第１スイッチング素子ＳＷ１の他端（ドレイン）と第２スイッチング素子ＳＷ２の他端（ドレイン）とインダクタＬの一端との接続点の電圧ＶＤ１である。
図２（ｃ）は、第３スイッチング素子ＳＷ３の一端（ソース）と抵抗ＲＳ１と第１コンパレータＣＰ１の非反転入力との接続点の電圧ＶＳ１、即ち、抵抗ＲＳ１に生成する電圧ＶＳ１である。
図２（ｄ）は、第２スイッチング素子ＳＷ２の一端（ソース）と抵抗ＲＳ２と第１コンパレータＣＰ２の非反転入力との接続点の電圧ＶＳ２、即ち、抵抗ＲＳ２に生成する電圧ＶＳ２である。
図２（ｄ）は、第２スイッチング素子ＳＷ２の一端（ソース）と抵抗ＲＳ２と第１コンパレータＣＰ２の非反転入力との接続点の電圧ＶＳ２、即ち、抵抗ＲＳ２に生成する電圧ＶＳ２である。
図２（ｅ）は、インダクタＬの電流ｉＬである。
図２（ｆ）は、負荷電流Ｉｏｕｔである。
図２（ｆ）は、負荷電流Ｉｏｕｔである。
そして、図１の実施例の動作状態は、期間ｔ１と期間ｔ２とを交互に周期Ｔで繰り返す。
まず、期間ｔ１について説明する。このとき、フリップフロップＦ／Ｆの非反転出力Ｑはロウ、フリップフロップＦ／Ｆの反転出力ＸＱはハイとなり、第１スイッチング素子ＳＷ１はオン、第２スイッチング素子ＳＷ２はオフ、第３スイッチング素子ＳＷ３はオン、第４スイッチング素子ＳＷ４はオフとなる。また、インダクタＬの他端は、共通電位ＧＮＤになる。
そして、入力電圧Ｖｉｎ、第１スイッチング素子ＳＷ１、インダクタＬ、第３スイッチング素子ＳＷ３、抵抗ＲＳ１に入力電流Ｉｉｎが流れる。さらにまた、インダクタＬは、入力電圧Ｖｉｎが印加され、励磁される。
また、アンドゲートＧ１の出力はロウとなり、フリップフロップＦ／Ｆのリセット入力Ｒはロウとなる。即ち、アンドゲートＧ１は、期間ｔ１のときに、フリップフロップＦ／Ｆのリセット入力Ｒをロウとし、フリップフロップＦ／Ｆの動作を安定化する。
さらに、電圧ＶＳ１は、第１スイッチング素子ＳＷ１の電流、インダクタＬの電流及び第３スイッチング素子ＳＷ３の電流に比例する。また、電圧ＶＳ１はランプ状に上昇する。
そして、電圧ＶＳ１が上限電流指令値Ｖ１となると、第１コンパレータＣＰ１の出力はロウからハイとなり、フリップフロップＦ／Ｆのセット入力Ｓはハイとなり、フリップフロップＦ／Ｆの非反転出力Ｑはロウからハイへ変化し、フリップフロップＦ／Ｆの反転出力ＸＱはハイからロウへ変化する。そしてまた、期間ｔ１は終了し期間ｔ２へ遷移する。
次に、期間ｔ２について説明する。このとき、フリップフロップＦ／Ｆの非反転出力Ｑはハイ、フリップフロップＦ／Ｆの反転出力ＸＱはロウとなり、第１スイッチング素子ＳＷ１はオフ、第２スイッチング素子ＳＷ２はオン、第３スイッチング素子ＳＷ３はオフ、第４スイッチング素子ＳＷ４はオンとなる。また、インダクタＬの一端は、共通電位ＧＮＤになる。
そして、インダクタＬ、第４スイッチング素子ＳＷ４、負荷Ｌｏａｄ（出力電圧Ｖｏｕｔ）、抵抗ＲＳ２、第２スイッチング素子ＳＷ２に負荷電流Ｉｏｕｔが流れる。また、インダクタＬは、出力電圧Ｖｏｕｔが印加され、リセットする。
さらに、電圧ＶＳ２は、第２スイッチング素子ＳＷ２の電流、インダクタＬの電流及び第４スイッチング素子ＳＷ４の電流に比例する。また、電圧ＶＳ２はランプ状に上昇する。
そして、電圧ＶＳ２が下限電流指令値Ｖ２となると、第２コンパレータＣＰ２の出力はロウからハイとなり、アンドゲートＧ１の出力はハイとなり、フリップフロップＦ／Ｆのリセット入力Ｒはハイとなり、フリップフロップＦ／Ｆの非反転出力Ｑはハイからロウへ変化し、フリップフロップＦ／Ｆの反転出力ＸＱはロウからハイへ変化する。そしてまた、期間ｔ２は終了し期間ｔ１に相当する期間へ遷移する。
即ち、アンドゲートＧ１及びフリップフロップＦ／Ｆを有する制御回路は、第１コンパレータＣＰ１の出力に基づき第１スイッチング素子ＳＷ１と第３スイッチング素子ＳＷ３とをそれぞれオフし、第２コンパレータＣＰ２の出力に基づき第１スイッチング素子ＳＷ１と第３スイッチング素子ＳＷ３とをそれぞれオンする。
そして、第１スイッチング素子ＳＷ１と第２スイッチング素子ＳＷ２とは、相補的にオンオフする。また、第３スイッチング素子ＳＷ３と第４スイッチング素子ＳＷ４とは、相補的にオンオフする。
その結果、電流ｉＬは、ピーク値ｉｐ１とピーク値ｉｐ２とを有する波形となる。そして、抵抗ＲＳ１の抵抗値をＲＳ１、抵抗ＲＳ２の抵抗値をＲＳ２とすると以下の式（１）及び式（２）を満足する。
ｉｐ１＝Ｖ１／ＲＳ１ （１）
ｉｐ２＝Ｖ２／ＲＳ２ （２）
ｉｐ１＝Ｖ１／ＲＳ１ （１）
ｉｐ２＝Ｖ２／ＲＳ２ （２）
また、電流ｉＬのリプルΔｉＬは、式（３）を満足する。
ΔｉＬ＝ｉｐ１−ｉｐ２ （３）
ΔｉＬ＝ｉｐ１−ｉｐ２ （３）
さらに、負荷電流Ｉｏｕｔの平均値Ｉｏは、式（４）を満足する。
Ｉｏ＝１／２・ｉｐ１２／ΔｉＬ・Ｖｉｎ／（Ｖｉｎ＋Ｖｏｕｔ） （４）
Ｉｏ＝１／２・ｉｐ１２／ΔｉＬ・Ｖｉｎ／（Ｖｉｎ＋Ｖｏｕｔ） （４）
したがって、上限電流指令値Ｖ１及び下限電流指令値Ｖ２を所定の値とすると、ピーク値ｉｐ１は式（１）を満足する所定の値となり、ピーク値ｉｐ２は式（２）を満足する所定の値となり、電流ｉＬのリプルΔｉＬは式（３）を満足する所定の値となり、負荷電流の平均値Ｉｏは式（４）を満足する所定の値となる。
即ち、図１の実施例は、上限電流指令値Ｖ１及び下限電流指令値Ｖ２に基づく、負荷電流の平均値Ｉｏを生成し、電流レギュレータとして作用する。
また、インダクタＬの励磁においてインダクタＬの他端が共通電位ＧＮＤとなり、インダクタＬのリセットにおいてインダクタＬの一端が共通電位ＧＮＤとなり、さらに、インダクタＬに発生する電圧は正負に変化する。
このため、入力電圧Ｖｉｎの値と出力電圧Ｖｏｕｔの値とがそれぞれ正であれば、負荷電流Ｉｏｕｔは正となる。即ち、図１の実施例は、昇降圧型の動作となり、昇圧及び降圧いずれの場合でも動作可能となる。
こうして、スイッチング素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４のオンオフにより、入力電圧Ｖｉｎから所定の負荷電流Ｉｏｕｔを生成する。
さらに、図１の実施例は、特許文献１と比較して、部品点数が少ないため、小形、低コスト、簡便となる。
また、図１の実施例は、ピーク電流制御であるため、高速で好適な応答特性を有する。さらに、図１の実施例は、スイッチング素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４の過電流を本質的に抑制する。
図１の実施例におけるインダクタＬの電流は連続となり、図１の実施例は、いわゆるインダクタ電流連続モードで動作する。そして、インダクタ電流連続モードは、好適な応答を提供する。
また、図３は本発明の他の実施例を示す構成図である。図１の実施例と同一の要素には同一符号を付し、説明を省略する。
図３の発明の特徴は、第１スイッチング素子ＳＷ１と、第２スイッチング素子であるダイオードＤ２と、第３スイッチング素子ＳＷ３と、第４スイッチング素子であるダイオードＤ４と、磁気素子Ｌと、抵抗ＲＳ１と、コンパレータＣＰ１と、タイマーＴＭと、フリップフロップＦ／Ｆとを備える点にある。
同図において、タイマーＴＭのトリガ入力ＴＥは、第１スイッチング素子ＳＷ１の制御端子（ゲート）とフリップフロップＦ／Ｆの非反転出力Ｑとに接続する。また、タイマーＴＭのトリガ出力ＴＯは、フリップフロップＦ／Ｆのリセット入力Ｒに接続する。さらに、タイマーＴＭは、出力電圧Ｖｏｕｔに接続する。
このような、図３の実施例の動作を説明する。
図３の実施例の動作状態は、図１の実施例の動作状態と同様に、期間ｔ１に相当する期間と期間ｔ２に相当する期間とを交互に周期Ｔで繰り返す。
図３の実施例の動作状態は、図１の実施例の動作状態と同様に、期間ｔ１に相当する期間と期間ｔ２に相当する期間とを交互に周期Ｔで繰り返す。
まず、図３の実施例の期間ｔ１に相当する期間は、図１の実施例の期間ｔ１と同様になるため、説明を省略する。
次に、図３の実施例の期間ｔ２に相当する期間は、図１の実施例の期間ｔ２と同様に、このとき、フリップフロップＦ／Ｆの非反転出力Ｑはハイ、フリップフロップＦ／Ｆの反転出力ＸＱはロウとなり、第１スイッチング素子ＳＷ１はオフ、ダイオードＤ２はオン、第３スイッチング素子ＳＷ３はオフ、ダイオードＤ４はオンとなる。さらに、インダクタＬの一端は、共通電位ＧＮＤになる。
また、トリガ入力ＴＥはハイとなる。そして、トリガ入力ＴＥがハイとなってから所定の期間（期間ｔ２）の後、トリガ出力ＴＯは、ロウからハイへ変化する。そしてまた、フリップフロップＦ／Ｆのリセット入力Ｒはハイとなり、フリップフロップＦ／Ｆの非反転出力Ｑはハイからロウへ変化し、フリップフロップＦ／Ｆの反転出力ＸＱはロウからハイへ変化する。そしてまた、期間ｔ２は終了し期間ｔ１に相当する期間へ遷移する。
こうして、図３の実施例は、図１の実施例と同様に、上限電流指令値Ｖ１（電流指令値）に基づく、負荷電流の平均値Ｉｏを生成し、電流レギュレータとして作用する。また、図３の実施例は、昇降圧型の動作となり、昇圧及び降圧いずれの場合でも動作可能となる。さらに、図３の実施例は、部品点数が少ないため、小形、低コスト、簡便となる。
特に、図３の実施例において、トリガ入力ＴＥはハイとなってから、トリガ出力ＴＯがロウからハイへ変化するまでの時間ｔｂｄが式（５）を満足するときは、図３の実施例における各部の動作波形は図２と同様になる。ただし、インダクタＬのインダクタンスをＬとする。
ｔｂｄ＝Ｌ・ΔｉＬ／Ｖｏｕｔ （５）
ｔｂｄ＝Ｌ・ΔｉＬ／Ｖｏｕｔ （５）
即ち、タイマーＴＭのトリガ出力ＴＯが式（５）の出力電圧Ｖｏｕｔに基づく遅延（時間ｔｂｄ）を有するとき、図３の実施例の動作は図１の実施例の動作と同様になる。また、時間ｔｂｄは、出力電圧Ｖｏｕｔが増加すると減少する。
図３の実施例は、期間ｔ２に相当する期間において、ダイオードＤ２及びダイオードＤ４がインダクタＬの電流が不連続となる場合がある。即ち、図３の実施例は、いわゆるインダクタ電流不連続モードで動作させることも可能である。そして、インダクタ電流不連続モードは、軽負荷及び無負荷において、好適なバースト動作特性を提供する。なお、インダクタ電流不連続モードに関する詳細な説明は、自明な事項であるため割愛する。
また、図４は本発明の他の実施例を示す構成図である。図１の実施例及び図３の実施例と同一の要素には同一符号を付し、説明を省略する。
図４の発明の特徴は、平滑キャパシタＣｏと、誤差増幅器ＥＡとを備える点にある。また、図３の実施例である電流レギュレータは、図４の実施例である電圧レギュレータの一部分となっている。
図４において、平滑キャパシタＣｏは、出力電圧Ｖｏｕｔに並列に接続する。さらに、抵抗Ｒ１と抵抗Ｒ２との直列回路は、出力電圧Ｖｏｕｔに並列に接続する。
さらに、誤差増幅器ＥＡの非反転入力は、基準電圧Ｖｒｅｆに接続する。また、誤差増幅器ＥＡの反転入力は、抵抗Ｒ１と抵抗Ｒ２との接続点に接続する。さらに、誤差増幅器ＥＡの出力は、第１コンパレータＣＰ１の反転入力（上限電流指令値Ｖ１）に接続する。
このような、図４の実施例の動作を説明する。
電圧Ｖｏｕｔが所定の電圧よりも大きいときは、誤差増幅器ＥＡの反転入力の電圧Ｖｏｕｔ・Ｒ２／（Ｒ１＋Ｒ２）は基準電圧Ｖｒｅｆよりも大きくなり、誤差増幅器ＥＡの出力は低下し、上限電流指令値Ｖ１は低下し、第１コンパレータＣＰ１の反転入力は低下し、電圧ＶＳ１は低下し、電流ｉＬは低下し、即ち、第１スイッチング素子ＳＷ１及び第３スイッチング素子ＳＷ３のオンの期間（期間ｔ１）は小さくなり、出力電圧Ｖｏｕｔは低下する。
電圧Ｖｏｕｔが所定の電圧よりも大きいときは、誤差増幅器ＥＡの反転入力の電圧Ｖｏｕｔ・Ｒ２／（Ｒ１＋Ｒ２）は基準電圧Ｖｒｅｆよりも大きくなり、誤差増幅器ＥＡの出力は低下し、上限電流指令値Ｖ１は低下し、第１コンパレータＣＰ１の反転入力は低下し、電圧ＶＳ１は低下し、電流ｉＬは低下し、即ち、第１スイッチング素子ＳＷ１及び第３スイッチング素子ＳＷ３のオンの期間（期間ｔ１）は小さくなり、出力電圧Ｖｏｕｔは低下する。
さらに、電圧Ｖｏｕｔが所定の電圧よりも小さいときは、誤差増幅器ＥＡの反転入力の電圧Ｖｏｕｔ・Ｒ２／（Ｒ１＋Ｒ２）は基準電圧Ｖｒｅｆよりも小さくなり、誤差増幅器ＥＡの出力は上昇し、上限電流指令値Ｖ１は上昇し、第１コンパレータＣＰ１の反転入力は上昇し、電圧ＶＳ１は上昇し、電流ｉＬは上昇し、即ち、第１スイッチング素子ＳＷ１及び第３スイッチング素子ＳＷ３のオンの期間（期間ｔ１）は大きくなり、出力電圧Ｖｏｕｔは上昇する。
即ち、誤差増幅器ＥＡは、出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆとの差を増幅し、上限電流指令値Ｖ１を出力する。また、平滑キャパシタＣｏは、出力電圧Ｖｏｕｔを平滑する。
こうして、図４の実施例は、スイッチング素子ＳＷ１，ＳＷ３のオンオフにより、入力電圧Ｖｉｎから所定の出力電圧Ｖｏｕｔを生成する。また、図４の実施例は、図１の実施例及び図３の実施例と同様に、昇降圧型の動作となり、昇圧及び降圧いずれの場合でも動作可能となる。そして、図４の実施例は、図１の実施例及び図３の実施例と同様に、小形、低コスト、簡便となる。
さらに、図４の実施例は、図１の実施例及び図３の実施例と同様に、ピーク電流制御であるため、高速で好適な応答特性を有する。そして、図４の実施例は、応答時間が小さく、負荷Ｌｏａｄの変動に伴う出力電圧Ｖｏｕｔの変動が小さい。
さらにまた、図４の実施例は、スイッチング素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４の過電流を本質的に抑制し、平滑キャパシタＣｏの突入電流を本質的に抑制する。
また、図４の実施例は、図３の実施例において、平滑キャパシタＣｏと、誤差増幅器ＥＡと、抵抗Ｒ１及び抵抗Ｒ２とを備えるものであったが、これとは別に、図１の実施例において、平滑キャパシタＣｏと、誤差増幅器ＥＡと、抵抗Ｒ１及び抵抗Ｒ２とを備えるもの（図示せず）であっても良い。同様の作用及び効果となる。
さらに、前述の例では、抵抗ＲＳ１を共通電位ＧＮＤと第３スイッチング素子ＳＷ３の一端（ソース）との間に配置するものであったが、これとは別に、抵抗ＲＳ１を入力電圧Ｖｉｎと第１スイッチング素子ＳＷ１の一端（ソース）との間に配置しても、同様の作用及び効果を得ることができる。
また、前述の例では、電流検出手段を外付けの抵抗ＲＳ１及び抵抗ＲＳ２で形成するものであったが、これとは別に、電流検出手段をスイッチング素子内部のオン抵抗で形成しても、同様の作用及び効果を得ることができる。
さらに、前述の例では、スイッチング素子をＭＯＳＦＥＴで形成するものであったが、これとは別に、スイッチング素子をＭＯＳＦＥＴ以外の半導体素子等で形成しても、同様の作用及び効果を得ることができる。
以上のことにより、本発明は、前述の実施例に限定されることなく、その本質を逸脱しない範囲で更に多くの変更及び変形を含むものである。
ＳＷ１ 第１スイッチング素子
ＳＷ２ 第２スイッチング素子
ＳＷ３ 第３スイッチング素子
ＳＷ４ 第４スイッチング素子
Ｄ２ ダイオード（第２スイッチング素子）
Ｄ４ ダイオード（第４スイッチング素子）
Ｌ インダクタ（磁気素子）
ＲＳ１ 抵抗（第１電流検出手段）
ＲＳ２ 抵抗（第２電流検出手段）
ＣＰ１ 第１コンパレータ
ＣＰ２ 第２コンパレータ
Ｇ１ アンドゲート
Ｆ／Ｆ フリップフロップ
ＴＭ タイマー
Ｌｏａｄ 負荷
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧
Ｉｏｕｔ 負荷電流
ＧＮＤ 共通電位
ＳＷ２ 第２スイッチング素子
ＳＷ３ 第３スイッチング素子
ＳＷ４ 第４スイッチング素子
Ｄ２ ダイオード（第２スイッチング素子）
Ｄ４ ダイオード（第４スイッチング素子）
Ｌ インダクタ（磁気素子）
ＲＳ１ 抵抗（第１電流検出手段）
ＲＳ２ 抵抗（第２電流検出手段）
ＣＰ１ 第１コンパレータ
ＣＰ２ 第２コンパレータ
Ｇ１ アンドゲート
Ｆ／Ｆ フリップフロップ
ＴＭ タイマー
Ｌｏａｄ 負荷
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧
Ｉｏｕｔ 負荷電流
ＧＮＤ 共通電位
Claims (6)
- スイッチング素子のオンオフにより、入力電圧から所定の負荷電流を生成する昇降圧型電流レギュレータにおいて、
一端に前記入力電圧を接続する第１スイッチング素子と、
一端に共通電位を接続し、他端に前記第１スイッチング素子の他端を接続し、前記第１スイッチング素子と相補的にオンオフする第２スイッチング素子と、
一端に前記共通電位を接続する第３スイッチング素子と、
一端に前記負荷電流が印加される負荷を接続し、他端に前記第３スイッチング素子の他端を接続し、前記第３スイッチング素子と相補的にオンオフする第４スイッチング素子と、
一端に前記第１スイッチング素子と前記第２スイッチング素子との接続点を接続し、他端に前記第３スイッチング素子と前記第４スイッチング素子との接続点を接続する磁気素子と、
前記第１スイッチング素子または前記第３スイッチング素子の電流を検出する第１電流検出手段と、
前記第２スイッチング素子または前記第４スイッチング素子の電流を検出する第２電流検出手段と、
前記第１電流検出手段の出力と上限電流指令値とを比較する第１コンパレータと、
前記第２電流検出手段の出力と下限電流指令値とを比較する第２コンパレータと、
第１コンパレータの出力に基づき前記第１スイッチング素子と前記第３スイッチング素子とをそれぞれオフし、第２コンパレータの出力に基づき前記第１スイッチング素子と前記第３スイッチング素子とをそれぞれオンする制御回路と、
前記入力電圧、前記第１スイッチング素子、前記磁気素子、前記第３スイッチング素子、前記第１電流検出手段に入力電流が流れる第１の期間と、
前記磁気素子、前記第４スイッチング素子、前記負荷、前記第２電流検出手段、前記第２スイッチング素子に前記負荷電流が流れる第２の期間とを備える
ことを特徴とする昇降圧型電流レギュレータ。 - スイッチング素子のオンオフにより、入力電圧から所定の負荷電流を生成する昇降圧型電流レギュレータにおいて、
一端に前記入力電圧に接続する第１スイッチング素子と、
一端に共通電位を接続し、他端に前記第１スイッチング素子の他端を接続し、前記第１スイッチング素子と相補的にオンオフする第２スイッチング素子と、
一端に前記共通電位を接続する第３スイッチング素子と、
一端に前記負荷電流が印加される負荷を接続し、他端に前記第３スイッチング素子の他端を接続し、前記第３スイッチング素子と相補的にオンオフする第４スイッチング素子と、
一端に前記第１スイッチング素子と前記第２スイッチング素子との接続点を接続し、他端に前記第３スイッチング素子と前記第４スイッチング素子との接続点を接続する磁気素子と、
前記第１スイッチング素子または前記第３スイッチング素子の電流を検出する電流検出手段と、
前記電流検出手段の出力と電流指令値とを比較するコンパレータと、
トリガ入力に前記第１スイッチング素子の駆動信号または前記第３スイッチング素子の駆動信号を接続し、前記負荷に印加される電圧が増加すると減少する遅延を有するトリガ出力を生成するタイマーと、
セット入力に前記コンパレータの出力を接続し、リセット入力に前記トリガ出力を接続し、前記第１スイッチング素子の駆動信号と前記第３スイッチング素子の駆動信号とを生成するフリップフロップとを備え、
前記入力電圧、前記第１スイッチング素子、前記磁気素子、前記第３スイッチング素子、前記電流検出手段に入力電流が流れ、前記コンパレータの出力に基づき終了する第１の期間と、
前記磁気素子、前記第４スイッチング素子、前記負荷、前記第２スイッチング素子に前記負荷電流が流れ、前記トリガ出力に基づき終了する第２の期間とを備える
ことを特徴とする昇降圧型電流レギュレータ。 - スイッチング素子のオンオフにより、入力電圧から所定の出力電圧を生成する昇降圧型電圧レギュレータにおいて、
一端に前記入力電圧を接続する第１スイッチング素子と、
一端に共通電位を接続し、他端に前記第１スイッチング素子の他端を接続し、前記第１スイッチング素子と相補的にオンオフする第２スイッチング素子と、
一端に前記共通電位を接続する第３スイッチング素子と、
一端に前記出力電圧を接続し、他端に前記第３スイッチング素子の他端を接続し、前記第３スイッチング素子と相補的にオンオフする第４スイッチング素子と、
一端に前記第１スイッチング素子と前記第２スイッチング素子との接続点を接続し、他端に前記第３スイッチング素子と前記第４スイッチング素子との接続点を接続する磁気素子と、
前記第１スイッチング素子または前記第３スイッチング素子の電流を検出する第１電流検出手段と、
前記第２スイッチング素子または前記第４スイッチング素子の電流を検出する第２電流検出手段と、
前記第１電流検出手段の出力と上限電流指令値とを比較する第１コンパレータと、
前記第２電流検出手段の出力と下限電流指令値とを比較する第２コンパレータと、
第１コンパレータの出力に基づき前記第１スイッチング素子と前記第３スイッチング素子とをそれぞれオフし、第２コンパレータの出力に基づき前記第１スイッチング素子と前記第３スイッチング素子とをそれぞれオンする制御回路と、
前記出力電圧を平滑する平滑キャパシタと、
前記出力電圧と基準電圧との差を増幅し、前記上限電流指令値を出力する誤差増幅器と、
前記入力電圧、前記第１スイッチング素子、前記磁気素子、前記第３スイッチング素子、前記第１電流検出手段に入力電流が流れる第１の期間と、
前記磁気素子、前記第４スイッチング素子、前記負荷、前記第２電流検出手段、前記第２スイッチング素子に負荷電流が流れる第２の期間とを備える
ことを特徴とする昇降圧型電圧レギュレータ。 - スイッチング素子のオンオフにより、入力電圧から所定の出力電圧を生成する昇降圧型電圧レギュレータにおいて、
一端に前記入力電圧に接続する第１スイッチング素子と、
一端に共通電位を接続し、他端に前記第１スイッチング素子の他端を接続し、前記第１スイッチング素子と相補的にオンオフする第２スイッチング素子と、
一端に前記共通電位を接続する第３スイッチング素子と、
一端に前記出力電圧を接続し、他端に前記第３スイッチング素子の他端を接続し、前記第３スイッチング素子と相補的にオンオフする第４スイッチング素子と、
一端に前記第１スイッチング素子と前記第２スイッチング素子との接続点を接続し、他端に前記第３スイッチング素子と前記第４スイッチング素子との接続点を接続する磁気素子と、
前記第１スイッチング素子または前記第３スイッチング素子の電流を検出する電流検出手段と、
前記電流検出手段の出力と電流指令値とを比較するコンパレータと、
トリガ入力に前記第１スイッチング素子の駆動信号または前記第３スイッチング素子の駆動信号を接続し、前記出力電圧が増加すると減少する遅延を有するトリガ出力を生成するタイマーと、
セット入力に前記コンパレータの出力を接続し、リセット入力に前記トリガ出力を接続し、前記第１スイッチング素子の駆動信号と前記第３スイッチング素子の駆動信号とを生成するフリップフロップと、
前記出力電圧を平滑する平滑キャパシタと、
前記出力電圧と基準電圧との差を増幅し、前記電流指令値を出力する誤差増幅器とを備え、
前記入力電圧、前記第１スイッチング素子、前記磁気素子、前記第３スイッチング素子、前記電流検出手段に入力電流が流れ、前記コンパレータの出力に基づき終了する第１の期間と、
前記磁気素子、前記第４スイッチング素子、前記負荷、前記第２スイッチング素子に負荷電流が流れ、前記トリガ出力に基づき終了する第２の期間とを備える
ことを特徴とする昇降圧型電圧レギュレータ。 - 入力に前記第１スイッチング素子の駆動信号と第２コンパレータの出力とを接続するアンドゲートと、
セット入力に前記第１コンパレータの出力を接続し、リセット入力に前記アンドゲートの出力を接続し、前記第１スイッチング素子の駆動信号と前記第３スイッチング素子の駆動信号とを生成するフリップフロップとを備える
ことを特徴とする請求項１記載の昇降圧型電流レギュレータまたは請求項３記載の昇降圧型電圧レギュレータ。 - ダイオードで形成する前記第２スイッチング素子及び前記第４スイッチング素子を備える
ことを特徴とする請求項１から請求項５の何れかに記載の昇降圧型電流レギュレータまたは昇降圧型電圧レギュレータ。
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