JP3824166B2 - 昇降圧型電流レギュレータ及び昇降圧型電流レギュレータの制御方法 - Google Patents
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Description
本発明は、例えば、携帯機器、小型電子装置、電力装置などに用いられ、入力電圧から負荷電流を生成し、電気的変量または磁気的変量の調整システムを構成する昇降圧型電流レギュレータ及び昇降圧型電流レギュレータの制御方法に関するものである。
従来の昇降圧型コンバータは、入力電圧から所定の出力電圧を生成するものである（例えば、非特許文献１及び非特許文献２参照。）。また、従来の昇圧型電流レギュレータは、スイッチング周期Ｔｓ及びスイッチング周波数ｆｓが固定で動作し、入力電圧から所定の負荷電流を生成するものもある。このような、従来の昇圧型電流レギュレータについて図６を用いて説明する。図６は、従来の昇圧型電流レギュレータを示す構成図である。
同図において、入力電圧Ｖｉｎの負極と負荷Ｌｏａｄの一端とは、共通電位ＧＮＤに接続する。さらに、インダクタＬの一端は入力電圧Ｖｉｎの正極に接続し、インダクタＬの他端はスイッチング素子ＳＷ２のドレインとダイオードＤ４のアノードとの接続点に接続する。
また、スイッチング素子ＳＷ２のソースは、抵抗ＲＳ１を介して、共通電位ＧＮＤに接続する。さらにまた、ダイオードＤ４のカソードは、出力電圧Ｖｏｕｔ及び負荷Ｌｏａｄの他端に接続する。
さらに、コンパレータＣＭＰの非反転入力は、スイッチング素子ＳＷ２のソースと抵抗ＲＳ１との接続点に接続する。また、コンパレータＣＭＰの反転入力は、電流指令値ＣＭＤに接続する。
そして、スイッチング素子ＳＷ２のソースと抵抗ＲＳ１とコンパレータＣＭＰの非反転入力との接続点の電圧を電圧ＶＳ１とする。また、電圧ＶＳ１は、インダクタＬの電流ｉＬ及びスイッチング素子ＳＷ２の電流に比例する。
さらに、制御回路１１の入力は、コンパレータＣＭＰの出力ＣＭＰＯに接続し、制御回路１１の出力ＶＧ２は、スイッチング素子ＳＷ２のゲートに接続する。
このような図６の従来例の動作を説明する（図示せず）。
まず、スイッチング素子ＳＷ２がオンのとき、ダイオードＤ４はオフとなる。また、入力電圧Ｖｉｎ、インダクタＬ、スイッチング素子ＳＷ２、抵抗ＲＳ１に入力電流Ｉｉｎが流れる。そして、インダクタＬは、入力電圧Ｖｉｎが印加され、励磁される。したがって、電圧ＶＳ１はランプ状に上昇する。
まず、スイッチング素子ＳＷ２がオンのとき、ダイオードＤ４はオフとなる。また、入力電圧Ｖｉｎ、インダクタＬ、スイッチング素子ＳＷ２、抵抗ＲＳ１に入力電流Ｉｉｎが流れる。そして、インダクタＬは、入力電圧Ｖｉｎが印加され、励磁される。したがって、電圧ＶＳ１はランプ状に上昇する。
そして、電圧ＶＳ１が電流指令値ＣＭＤとなると、スイッチング素子ＳＷ２はオンからオフに変化する。
次に、スイッチング素子ＳＷ２がオフのとき、ダイオードＤ４はオンとなる。また、入力電圧Ｖｉｎ、インダクタＬ、ダイオードＤ４、負荷Ｌｏａｄ（出力電圧Ｖｏｕｔ）抵抗ＲＳ１に入力電流Ｉｉｎ及び負荷電流Ｉｏｕｔが流れる。そして、インダクタＬは、出力電圧Ｖｏｕｔが印加され、リセットされ、インダクタＬのエネルギーを放出する。
そして、スイッチング素子ＳＷ２がオンの時間とスイッチング素子ＳＷ２がオフの時間との和、即ち、スイッチング周期Ｔｓが所定の時間となると、スイッチング素子ＳＷ２はオフからオンに変化する。
このようにして、図６の従来例は、カレントモードにおいて、スイッチング素子のオンオフの繰り返しにより、入力電圧Ｖｉｎから所定の負荷電流Ｉｏｕｔを生成する。また、図６の従来例は、一定のスイッチング周期Ｔｓで動作する。
図７は、図６の従来例のステップ応答における電圧ＶＳ１の波形である。図７を用いて、図６の従来例の特性を詳細に説明する。
同図において、電圧ＶＳ１は、スイッチング素子のオンオフにより、大きく変動する。よって、図６の従来例におけるインダクタＬの電流ｉＬは大きなリプル電流を有する。
また、電流指令値ＣＭＤが上昇すると、電圧ＶＳ１のピーク値は上昇する。よって、電流指令値ＣＭＤが上昇すると、電圧ＶＳ１は上昇し、電流ｉＬは上昇し、負荷電流Ｉｏｕｔは上昇する。
さらに、図６の従来例の電圧ＶＳ１は、電流指令値ＣＭＤがステップ状に変化した場合においても、電圧ＶＳ１のピーク値が電流指令値ＣＭＤとなるように作用すると共に、一定のスイッチング周期Ｔｓとなるように作用するため、図７の波形に示すように変化する。
詳しくは、電流指令値ＣＭＤがステップ状に変化した場合に、電圧ＶＳ１は、一時的に低い周波数で変動する。そして、その変動は次第に減少する。したがって、電流指令値ＣＭＤがステップ状に変化した場合において、電圧ＶＳ１は一時的に低い周波数で変動し、電流ｉＬは一時的に低い周波数で変動し、負荷電流Ｉｏｕｔは一時的に低い周波数で変動する。
Datasheets, LTC3440 Micropower Synchronous Buck-Boost DC/DC Converter, LINEAR TECHNOLOGY CORPORATION, 2001.
Datasheets, LT3433 High Voltage Step-Up/Step-Down DC/DC Converter, LINEAR TECHNOLOGY CORPORATION, September 2003.
しかしながら、従来の昇圧型電流レギュレータは、降圧できないという課題がある。このため、従来の昇圧型電流レギュレータは、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの差が正または負となる用途（アプリケーション）、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの差が小さい用途に不適という課題がある。
また、従来の昇圧型電流レギュレータのインダクタＬには、大きなリプル電流が流れ、損失が大きいという課題がある。さらにまた、従来の昇圧型電流のインダクタＬは大形、高価のため、従来の昇圧型レギュレータは、大形、高価という課題がある。
さらに、従来の昇圧型電流レギュレータは、電流指令値ＣＭＤがステップ状に変化した場合において負荷電流Ｉｏｕｔは一時的に低い周波数で変動することから明らかなように、応答特性が悪いという課題がある。
また、従来のカレントモードの昇圧型電流レギュレータは、スロープ補償回路（図示せず）が必要となる場合があり、複雑になるという課題がある。なお、スロープ補償回路については、公知のため、説明を省略する。
本発明の目的は、以上説明した課題を解決するものであり、小形、安価、低損失、簡便の昇降圧型電流レギュレータ及び昇降圧型電流レギュレータの制御方法を提供することにある。
また、本発明の目的は、インダクタンスの低い磁気素子を用いながら、スイッチング周波数が低く、磁気素子のリプル電流が小さい昇降圧型電流レギュレータ及び昇降圧型電流レギュレータの制御方法を提供することにある。
さらに、本発明の目的は、良好な応答特性の昇降圧型電流レギュレータ及び昇降圧型電流レギュレータの制御方法を提供することにある。
このような目的を達成する本発明は、次の通りである。
（１）入力電圧から負荷電流を生成する昇降圧型電流レギュレータにおいて、第１スイッチング素子と磁気素子と第２スイッチング素子とを有し、前記入力電圧に直列に接続する第１直列回路と、第３スイッチング素子と前記磁気素子と第４スイッチング素子と負荷とを有し、前記負荷電流が流れる第２直列回路と、前記第１スイッチング素子と前記磁気素子と前記第４スイッチング素子と前記負荷とを有し、前記入力電圧に接続する第３直列回路と、前記第１直列回路に電流が流れる第１状態と、前記第２直列回路に電流が流れる第２状態と、前記第３直列回路に電流が流れる第３状態とを生成するスイッチング制御手段と、前記磁気素子の電流を検出する電流検出手段と、前記電流検出手段の出力と電流指令値とを比較するコンパレータと、前記第２状態の時間を決定する第１のタイマーと、前記第３状態の時間を決定する第２のタイマーとを備え、前記コンパレータの出力に基づき前記第１状態から前記第２状態へ遷移し、前記第１のタイマーの出力に基づき前記第２状態から前記第３状態へ遷移し、前記第２のタイマーの出力に基づき前記第３状態から前記第１状態へ遷移することを特徴とする昇降圧型電流レギュレータ。
（１）入力電圧から負荷電流を生成する昇降圧型電流レギュレータにおいて、第１スイッチング素子と磁気素子と第２スイッチング素子とを有し、前記入力電圧に直列に接続する第１直列回路と、第３スイッチング素子と前記磁気素子と第４スイッチング素子と負荷とを有し、前記負荷電流が流れる第２直列回路と、前記第１スイッチング素子と前記磁気素子と前記第４スイッチング素子と前記負荷とを有し、前記入力電圧に接続する第３直列回路と、前記第１直列回路に電流が流れる第１状態と、前記第２直列回路に電流が流れる第２状態と、前記第３直列回路に電流が流れる第３状態とを生成するスイッチング制御手段と、前記磁気素子の電流を検出する電流検出手段と、前記電流検出手段の出力と電流指令値とを比較するコンパレータと、前記第２状態の時間を決定する第１のタイマーと、前記第３状態の時間を決定する第２のタイマーとを備え、前記コンパレータの出力に基づき前記第１状態から前記第２状態へ遷移し、前記第１のタイマーの出力に基づき前記第２状態から前記第３状態へ遷移し、前記第２のタイマーの出力に基づき前記第３状態から前記第１状態へ遷移することを特徴とする昇降圧型電流レギュレータ。
（２）前記スイッチング制御手段は、前記コンパレータの出力のピーク値に基づき、前記第１スイッチング素子をオフとし前記第２スイッチング素子をオフとすることを特徴とする請求項１記載の昇降圧型電流レギュレータ。
（３）前記スイッチング制御手段は、前記第１のタイマーが所定の時間の後に生成する第１のトリガ出力に基づき、前記第１スイッチング素子をオンとする
ことを特徴とする（２）記載の昇降圧型電流レギュレータ。
ことを特徴とする（２）記載の昇降圧型電流レギュレータ。
（４）前記スイッチング制御手段は、前記第２のタイマーが所定の時間の後に生成する第２のトリガ出力に基づき、前記第２スイッチング素子をオンとし、前記第２のタイマーは前記第１のトリガ出力に基づき動作することを特徴とする（３）記載の昇降圧型電流レギュレータ。
（５）前記スイッチング制御手段は、前記第３状態の期間を、前記第１状態の期間及び前記第２状態の期間よりも大きくすることを特徴とする（４）記載の昇降圧型電流レギュレータ。
（６）前記第１のタイマーは、前記入力電圧と負荷に生ずる出力電圧とに基づく遅延時間を備え、前記入力電圧が増加すると前記第２状態の期間が増加し、前記出力電圧が増加すると前記第２状態の期間が減少することを特徴とする（４）記載の昇降圧型電流レギュレータ。
（７）前記第３スイッチング素子はダイオードで形成し、前記第４スイッチング素子はダイオードで形成することを特徴とする（４）記載の昇降圧型電流レギュレータ。
（８）負荷に生ずる出力電圧を平滑する平滑キャパシタと、前記出力電圧と基準電圧との差を増幅し、前記電流指令値を出力する誤差増幅器とを備えることを特徴とする（４）記載の昇降圧型電流レギュレータ。
（９）入力電圧から所定の負荷電流を生成する昇降圧型電流レギュレータの制御方法において、第１スイッチング素子と磁気素子と第２スイッチング素子とを有し、前記入力電圧に直列に接続する第１直列回路と、第３スイッチング素子と前記磁気素子と第４スイッチング素子と負荷とを有し、前記負荷電流が流れる第２直列回路と、前記第１スイッチング素子と前記磁気素子と前記第４スイッチング素子と前記負荷とを有し、前記入力電圧に接続する第３直列回路と、前記第１直列回路に電流が流れる第１状態と、前記第２直列回路に電流が流れる第２状態と、前記第３直列回路に電流が流れる第３状態とを生成するスイッチング制御手段と、前記磁気素子の電流を検出する電流検出手段と、前記電流検出手段の出力と電流指令値とを比較するコンパレータと、前記第２状態の時間を決定する第１のタイマーと、前記第３状態の時間を決定する第２のタイマーと、前記磁気素子が前記入力電圧により励磁され、前記コンパレータの出力に基づき前記第１状態から前記第２状態へ遷移するステップと、前記磁気素子が前記負荷電流に基づく出力電圧によりリセットされ、前記第１のタイマーの出力に基づき前記第２状態から前記第３状態へ遷移するステップと、前記磁気素子が前記入力電圧と前記出力電圧との差により励磁またはリセットされ、前記第２のタイマーの出力に基づき前記第３状態から前記第１状態へ遷移するステップとを備えることを特徴とする昇降圧型電流レギュレータの制御方法。
本発明によれば次のような効果がある。
本発明によれば、昇圧及び降圧いずれの場合でも動作可能な昇降圧型電流レギュレータを提供できる。
本発明によれば、昇圧及び降圧いずれの場合でも動作可能な昇降圧型電流レギュレータを提供できる。
このため、本発明によれば、入力電圧と出力電圧との差が正または負となる用途に好適な昇降圧型電流レギュレータを提供できる。また、本発明によれば、入力電圧と出力電圧との差が小さい用途に好適な昇降圧型電流レギュレータを提供できる。
さらに、本発明によれば、小形、安価、低損失、簡便の好適な昇降圧型電流レギュレータ及び昇降圧型電流レギュレータの制御方法を提供できる。
また、本発明によれば、良好な応答特性を有する昇降圧型電流レギュレータ及び昇降圧型電流レギュレータの制御方法を提供できる。
さらに、本発明によれば、インダクタンスの低い磁気素子を用いながら、スイッチング周波数が低く、磁気素子のリプル電流が小さい昇降圧型電流レギュレータ及び昇降圧型電流レギュレータの制御方法を提供することができる。
詳しくは、スイッチング制御手段が、第３状態を生成することにより、磁気素子のリプル電流を小さくできる。
そして、第３状態の期間を第１状態の期間及び第２状態の期間よりも大きくすることで、一層、磁気素子のリプル電流を小さくできる。
さらに、一方のタイマーは、第３状態の時間を簡便に形成する。また、他方のタイマーは、第２状態の時間を簡便に形成する。さらに、電流検出手段とコンパレータとスイッチング制御手段とは、本発明の昇降圧型電流レギュレータを簡便に形成すると共に、好適な制御特性を提供する。
また、タイマーが入力電圧と出力電圧とに基づく遅延時間を備えることにより、入力電圧に対する依存性及び出力電圧に対する依存性が低い昇降圧型電流レギュレータを提供できる。
さらに、本発明によれば、所定の出力電圧を生成すると共に、低雑音で出力のリプル電流が小さい昇降圧型電流レギュレータを提供できる。
また、本発明によれば、磁気素子を小形にできる。また、本発明によれば、携帯機器、小形電子装置、電力装置に好適な昇降圧型電流レギュレータを提供できる。
以下に図１に基づいて本発明を詳細に説明する。図１は、本発明の一実施例を示す構成図である。そして、図１の実施例の特徴は、第１スイッチング素子であるスイッチング素子ＳＷ１と、第２スイッチング素子であるスイッチング素子ＳＷ２と、第３スイッチング素子であるスイッチング素子ＳＷ３と、第４スイッチング素子であるスイッチング素子ＳＷ４と、磁気素子であるインダクタＬと、スイッチング制御手段ＳＥＱとを備える点にある。
また、図１の実施例は、電流検出手段である抵抗ＲＳ１と、コンパレータＣＭＰと、タイマーＴＩＭ２と、タイマーＴＩＭ３とを備える。
同図において、スイッチング素子ＳＷ１の一端（ソース）は、入力電圧Ｖｉｎの正極に接続する。さらに、入力電圧Ｖｉｎの負極は共通電位ＧＮＤに接続する。
また、スイッチング素子ＳＷ２の一端（ソース）は、抵抗ＲＳ１を介して、共通電位ＧＮＤに接続する。
さらに、スイッチング素子ＳＷ３の一端（ソース）は、共通電位ＧＮＤに接続し、スイッチング素子ＳＷ３の他端（ドレイン）は、スイッチング素子ＳＷ１の他端（ドレイン）に接続する。
また、スイッチング素子ＳＷ４の一端（ソース）は、出力電圧Ｖｏｕｔ及び負荷Ｌｏａｄの他端に接続し、スイッチング素子ＳＷ４の他端（ドレイン）は、スイッチング素子ＳＷ２の他端（ドレイン）に接続する。さらに、負荷Ｌｏａｄの一端は共通電位ＧＮＤに接続する。そして、負荷Ｌｏａｄの他端には、負荷電流Ｉｏｕｔ及び出力電圧Ｖｏｕｔが印加される。
さらに、インダクタＬの一端は、スイッチング素子ＳＷ１の他端（ドレイン）とスイッチング素子ＳＷ３の他端（ドレイン）との接続点に接続し、インダクタＬの他端は、スイッチング素子ＳＷ２の他端（ドレイン）とスイッチング素子ＳＷ４の他端（ドレイン）との接続点に接続する。
また、コンパレータＣＭＰの非反転入力は、スイッチング素子ＳＷ２の一端（ソース）と抵抗ＲＳ１との接続点に接続する。さらに、コンパレータＣＭＰの反転入力は、電流指令値ＣＭＤに接続する。
そして、スイッチング素子ＳＷ２の一端（ソース）と抵抗ＲＳ１とコンパレータＣＭＰの非反転入力との接続点の電圧を電圧ＶＳ１とする。また、電圧ＶＳ１は、スイッチング素子ＳＷ１の電流、インダクタＬの電流ｉＬ及びスイッチング素子ＳＷ２の電流に比例する。
さらに、タイマーＴＩＭ２のトリガ入力Ｔ２ＥＮＢ及びトリガ出力Ｔ２は、スイッチング制御手段ＳＥＱに接続する。また、タイマーＴＩＭ２は、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔに接続する。
さらにまた、タイマーＴＩＭ３のトリガ入力Ｔ３ＥＮＢ及びトリガ出力Ｔ３は、スイッチング制御手段ＳＥＱに接続する。
さらにまた、タイマーＴＩＭ３のトリガ入力Ｔ３ＥＮＢ及びトリガ出力Ｔ３は、スイッチング制御手段ＳＥＱに接続する。
また、スイッチング制御手段ＳＥＱの入力は、コンパレータＣＭＰの出力ＣＭＰＯに接続し、スイッチング制御手段ＳＥＱの出力は、それぞれ、スイッチング素子ＳＷ１の制御端子（ゲート）と、スイッチング素子ＳＷ２の制御端子（ゲート）と、スイッチング素子ＳＷ３の制御端子（ゲート）と、スイッチング素子ＳＷ４の制御端子（ゲート）とに接続する。
さらに、スイッチング素子ＳＷ１及びスイッチング素子ＳＷ４は、それぞれｐチャネル型ＭＯＳＦＥＴ（ｐチャネル絶縁ゲート型電界効果トランジスタ）で形成する。さらにまた、スイッチング素子ＳＷ２及びスイッチング素子ＳＷ３は、それぞれｎチャネル型ＭＯＳＦＥＴ（ｎチャネル絶縁ゲート型電界効果トランジスタ）で形成する。
また、抵抗ＲＳ１は、共通電位ＧＮＤとスイッチング素子ＳＷ２の一端（ソース）との間に配置する。そして、抵抗ＲＳ１は、スイッチング素子ＳＷ１の電流、インダクタＬの電流及びスイッチング素子ＳＷ２の電流を検出する。
さらに、スイッチング素子ＳＷ１とインダクタＬとスイッチング素子ＳＷ２と抵抗ＲＳ１とは、第１直列回路を形成し、入力電圧Ｖｉｎに直列に接続される。
また、スイッチング素子ＳＷ３とインダクタＬとスイッチング素子ＳＷ４と負荷Ｌｏａｄ及び出力電圧Ｖｏｕｔとは、第２直列回路を形成する。そして、第２直列回路には負荷電流Ｉｏｕｔが流れる。
さらに、スイッチング素子ＳＷ１とインダクタＬとスイッチング素子ＳＷ４と負荷Ｌｏａｄ及び出力電圧Ｖｏｕｔとは、第３直列回路を形成し、入力電圧Ｖｉｎに接続される。
上記の説明の構成をなす、図１の実施例の動作について図２を用いて説明する。図２は、図１の実施例における各部の動作波形である。
図２（ａ）は、スイッチング素子ＳＷ２の他端（ドレイン）とスイッチング素子ＳＷ４の他端（ドレイン）とインダクタＬの他端との接続点の電圧ＶＤ２である。また、図２（ｂ）は、スイッチング素子ＳＷ１の他端（ドレイン）とスイッチング素子ＳＷ３の他端（ドレイン）とインダクタＬの一端との接続点の電圧ＶＤ１である。
さらに、図２（ｃ）は、スイッチング素子ＳＷ４の制御端子（ゲート）の駆動電圧ＶＧ４である。また、図２（ｄ）は、スイッチング素子ＳＷ２の制御端子（ゲート）の駆動電圧ＶＧ２である。さらに、図２（ｅ）は、スイッチング素子ＳＷ３の制御端子（ゲート）の駆動電圧ＶＧ３である。さらにまた、図２（ｆ）は、スイッチング素子ＳＷ１の制御端子（ゲート）の駆動電圧ＶＧ１である。
また、図２（ｇ）は、タイマーＴＩＭ３のトリガ出力Ｔ３である。さらに、図２（ｈ）は、タイマーＴＩＭ３のトリガ入力Ｔ３ＥＮＢである。また、図２（ｉ）は、タイマーＴＩＭ２のトリガ出力Ｔ２である。さらにまた、図２（ｊ）は、タイマーＴＩＭ２のトリガ入力Ｔ２ＥＮＢである。
さらに、図２（ｋ）は、コンパレータＣＭＰの出力ＣＭＰＯである。また、図２（ｌ）は、インダクタＬの電流ｉＬである。
図１の実施例の動作状態は、第１状態となる期間Ｓ１と、第２状態となる期間Ｓ２と、第３状態となる期間Ｓ３とを順次繰り返す。また、スイッチング素子ＳＷ１とスイッチング素子ＳＷ３とは、相補的にオンオフする。また、スイッチング素子ＳＷ２とスイッチング素子ＳＷ４とは、相補的にオンオフする。
第１に、期間Ｓ１について説明する。このとき、駆動電圧ＶＧ１はロウ、駆動電圧ＶＧ２はハイ、駆動電圧ＶＧ３はロウ、駆動電圧ＶＧ４はハイとなり、スイッチング素子ＳＷ１はオン、スイッチング素子ＳＷ２はオン、スイッチング素子ＳＷ３はオフ、スイッチング素子ＳＷ４はオフとなる。
また、トリガ入力Ｔ２ＥＮＢはロウ、トリガ出力Ｔ２はロウ、トリガ入力Ｔ３ＥＮＢはロウ、トリガ出力Ｔ３はロウとなる。
このとき、入力電圧Ｖｉｎ、スイッチング素子ＳＷ１、インダクタＬ、スイッチング素子ＳＷ２、抵抗ＲＳ１の第１直列回路に入力電流Ｉｉｎが流れる。さらにまた、インダクタＬは、入力電圧Ｖｉｎが印加され、励磁される。したがって、電圧ＶＳ１はランプ状に上昇する。
そして、電圧ＶＳ１が電流指令値ＣＭＤとなると、駆動電圧ＶＧ１はロウからハイへ変化し、駆動電圧ＶＧ２はハイからロウへ変化し、駆動電圧ＶＧ３はロウからハイへ変化し、駆動電圧ＶＧ４はハイからロウへ変化し、トリガ入力Ｔ２ＥＮＢはロウからハイへ変化する。そしてまた、期間Ｓ１は終了し期間Ｓ２へ遷移する。
このとき、電流ｉＬのピーク値ｉｐｋは、抵抗ＲＳ１の抵抗値をＲＳ１として、以下の式（１）を満足する。
ｉｐｋ＝ＣＭＤ／ＲＳ１ （１）
ｉｐｋ＝ＣＭＤ／ＲＳ１ （１）
第２に、期間Ｓ２について説明する。このとき、駆動電圧ＶＧ１はハイ、駆動電圧ＶＧ２はロウ、駆動電圧ＶＧ３はハイ、駆動電圧ＶＧ４はロウとなり、スイッチング素子ＳＷ１はオフ、スイッチング素子ＳＷ２はオフ、スイッチング素子ＳＷ３はオン、スイッチング素子ＳＷ４はオンとなる。
また、トリガ入力Ｔ２ＥＮＢはハイ、トリガ入力Ｔ３ＥＮＢはロウ、トリガ出力Ｔ３はロウ、出力ＣＭＰＯはロウとなる。
このとき、スイッチング素子ＳＷ３、インダクタＬ、スイッチング素子ＳＷ４、負荷Ｌｏａｄ（出力電圧Ｖｏｕｔ）の第２直列回路に負荷電流Ｉｏｕｔが流れる。また、インダクタＬは、出力電圧Ｖｏｕｔが印加され、リセットされ、インダクタＬのエネルギーを放出する。したがって、インダクタＬの電流ｉＬはランプ状に低下する。
そして、トリガ入力Ｔ２ＥＮＢがハイとなってから所定の時間ｔ２（遅延時間ｔ２）の後、トリガ出力Ｔ２がロウからハイへ変化すると、駆動電圧ＶＧ１はハイからロウへ変化し、駆動電圧ＶＧ２はロウを保持し、駆動電圧ＶＧ３はハイからロウへ変化し、駆動電圧ＶＧ４はロウを保持し、トリガ入力Ｔ３ＥＮＢはロウからハイへ変化し、トリガ入力Ｔ２ＥＮＢはハイからロウへ変化する。そして、期間Ｓ２は終了し期間Ｓ３へ遷移する。
第３に、期間Ｓ３について説明する。このとき、駆動電圧ＶＧ１はロウ、駆動電圧ＶＧ２はロウ、駆動電圧ＶＧ３はロウ、駆動電圧ＶＧ４はロウとなり、スイッチング素子ＳＷ１はオン、スイッチング素子ＳＷ２はオフ、スイッチング素子ＳＷ３はオフ、スイッチング素子ＳＷ４はオンとなる。
また、トリガ入力Ｔ２ＥＮＢはロウ、トリガ出力Ｔ２はロウ、トリガ入力Ｔ３ＥＮＢはハイ、出力ＣＭＰＯはロウとなる。
このとき、入力電圧Ｖｉｎ、スイッチング素子ＳＷ１、インダクタＬ、スイッチング素子ＳＷ４、負荷Ｌｏａｄ（出力電圧Ｖｏｕｔ）の第３直列回路に負荷電流Ｉｏｕｔが流れる。また、インダクタＬは、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの差（Ｖｉｎ−Ｖｏｕｔ）が印加され、励磁またはリセットされる。したがって、インダクタＬの電流ｉＬはランプ状に変化する。
なお、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔよりも大きい（降圧モード）ときは、期間Ｓ３における電流ｉＬはランプ状に上昇する。また、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとが等しいときは、期間Ｓ３における電流ｉＬは一定となる。さらに、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔよりも小さい（昇圧モード）ときは、期間Ｓ３における電流ｉＬはランプ状に低下する。例えば、図２の動作波形は、昇圧モードを示す。
そして、トリガ入力Ｔ３ＥＮＢがハイとなってから所定の時間ｔ３（遅延時間ｔ３）の後、トリガ出力Ｔ３がロウからハイへ変化すると、駆動電圧ＶＧ１はロウを保持し、駆動電圧ＶＧ２はロウからハイへ変化し、駆動電圧ＶＧ３はロウを保持し、駆動電圧ＶＧ４はロウからハイへ変化し、トリガ入力Ｔ３ＥＮＢはハイからロウへ変化する。そして、期間Ｓ３は終了し期間Ｓ１へ遷移する。
このようにして、図１の実施例は、期間Ｓ１から期間Ｓ２へ遷移するステップと、期間Ｓ２から期間Ｓ３へ遷移するステップと、期間Ｓ３から期間Ｓ１へ遷移するステップとを繰り返す。即ち、インダクタＬが入力電圧Ｖｉｎにより励磁されるステップと、インダクタＬが出力電圧Ｖｏｕｔによりリセットされるステップと、インダクタＬが入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの差により励磁またはリセットされるステップとを繰り返す。
そして、スイッチング制御手段ＳＥＱは、非同期順序回路からなるシーケンサ論理回路で形成され、期間Ｓ１，期間Ｓ２，期間Ｓ３を形成し、図１の実施例を統括制御する。
したがって、電流指令値ＣＭＤを所定の値とすると、ピーク値ｉｐは所定の値となり、負荷電流Ｉｏｕｔも所定の値となり、負荷電流Ｉｏｕｔの平均値Ｉｏも所定の値となる。
こうして、図１の実施例は、スイッチング素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４のオンオフにより、入力電圧Ｖｉｎから所定の負荷電流Ｉｏｕｔを生成する。
こうして、図１の実施例は、スイッチング素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４のオンオフにより、入力電圧Ｖｉｎから所定の負荷電流Ｉｏｕｔを生成する。
一方、スイッチング素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４のオンオフに係るスイッチング周期Ｔｓ及びスイッチング周波数ｆｓは、期間Ｓ１の時間ｔ１、期間Ｓ２の時間ｔ２、期間Ｓ３の時間ｔ３として、以下の式（２）を満足する。
Ｔｓ＝１／ｆｓ＝ｔ１＋ｔ２＋ｔ３ （２）
Ｔｓ＝１／ｆｓ＝ｔ１＋ｔ２＋ｔ３ （２）
図３（ａ）は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとが等しい（Ｖｉｎ＝Ｖｏｕｔ）場合における、電流ｉＬの波形である。さらにまた、図３（ｂ）は、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔよりも大きい（Ｖｉｎ＞Ｖｏｕｔ）場合における、電流ｉＬの波形である。
さらに、図３（ｃ）は、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔよりも小さい（Ｖｉｎ＜Ｖｏｕｔ）場合、且つ、期間Ｓ２がゼロとなる（ｔ２＝０）場合の電流ｉＬの波形である。
さらにまた、図３（ａ）、図３（ｂ）及び図３（ｃ）における期間Ｓ３（遅延時間ｔ３）は、共に、所定の時間に決定する。
さらにまた、図３（ａ）、図３（ｂ）及び図３（ｃ）における期間Ｓ３（遅延時間ｔ３）は、共に、所定の時間に決定する。
また、期間Ｓ１における電流ｉＬの変化率をｄ／ｄｔ・ｉＬ（Ｓ１）、期間Ｓ２における電流ｉＬの変化率をｄ／ｄｔ・ｉＬ（Ｓ２）、期間Ｓ３における電流ｉＬの変化率をｄ／ｄｔ・ｉＬ（Ｓ３）、インダクタＬのインダクタンスをＬとすると式（３）から（５）を満足する。
ｄ／ｄｔ・ｉＬ（Ｓ１）＝Ｖｉｎ／Ｌ （３）
ｄ／ｄｔ・ｉＬ（Ｓ２）＝−Ｖｏｕｔ／Ｌ （４）
ｄ／ｄｔ・ｉＬ（Ｓ３）＝（Ｖｉｎ−Ｖｏｕｔ）／Ｌ （５）
ｄ／ｄｔ・ｉＬ（Ｓ１）＝Ｖｉｎ／Ｌ （３）
ｄ／ｄｔ・ｉＬ（Ｓ２）＝−Ｖｏｕｔ／Ｌ （４）
ｄ／ｄｔ・ｉＬ（Ｓ３）＝（Ｖｉｎ−Ｖｏｕｔ）／Ｌ （５）
よって、変化率ｄ／ｄｔ・ｉＬ（Ｓ３）の絶対値は、変化率ｄ／ｄｔ・ｉＬ（Ｓ１）の絶対値よりも小さく、変化率ｄ／ｄｔ・ｉＬ（Ｓ２）の絶対値よりも小さい。
さらに、期間Ｓ２及び期間Ｓ３の電流ｉＬは負荷電流Ｉｏｕｔとなる。そして、期間Ｓ２と期間Ｓ３との和は、スイッチング周期Ｔｓにおいて、大きな割合を占める。
したがって、図１の実施例の期間Ｓ３は、インダクタＬのリプル電流ΔｉＬを抑制する。また、図１の実施例の期間Ｓ３は、スイッチング周波数ｆｓを低く抑制する。このため、図１の実施例におけるインダクタＬのコア損失等は抑制される。
以上のことにより、図１の実施例のインダクタＬは、小形、安価となる。
以上のことにより、図１の実施例のインダクタＬは、小形、安価となる。
図１の実施例の動作について、図３の波形を用いて、更に詳細に説明する。
例えば、期間Ｓ３（時間ｔ３）は所定の値にする。また、期間Ｓ３（時間ｔ３）は期間Ｓ１（時間ｔ１）及び期間Ｓ２（時間ｔ２）に対し十分に大きくする。例えば、時間ｔ３は時間ｔ１及び時間ｔ２の５倍にする。
そして、期間Ｓ３の中央Ｍにおける電流ｉＬの値と、期間Ｓ３における電流ｉＬの平均値ｉ２とは等しい。また、平均値ｉ２は、期間Ｓ３における開始当初の電流ｉＬの値ｉ１に基づいて変化する。
また、リプル電流ΔｉＬ、入出力電圧差ΔＶｉｏ、所定の定数ｋをパラメータとして、タイマーＴＩＭ２は式（６）を満足するように遅延時間ｔ２を変化させ、タイマーＴＩＭ３は式（７）を満足するように遅延時間ｔ３を決定する。
ｔ２＝（１＋（Ｖｉｎ−Ｖｏｕｔ）／ΔＶｉｏ）・Ｌ・ΔｉＬ／Ｖｏｕｔ （６）
ｔ３＝Ｌ・ｋ・ΔｉＬ／ΔＶｉｏ （７）
ｔ２＝（１＋（Ｖｉｎ−Ｖｏｕｔ）／ΔＶｉｏ）・Ｌ・ΔｉＬ／Ｖｏｕｔ （６）
ｔ３＝Ｌ・ｋ・ΔｉＬ／ΔＶｉｏ （７）
このとき、時間ｔ２は、入力電圧Ｖｉｎが増加すると増加し、出力電圧Ｖｏｕｔが増加すると減少する。さらに、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔが変化するとき、時間ｔ２を変化するため、期間Ｓ３の中央Ｍにおける電流ｉＬの値が一定となる。
そして、このような図１の実施例において、平均値ｉ２が一定となれば、負荷電流Ｉｏｕｔの平均値Ｉｏもほぼ一定となる。
これらのことにより、図１の実施例における負荷電流の平均値Ｉｏは、入力電圧Ｖｉｎに対する依存性が抑制され、出力電圧Ｖｏｕｔに対する依存性が抑制される。
これらのことにより、図１の実施例における負荷電流の平均値Ｉｏは、入力電圧Ｖｉｎに対する依存性が抑制され、出力電圧Ｖｏｕｔに対する依存性が抑制される。
さらに、インダクタＬのリプル電流ΔｉＬが抑制されることにより、図１の実施例の雑音は低減し、図１の実施例の出力リプル電流及び出力リプル電圧は低減し、図１の実施例におけるインダクタＬの飽和は抑制される。
また、図１の実施例において、リプル電流ΔｉＬの実効値は抑制され、スイッチング素子ＳＷ１、スイッチング素子ＳＷ２、スイッチング素子ＳＷ３、スイッチング素子ＳＷ４及びインダクタＬ３の導通損失は小さくなる。このため、スイッチング素子ＳＷ１、スイッチング素子ＳＷ２、スイッチング素子ＳＷ３、スイッチング素子ＳＷ４及びインダクタＬ３は小形、安価、低損失となる。
さらに、図１の実施例は、スイッチング周波数ｆｓを低くできるため、インダクタＬのコア損失及びスイッチング素子ＳＷ１、スイッチング素子ＳＷ２、スイッチング素子ＳＷ３、スイッチング素子ＳＷ４の駆動に係る損失等の周波数に依存する損失を抑制できる。そして、図１の実施例のインダクタＬは、小形、安価、低損失となる。
また、期間Ｓ３が期間Ｓ１及び期間Ｓ２よりも十分に大きいとき、負荷電流の平均値Ｉｏは、期間Ｓ３における電流ｉＬの平均値ｉ２により支配的に決定されることから、期間Ｓ１及び期間Ｓ２における電流ｉＬの変動分は実用上無視できる。
さらに、負荷電流Ｉｏｕｔの入力電圧Ｖｉｎ依存性及び出力電圧Ｖｏｕｔ依存性は軽減し、負荷電流Ｉｏｕｔは安定となるため、図１の実施例は、特に、携帯機器、小形電子装置、電力装置に好適なアプリケーションを提供する。
図４は、図１の実施例のステップ応答における電圧ＶＳ１の波形である。図４を用いて、図１の実施例の特性を詳細に説明する。
同図において、電流指令値ＣＭＤが上昇すると、電圧ＶＳ１のピーク値は上昇する。よって、電流指令値ＣＭＤが上昇すると、電圧ＶＳ１は上昇し、電流ｉＬは上昇し、負荷電流Ｉｏｕｔは上昇する。
さらに、図１の実施例の電圧ＶＳ１は、電流指令値ＣＭＤがステップ状に変化した場合において、電圧ＶＳ１のピーク値が電流指令値ＣＭＤとなるように作用すると共に、所定の遅延時間ｔ２及び所定の遅延時間ｔ３が保持するように作用するため、図７の波形に示すように変化する。
詳しくは、電流指令値ＣＭＤがステップ状に変化した場合に、電圧ＶＳ１は、ステップ状の変化直後の１周期のみ変動し、ステップ状の変化直後の２周期以降は変動しない。即ち、ステップ状の変化前はスイッチング周期Ｔｓで動作し、ステップ状の変化直後の１周期のみ時間Ｔｄで動作し、ステップ状の変化直後の２周期以降はスイッチング周期Ｔｓで動作する。
したがって、図１の実施例は、良好な応答特性となる。
また、図１の実施例は、従来のカレントモードのレギュレータにおけるスロープ補償回路に相当する構成が本質的に不要である。このため、図１の実施例は簡便となる。
また、図１の実施例は、従来のカレントモードのレギュレータにおけるスロープ補償回路に相当する構成が本質的に不要である。このため、図１の実施例は簡便となる。
図５は、本発明の他の実施例を示す構成図である。図１の実施例と同一の要素には同一符号を付し、説明を省略する。
図５の発明の特徴は、第３スイッチング素子であるダイオードＤ３と、第４スイッチング素子であるダイオードＤ４と、平滑キャパシタＣｏと、誤差増幅器ＥＡとを備える点にある。
同図において、ダイオードＤ３のアノードは、共通電位ＧＮＤに接続し、ダイオードＤ３のカソードは、スイッチング素子ＳＷ１の他端（ドレイン）に接続する。さらにまた、ダイオードＤ４のカソードは、出力電圧Ｖｏｕｔ及び負荷Ｌｏａｄの他端に接続し、ダイオードＤ３のアノードは、スイッチング素子ＳＷ２の他端（ドレイン）に接続する。
また、平滑キャパシタＣｏは、出力電圧Ｖｏｕｔに並列に接続する。さらにまた、抵抗Ｒ１と抵抗Ｒ２とからなる分圧器は、出力電圧Ｖｏｕｔに並列に接続する。
さらに、誤差増幅器ＥＡの非反転入力は、基準電圧Ｖｒｅｆに接続する。また、誤差増幅器ＥＡの反転入力は、抵抗Ｒ１と抵抗Ｒ２との分圧点に接続する。さらに、誤差増幅器ＥＡの出力は、電流指令値ＣＭＤ及びコンパレータＣＭＰの反転入力に接続する。そして、誤差増幅器ＥＡは、出力電圧Ｖｏｕｔに係る電圧Ｖｏｕｔ・Ｒ２／（Ｒ１＋Ｒ２）と基準電圧Ｖｒｅｆとの差を増幅し、電流指令値ＣＭＤを出力する。
このような、図５の実施例の動作を説明する。平滑キャパシタＣｏは、出力電圧Ｖｏｕｔを平滑する。さらにまた、ダイオードＤ３及びダイオードＤ４は、インダクタＬに誘起する電圧を整流する。
また、電圧Ｖｏｕｔが所定の電圧よりも大きいときは、誤差増幅器ＥＡの反転入力の電圧Ｖｏｕｔ・Ｒ２／（Ｒ１＋Ｒ２）は基準電圧Ｖｒｅｆよりも大きくなり、誤差増幅器ＥＡの出力は低下し、電流指令値ＣＭＤは低下し、コンパレータＣＭＰの反転入力は低下し、電圧ＶＳ１は低下し、電流ｉＬは低下し、即ち、スイッチング素子ＳＷ１及びスイッチング素子ＳＷ２のオンの期間Ｓ１（時間ｔ１）は小さくなり、出力電圧Ｖｏｕｔは低下する。
さらに、電圧Ｖｏｕｔが所定の電圧よりも小さいときは、誤差増幅器ＥＡの反転入力の電圧Ｖｏｕｔ・Ｒ２／（Ｒ１＋Ｒ２）は基準電圧Ｖｒｅｆよりも小さくなり、誤差増幅器ＥＡの出力は上昇し、電流指令値ＣＭＤは上昇し、コンパレータＣＭＰの反転入力は上昇し、電圧ＶＳ１は上昇し、電流ｉＬは上昇し、即ち、スイッチング素子ＳＷ１及びスイッチング素子ＳＷ２のオンの期間Ｓ１（時間ｔ１）は大きくなり、出力電圧Ｖｏｕｔは上昇する。
こうして、図５の実施例は、スイッチング素子ＳＷ１，ＳＷ２のオンオフにより、入力電圧Ｖｉｎから所定の出力電圧Ｖｏｕｔを生成する。そして、図５の実施例は、図１の実施例と同様に、小形、安価、簡便となる。
さらに、図５の実施例は、インダクタＬの電流が不連続となる、いわゆるインダクタ電流不連続モードで動作させることも可能である。そして、インダクタ電流不連続モードは、軽負荷及び無負荷において、好適なバースト動作特性を提供する。インダクタ電流不連続モードの詳細な動作については、公知であるため説明を省略する。
さらに、図５の実施例は、スイッチング素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４の過電流を本質的に抑制する。さらに、図５の実施例は、平滑キャパシタＣｏの突入電流を本質的に抑制する。
また、前述の例では、抵抗ＲＳ１を共通電位ＧＮＤとスイッチング素子ＳＷ２の一端（ソース）との間に配置するものであったが、これとは別に、抵抗ＲＳ１を入力電圧Ｖｉｎとスイッチング素子ＳＷ１の一端（ソース）との間に配置しても、同様の作用及び効果を得ることができる。
さらに、前述の例では、電流検出手段を外付けの抵抗ＲＳ１で形成するのであったが、これとは別に、電流検出手段をスイッチング素子内部のオン抵抗で形成しても、同様の作用及び効果を得ることができる。
また、前述の例では、スイッチング素子をＭＯＳＦＥＴで形成するものであったが、これとは別に、スイッチング素子をＭＯＳＦＥＴ以外の半導体素子等で形成しても、同様の作用及び効果を得ることができる。
さらに、前述の例では、期間Ｓ１、期間Ｓ２、期間Ｓ３、期間Ｓ１の順に遷移して所定の負荷電流を生成する昇降圧型レギュレータであったが、これとは別に、期間Ｓ１、期間Ｓ３、期間Ｓ２、期間Ｓ１の順に遷移して所定の負荷電流を生成する昇降圧型レギュレータもありうる。
以上のことにより、本発明は、前述の実施例に限定されることなく、その本質を逸脱しない範囲で更に多くの変更及び変形を含むものである。
ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４ スイッチング素子
Ｄ３，Ｄ４ ダイオード
Ｌ インダクタ（磁気素子）
ＲＳ１ 抵抗（電流検出手段）
ＣＭＰ コンパレータ
ＳＥＱ スイッチング制御手段
ＴＩＭ２，ＴＩＭ３ タイマー
Ｌｏａｄ 負荷
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧
Ｉｏｕｔ 負荷電流
ＧＮＤ 共通電位
Ｄ３，Ｄ４ ダイオード
Ｌ インダクタ（磁気素子）
ＲＳ１ 抵抗（電流検出手段）
ＣＭＰ コンパレータ
ＳＥＱ スイッチング制御手段
ＴＩＭ２，ＴＩＭ３ タイマー
Ｌｏａｄ 負荷
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧
Ｉｏｕｔ 負荷電流
ＧＮＤ 共通電位
Claims (9)
- 入力電圧から負荷電流を生成する昇降圧型電流レギュレータにおいて、
第１スイッチング素子と磁気素子と第２スイッチング素子とを有し、前記入力電圧に直列に接続する第１直列回路と、
第３スイッチング素子と前記磁気素子と第４スイッチング素子と負荷とを有し、前記負荷電流が流れる第２直列回路と、
前記第１スイッチング素子と前記磁気素子と前記第４スイッチング素子と前記負荷とを有し、前記入力電圧に接続する第３直列回路と、
前記第１直列回路に電流が流れる第１状態と、前記第２直列回路に電流が流れる第２状態と、前記第３直列回路に電流が流れる第３状態とを生成するスイッチング制御手段と、
前記磁気素子の電流を検出する電流検出手段と、
前記電流検出手段の出力と電流指令値とを比較するコンパレータと、
前記第２状態の時間を決定する第１のタイマーと、
前記第３状態の時間を決定する第２のタイマーとを備え、
前記コンパレータの出力に基づき前記第１状態から前記第２状態へ遷移し、前記第１のタイマーの出力に基づき前記第２状態から前記第３状態へ遷移し、前記第２のタイマーの出力に基づき前記第３状態から前記第１状態へ遷移する
ことを特徴とする昇降圧型電流レギュレータ。 - 前記スイッチング制御手段は、前記コンパレータの出力のピーク値に基づき、前記第１スイッチング素子をオフとし前記第２スイッチング素子をオフとする
ことを特徴とする請求項１記載の昇降圧型電流レギュレータ。 - 前記スイッチング制御手段は、前記第１のタイマーが所定の時間の後に生成する第１のトリガ出力に基づき、前記第１スイッチング素子をオンとする
ことを特徴とする請求項２記載の昇降圧型電流レギュレータ。 - 前記スイッチング制御手段は、前記第２のタイマーが所定の時間の後に生成する第２のトリガ出力に基づき、前記第２スイッチング素子をオンとし、
前記第２のタイマーは前記第１のトリガ出力に基づき動作する
ことを特徴とする請求項３記載の昇降圧型電流レギュレータ。 - 前記スイッチング制御手段は、前記第３状態の期間を、前記第１状態の期間及び前記第２状態の期間よりも大きくする
ことを特徴とする請求項４記載の昇降圧型電流レギュレータ。 - 前記第１のタイマーは、前記入力電圧と負荷に生ずる出力電圧とに基づく遅延時間を備え、
前記入力電圧が増加すると前記第２状態の期間が増加し、前記出力電圧が増加すると前記第２状態の期間が減少する
ことを特徴とする請求項４記載の昇降圧型電流レギュレータ。 - 前記第３スイッチング素子はダイオードで形成し、前記第４スイッチング素子はダイオードで形成する
ことを特徴とする請求項４記載の昇降圧型電流レギュレータ。 - 負荷に生ずる出力電圧を平滑する平滑キャパシタと、
前記出力電圧と基準電圧との差を増幅し、前記電流指令値を出力する誤差増幅器とを備える
ことを特徴とする請求項４記載の昇降圧型電流レギュレータ。 - 入力電圧から所定の負荷電流を生成する昇降圧型電流レギュレータの制御方法において、
第１スイッチング素子と磁気素子と第２スイッチング素子とを有し、前記入力電圧に直列に接続する第１直列回路と、
第３スイッチング素子と前記磁気素子と第４スイッチング素子と負荷とを有し、前記負荷電流が流れる第２直列回路と、
前記第１スイッチング素子と前記磁気素子と前記第４スイッチング素子と前記負荷とを有し、前記入力電圧に接続する第３直列回路と、
前記第１直列回路に電流が流れる第１状態と、前記第２直列回路に電流が流れる第２状態と、前記第３直列回路に電流が流れる第３状態とを生成するスイッチング制御手段と、
前記磁気素子の電流を検出する電流検出手段と、
前記電流検出手段の出力と電流指令値とを比較するコンパレータと、
前記第２状態の時間を決定する第１のタイマーと、
前記第３状態の時間を決定する第２のタイマーと、
前記磁気素子が前記入力電圧により励磁され、前記コンパレータの出力に基づき前記第１状態から前記第２状態へ遷移するステップと、
前記磁気素子が前記負荷電流に基づく出力電圧によりリセットされ、前記第１のタイマーの出力に基づき前記第２状態から前記第３状態へ遷移するステップと、
前記磁気素子が前記入力電圧と前記出力電圧との差により励磁またはリセットされ、前記第２のタイマーの出力に基づき前記第３状態から前記第１状態へ遷移するステップとを備える
ことを特徴とする昇降圧型電流レギュレータの制御方法。
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