KR100658536B1

KR100658536B1 - 어레이형 반도체 패키지

Info

Publication number: KR100658536B1
Application number: KR1020050110938A
Authority: KR
Inventors: 박종원
Original assignee: (주) 아모센스
Priority date: 2005-11-18
Filing date: 2005-11-18
Publication date: 2006-12-15
Also published as: CN101317277A

Abstract

본 발명은 사이즈 및 고휘도를 고려하여 LED칩의 어레이 면적을 최적화하고, 어레이시킨 다수개의 LED칩에 대한 열 방출을 효과적으로 수행하며 정전기 및 서지의 제거와 함께 노이즈를 효과적으로 제거하도록 한 어레이형 반도체 패키지에 관한 것으로, 전도성 재질의 하부 기판; 및 상기 하부 기판상에 적층되되, 상면에 다수개의 광원용 반도체 칩이 어레이되고, 정전기 및 서지를 차단하는 반도체 소자 및 노이즈 제거 회로가 설치된 상부 기판을 포함하고, 상기 어레이된 광원용 반도체 칩은 몰딩된 것이다.

Description

어레이형 반도체 패키지{Array type semiconductor package}

도 1은 본 발명의 실시예에 따른 어레이형 반도체 패키지의 등가회로도,

도 2는 본 발명의 실시예에 따른 어레이형 반도체 패키지의 평면도,

도 3은 도 2에 도시된 반도체 칩의 어레이 형상을 변형하여 도시한 도면,

도 4는 본 발명의 실시예에 따른 어레이형 반도체 패키지의 단면도,

도 5는 도 4에 도시된 금속 핀의 변형예,

도 6은 본 발명의 어레이형 반도체 패키지의 상부 기판 제작 설명에 채용되는 도면이다.

< 도면의 주요부분에 대한 부호의 설명 >

10 : 셀 12 : LED칩

14 : 입력단 16 : 출력단

18 : 전도체 20 : 바리스터

22 : 내부 댐 24 : 외부 댐

30 : 하부 기판 32 : 금속 핀

40 : 상부 기판 42 : 애노드 전극

44 : 캐소드 전극 46 : 와이어

48, 50 : 몰딩부

본 발명은 어레이형 반도체 패키지에 관한 것으로, 보다 상세하게는 다수개의 반도체 칩(에컨대, LED칩)이 어레이된 반도체 패키지에 관한 것이다.

발광다이오드(light emission diode, 이하, LED라 함)는 전기 에너지를 빛으로 변환시키는 중요한 고체 소자의 일종으로서, 일반적으로 2개의 상반된 도핑층 사이에 개재된 반도체 재료의 활성층을 포함한다. 2개의 도핑층 양단에 바이어스가 인가되면 정공과 전자가 활성층으로 주입된 후 그곳에서 재결합되어 빛이 발생된다. 활성층에서 발생된 빛은 모든 방향으로 방출되어 모든 노출 표면을 통해 반도체 칩 밖으로 탈출한다.

이러한 LED는 저전력, 고효율, 장수명 등의 장점이 있지만, 정전기 또는 역전압에 취약하다는 단점이 있다. 그리하여 대부분 LED의 정전압 특성을 개선하기 위하여 정전기 방지용인 제너 다이오드를 병렬로 연결하여 LED 패키지내에 일체로 패키징하거나, ESD 및 서지를 방지하기 위해 소형의 바리스터를 LED와 병렬로 연결하여 기판위에 실장 또는 내장하기도 한다.

현재 개발되고 있는 LED칩을 이용한 반도체 패키지의 휘도는 종래의 형광등이나 백열등에 미치지 못한다. 개별 LED 패키지(즉, 하나의 LED칩을 갖춘 패키지)의 광 휘도를 높이기 위해 LED칩 개선을 통한 휘도 향상을 추구하고 있으나, 현재 상태에서의 광 효율 및 광 휘도는 낮은 상태이다.

그리고, 현재 고휘도를 얻기 위해 LED칩 사이즈는 대형화되고 있으며, 개별 LED 패키지는 고휘도 및 고파워를 추구하는 추세이어서 소비 전력이 상승되고 있다. 즉, 대형화, 고휘도, 고파워로 진행되면서 LED칩의 효율은 증가하지만, 반대급부적으로 LED칩에서 PN접합시 발생하는 열문제가 심각한 이슈로 떠오르고 있다. 현재 LED칩에서는 입력되는 에너지의 20% 이내의 에너지가 빛으로 변환되고 나머지 80%의 에너지가 열로 손실되고 있다. 그로 인해 개별 LED 패키지에서 중요한 제조 포인트는 반사체의 반사 효율과 각도 등 빛의 지향각에 관한 부분과 LED 칩의 효율 및 신뢰성 등을 결정하는 열방출 문제에 대한 해법을 찾는 것이다.

현재 LED 패키지의 응용(application) 동향은 전자기기의 단순 인디케이터(indicator) ⇒ 모바일 폰의 플래쉬 램프 ⇒ 간접조명/LCD TV의 백라이트 유니트 ⇒ 직접조명으로 진행될 가능성이 높으며, 이에 따라 소비전력도 계속적으로 증가되는 추세이다.

이와 같은 응용 동향에 비추어 볼 때, 개별 LED 패키지로는 시장 요구를 충족시킬 수 없기 때문에 고휘도를 만족시킬 수 있는 어레이형 LED 패키지로의 진행이 필수적이다.

그런데, 그 어레이형 LED 패키지는 다수개의 LED칩을 집적화시킨 구조이기 때문에 그 다수개의 LED칩에서 발생되는 열을 얼마나 효과적으로 방출하느냐가 큰 이슈거리로 대두된다. 그리고, 다수개의 LED칩이 집적화되기 때문에 정전기 및 서지 뿐만 아니라 그 LED칩과 연결된 회로내의 노이즈를 효과적으로 제거해야 된다는 문제가 있다.

특히, 어레이형 LED 패키지의 경우 다수개의 LED칩을 어레이하기 때문에 개별 LED 패키지에 비해 패키지의 사이즈가 클 수 밖에 없고, 개별 LED 패키지에 비해 노이즈 제거회로를 추가로 갖추어야 하기 때문에 추가 부품 실장에 따른 사이즈의 증가 등의 문제점이 있다.

본 발명은 상기한 종래의 문제점을 해결하기 위해 제안된 것으로, 사이즈 및 고휘도를 고려하여 LED칩의 어레이 면적을 최적화하도록 한 어레이형 반도체 패키지를 제공함에 그 목적이 있다.

그리고, 본 발명의 다른 목적은 어레이시킨 다수개의 LED칩에 대한 열 방출을 효과적으로 수행하고 정전기 및 서지의 제거와 함께 노이즈를 효과적으로 제거하도록 한 어레이형 반도체 패키지를 제공함에 있다.

상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 어레이형 반도체 패키지는, 전도성 재질의 하부 기판; 및 상기 하부 기판상에 적층되되, 상면에 다수개의 광원용 반도체 칩이 어레이되고, 정전기 및 서지를 차단하는 반도체 소자 및 노이즈 제거 회로가 설치된 상부 기판을 포함하고,

상기 어레이된 광원용 반도체 칩은 몰딩된 것을 특징으로 한다.

바람직하게, 상기 하부 기판은 저면에 다수개의 금속 핀이 돌출된 금속 판으로 이루어지고, 상기 각각의 금속 핀에는 웨이브가 형성된다.

그리고, 상기 상부 기판은 다수의 세라믹 시트가 적층된 세라믹 기판이고, 상기 반도체 소자 및 노이즈 제거 회로중에서 적어도 하나는 세라믹 시트상에 패턴인쇄되어 형성된다.

또한, 상기 반도체 소자는 바리스터 또는 제너 다이오드로서 상기 어레이된 광원용 반도체 칩과 병렬로 연결된다.

그리고, 상기 각각의 광원용 반도체 칩은 형광체가 혼합된 몰딩재에 의해 1차 몰딩되고, 상기 1차 몰딩된 다수개의 광원용 반도체 칩을 포함하여 상기 상부 기판의 상면이 렌즈 형상으로 2차 몰딩된다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 어레이형 반도체 패키지에 대하여 설명하면 다음과 같다. 이하의 설명에서, 본 발명의 청구범위에 기재된 광원용 반도체 칩은 빛을 방출할 수 있는 반도체 소자가 칩형태로 제조된 것이라면 어떠한 것이라도 무방한데, 이하에서는 LED칩을 예시하였다. 그리고, 본 발명의 청구범위에 기재된 정전기 및 서지를 차단하는 반도체 소자는 바리스터 또는 제너 다이오드라고 하고서 설명한다.

도 1은 본 발명의 실시예에 따른 어레이형 반도체 패키지의 등가회로도이다.

동 도면에는, 7개의 LED칩(L1∼L7)이 입력단(IN)과 출력단(OUT) 사이에 접속된다. 그 7개의 LED칩(L1∼L7)은 직렬 및 병렬로 접속되는데, 상호 직렬 접속된 2개의 LED칩(L1, L2)을 제 1그룹이라고 하고, 상호 직렬 접속된 3개의 LED칩(L3, L4, L5)을 제 2그룹이라고 하며, 상호 직렬 접속된 2개의 LED칩(L6, L7)을 제 3그룹이라고 할 경우 그 각각의 그룹은 상호 병렬로 접속된다. 물론, 상기 LED칩(L1∼L7)이 그룹지어 상호 병렬로 접속되는 것이 아니라 각각의 LED칩(L1∼L7)이 병렬로 연결되어도 된다.

그리고, 도 1에서는 하나의 바리스터(VR)가 입력단(IN)과 출력단(OUT) 사이에서 상기 제 1 내지 제 3그룹의 LED칩(L1∼L7)에 대하여 병렬로 접속된다. 그 바리스터(VR)는 제너 다이오드로 대체되어도 된다.

그리고, 도 1에서는 노이즈 제거 회로가 출력단(OUT)과 접지단(GND) 사이에 설치된다. 그 노이즈 제거 회로는 상호 직렬로 접속된 캐패시터(C)와 저항(R)으로 구성된다. 물론, 그 노이즈 제거 회로를 인덕터(L) 및 저항(R)으로 구성시켜도 되고 인덕터(L) 및 캐패시터(C)로 구성시켜도 된다. 그리고, 도 1에서는 그 노이즈 제거 회로를 출력단(OUT)과 접지단(GND) 사이에 설치하였으나, 입력단(IN)과 접지단(GND) 사이에 설치하여도 된다. 도 1에서의 저항(R)은 예컨대 100∼200Ω의 범위내에서 트리밍되는 저항이 바람직하다. 물론, 그 저항(R)은 가장 최적의 값을 갖는 고정 저항이어도 된다.

도 2는 본 발명의 실시예에 따른 어레이형 반도체 패키지의 평면도로서, 도 1의 등가회로도에 근거하여 제조된 어레이형 반도체 패키지의 평면도이다.

도 2의 어레이형 반도체 패키지(100)에서, 벌집 모양으로 구획된 7개의 영역을 셀(10)이라고 한다. 그 각각의 셀(10)이 개별 LED 패키지가 되고, 그 각각의 셀 (10)에는 LED칩(12)이 구비된다. 각 셀(10)내의 LED칩(12)은 형광체 및 실리콘에 의해 1차 몰딩(코팅)된다. 그 실리콘을 대신하여 에폭시를 사용하여도 된다.

그리고, 입력단(14; V+)과 출력단(16;V-)의 사이에 바리스터(20)가 설치되는데, 그 바리스터(20)의 일단은 전도체(18)에 의해 입력단(14)에 접속되고, 그 바리스터(20)의 타단은 전도체(18)에 의해 출력단(16)에 접속된다.

도 2에서, 참조부호 22는 원형 띠 형상의 내부 댐(inner dam)이다. 그 내부 댐(22)은 상기 LED칩(12)을 몰딩하고 있는 형상을 원하는 형상(예컨대, 반구 형상, 평탄한 돔 형상)으로 유지하기 위한 것이다.

도 2에서, 참조부호 24는 원형 띠 형상의 외부 댐(outer dam)이다. 상기 어레이되어 있는 모든 LED칩(12) 및 그 주변은 실리콘 또는 에폭시에 의해 볼록 렌즈와 같이 만곡된 형상으로 몰딩되는데, 그 외부 댐(24)은 그 몰딩된 형상 즉 몰딩부(26)의 형상을 유지시켜 주기 위한 것이다. 그 내부 댐(22) 및 외부 댐(24)의 형상은 원형 띠 형상 뿐만 아니라 다각형 띠 형상이어도 된다.

도 2에서는 반사판을 도시하지 않았으나, 각 셀(10)별로 LED칩(12) 주변에 반사판이 설치되는 것으로 하여도 된다. 한편으로는, 각 셀(10)별로 갖추어진 LED칩(12)들을 하나의 LED칩으로 보고서 그 하나의 LED칩 주변에 반사판이 설치되는 것으로 하여도 된다.

한편, 도 2에서는 7개의 LED칩(12)을 예로 들어 설명하였는데, 그 LED칩의 수는 가감되어도 되고, 그 가감된 LED칩에 대한 어레이는 도 3에서와 같이 변형될 수 있다. 즉, 도 3a에서와 같이 1열 다행 형태, 도 3b에서와 같이 다열 다행 형태로 변형시킬 수 있다. 그리고, 도 3c에서와 같이 LED칩이 5개인 경우에는 외부 댐의 형상을 원형 형상으로 하여도 되고, 도 3d에서와 같이 7개의 LED칩에 대하여 외부 댐의 형상을 다각형으로 하여도 된다.

본 발명의 어레이형 반도체 패키지의 외관 형상은 그리 중요한 것이 아니다. 그 외관 형상은 광학 특성을 고려하여 그에 상응되는 형상으로 하면 된다.

도 4는 본 발명의 실시예에 따른 어레이형 반도체 패키지의 단면도이다.

도 4의 어레이형 반도체 패키지는, 전도성 재질의 하부 기판(30); 및 그 하부 기판(30)상에 적층된(접합된) 상부 기판(40)을 포함한다.

여기서, 상기 하부 기판(30)는 Cu, Al 등의 금속으로 된 기판으로서, 서멀 싱크(thermal sink)의 역할을 한다. 그리고, 그 하부 기판(30)의 저면에는 다수개의 금속 핀(32)이 돌출되는데, 그 다수개의 금속 핀(32)에 의해 열 방출 효율이 증대된다. 그리고, 도 5에서와 같이 상기 다수개의 금속 핀(32)에 웨이브를 형성시킴으로써 금속 핀(32)의 표면적을 보다 크게 하면 열 방출 효율이 더욱 증대된다. 상기 하부 기판(30)의 체적과 금속 핀(32)의 길이, 두께, 수에 따라 LED칩(12)의 최고 온도가 하기의 표 1과 같이 달라진다. 하기의 표 1에서는 금속 핀(32)의 웨이브는 반영하지 않았다.

(표 1)

하부 기판의 체적(mm)	금속 핀의 길이(mm)	금속 핀의 두께(mm)	금속 핀의 수	LED칩의 최고 온도(℃)
60602	6	1.4	6	93.2
			8	90.8
			10	89.9
			12	88.2
			14	88.1
62622	6	1.4	6	90.8
			8	88.4
			10	86.8
			12	86.1
			14	86
64642	6	1.4	6	89.1
			8	86.5
			10	84.9
			12	84.4
			14	84.1

상기 표 1에서와 같이, 하부 기판(30)의 체적과 금속 핀(32)의 길이, 두께, 수에 따라 LED칩(12)의 최고 온도가 달라지게 되므로, 원하는 최고 온도에 따라 선택적으로 채용하면 된다. 그리고, 상기 표 1에 제시된 데이터는 몇 가지의 예시일 뿐, 그 예시된 데이터로만 제한되는 것은 아니다.

그리고, 상기 상부 기판(40)은 적어도 1개 이상의 세라믹 시트의 적층에 의해 형성된 기판이다. 그 상부 기판(40)은 LED칩(12)을 고밀도로 실장할 수 있는 기판이면 어느 것이나 가능하다. 예를 들어, 이러한 상부 기판(40)으로는 알루미나(alumina), 수정(quartz), 칼슘지르코네이트(calcium zirconate), 감람석(forsterite), SiC, 흑연, 용융실리카(fusedsilica), 뮬라이트(mullite), 근청석(cordierite), 지르코니아(zirconia), 베릴리아(beryllia), 및 질화알루미늄(aluminum nitride), LTCC(low temperature co-fired ceramic) 등을 들 수 있다. 따라서, 상부 기판(40)의 재질은 특별히 한정하지는 않는다. 그 상부 기판(40)은 세라믹 시트 위에 금속 도체 배선 패턴을 형성하여 소성공정을 통해 적층형 세라믹 패키지(multi-layer ceramic package; MLP)로의 사용이 가능하다.

상기 상부 기판(40)의 상면에는 다수개의 LED칩(12)이 어레이되고, 상기 하부 기판(30)을 통해 유입되는 정전기 및 서지를 차단하는 바리스터(20)가 내장 또는 표면실장되며, 상기 어레이된 다수개의 LED칩(12)의 구동에 따른 노이즈를 제거하는 노이즈 제거 회로가 내부에 인쇄된다. 도 4에서는 노이즈 제거회로가 RC결합형태로 구현된 것으로 하였는데, LC 또는 RL결합형태로 하여도 된다. 도 4에서, 참조부호 h1과 h2 및 h3는 도전성 페이스트가 충전된 비어 홀이고, C1 및 C2는 각기 다른 세라믹 시트상에 형성된 전극 패턴으로서 상하로 마주보는 형상이다. 그 두개의 전극 패턴(C1, C2)에 의해 캐패시터가 형성된다. 도 4에서, 참조부호 R은 상기 전극 패턴(C1, C2)의 세라믹 시트와는 다른 세라믹 시트상에 형성된 저항 패턴이다. 그 저항 패턴(R)에 일단이 연결된 비어 홀(h3)의 타단은 상기 상부 시트(40)내의 다른 세라믹 시트에 형성된 접지 패턴(도시 생략)에 연결된다. 상기의 설명에서는 상기 전극 패턴(C1, C2)에 의해 캐패시터가 형성되는 것으로 하였으나, 그 전극 패턴(C1, C2)에 의해 바리스터가 형성되는 것으로 할 수도 있는데 이 경우에는 시트의 재질만 달리하여 제조하면 된다. 이와 같이, 별도의 칩 탑재 등이 필요없이 제조공정에서 필요한 기능에 대한 회로를 세라믹 시트상에 패턴인쇄하여 적층시킴으로써, 원하는 상부 기판(40)의 구현이 간단하게 이루어질 뿐만 아니라 사이즈의 축소가 가능하게 된다.

그리고, 상기 각각의 LED칩(12)은 와이어(46)를 통해 상호 이격되어 있는 애노드 전극(42)과 캐소드 전극(44)에 접속된다. 그 다수개의 애노드 전극(42)은 전 기적으로 상호 연결되고, 그 다수개의 캐소드 전극(44)은 전기적으로 상호 연결된다. 상기 LED칩(12)은 상기 캐소드 전극(44)상에 실장되는데, 도면에는 도시하지 않았지만 상기 LED칩(12)과 그 LED칩(12)이 실장되는 캐소드 전극(44) 사이는 절연물질에 의해 절연되어 있다. 물론, 필요에 따라서는 그 애노드 전극(42)을 캐소드 전극으로 하고 캐소드 전극(44)을 애노드 전극으로 교체할 수도 있는데, 이 경우에는 구동전원 인가방식을 반대로 하면 된다.

상기 어레이된 각각의 LED칩(12)은 1차몰딩되고, 상기 1차몰딩된 다수개의 LED칩(12)을 포함하여 상기 상부 기판(40)의 상면이 렌즈 형상으로 2차몰딩된다. 상기 1차 몰딩시에는 상기 각각의 LED칩(12)을 형광체 및 실리콘(또는 에폭시)으로 몰딩한다. 상기 2차 몰딩시에는 실리콘 또는 에폭시로 몰딩한다.

특히, 본 발명에서는 금속으로 된 하부 기판(30)과 세라믹 재질의 상부 기판(40)을 직접 맞닿게 접합시킴으로써, 다수개의 LED칩(12)이 어레이된 반도체 패키지에서의 열문제를 근본적으로 해결하였다. 그 하부 기판(30)은 다수개의 LED칩(12)에서 발생되는 열을 직접 방열하여 반도체 LED칩의 PN접합 온도가 상승하는 것을 방지한다. 그리고, 그 하부 기판(30)은 신뢰성 측면에서 열에 의해 LED칩(12)이 열화되는 현상을 감소시켜 칩의 수명을 향상시키고, 수지 또는 실리콘 등의 봉합재가 열에 의해 열화되는 현상을 감소시켜 신뢰성을 향상시킨다.

도 4에서, 미설명 부호 48 및 50은 몰딩부이다.

상술한 본 발명의 실시예에 따른 어레이형 반도체 패키지는 다음과 같은 개 괄적인 제조 공정 즉,

"1) 하부 기판(30)과 상부 기판(40)을 결합한다.(제 1공정이라 한다)

2) 상부 기판(40)상에 다수개의 LED칩(12)을 어레이한다.(제 2공정이라 한다)

3) 와이어(48)를 본딩한다.(제 3공정이라 한다)

4) LED칩(12)을 1차 몰딩한다.(제 4공정이라 한다)

5) LED칩(12)을 포함하여 기판의 상면에 대하여 2차 몰딩을 실시한다.(제 5공정이라 한다)"에 의해 제조된다.

상술한 개괄적인 제조 공정에 대해 보다 세부적으로 설명하면 다음과 같다.

(제 1공정의 설명)

먼저, 하부 기판(30)과 상부 기판(40)을 제작한다. 상기 하부 기판(30)의 경우는 소정 두께의 금속 판(예컨대, 알루미늄 판)을 이용하여 저면에 다수의 금속 핀(32)이 형성되게 주조하면 된다.

그리고, 상기 상부 기판(40)은 다음의 순서에 의해 제작된다. 우선, 소정 중량의 유리 세라믹 분말을 준비하고 PVB계 바인더(binder)를 유리 세라믹 분말 대비 소정 중량부 측량한 후 톨루엔/알코올(toluene/alcohol)계 솔벤트(solvent)에 용해시켜 그 유리 세라믹 분말에 함께 배합한다. 그리고 나서, 배합된 유리 세라믹 분말을 용기에 넣고 회전시켜 균일하게 섞는다(S12). 예를 들어, 50rpm으로 20시간 정도 볼밀(ball mill)을 통해 원하는 입경의 유리 세라믹 분말을 얻는다. 상기 예 로 든 50rpm과 20시간은 하나의 예시일 뿐, 볼밀내의 볼의 직경 및 양, 솔벤트 및 바인더의 양 등에 따라 가변된다. 상기 볼밀에서의 밀링(milling)을 거치게 되면 최초로 배합된 유리 세라믹 분말이 슬러리(slurry) 형태로 토출되는데, 그 토출되는 슬러리에는 기포가 어느 정도 존재하기 때문에 통상적으로 그 토출되는 슬러리내의 기포를 제거하기 위해 탈포를 실시한다. 탈포시 슬러리 표면이 급속히 건조되는 것을 방지하기 위해 슬러리를 교반하면서 진공에서 소정 시간 유지하도록 한다. 그리고 나서, 테이프 캐스터에 필름과 블레이드(blade)를 설치한 후에 필름을 서서히 이송시키면서 탈포된 슬러리를 투입하고, 블레이드를 통과한 슬러리를 건조시켜서 원하는 두께(예컨대, 필름위에 20∼150μm)의 세라믹 시트 형태로 롤에 감는다. 그 롤에 감겨진 세라믹 시트를 일정한 크기(치수)로 절단하고, 그 절단된 세라믹 시트에 비어 홀을 형성하고 그 비어 홀에 도전체 페이스트를 충전시킨다. 그 비어 홀은 층간 회로를 연결하는 역할을 한다. 그리고, 그 비어 홀이 충전된 세라믹 시트위에 스크린 프린팅 등의 후막 제조법 혹은 스퍼터링법, 증발법, 기상화학증착법, 졸겔 코팅법 등의 박막제조법으로 Ag, Pt, Pd 등의 도전성 페이스트를 형성시켜 각 층에 알맞은 내부 회로 패턴(예컨대, 인덕터, 저항, 바리스터, 캐패시터, 애노드 전극, 캐소드 전극 등의 패턴)를 인쇄한다. 예를 들어, RC결합형태의 노이즈 제거 회로를 구현하기 위해, 도 6의 (a)에서와 같이 각기 다른 세라믹 시트(CS)에 캐패시터를 위한 전극 패턴을 형성시키되, 어느 한 세라믹 시트(CS)의 전극 패턴(C1)과 다른 한 세라믹 시트(CS)의 전극 패턴(C2)이 서로 마주보게 형성시킨다. 그리고, 도 6의 (b)에서와 같이 세라믹 시트(CS)에 저항 패턴(R)을 형성시킨다. 그 전극 패턴(C1, C2) 및 저항 패턴(R)에는 비어 홀(도시 생략)이 형성되어 있다. 그리고, 그 전극 패턴(C1, C2) 및 저항 패턴(R)의 형상은 도 6의 (a),(b)에 도시된 형상 뿐만 아니라 다른 형상이어도 된다.

이와 같이 내부 회로 패턴이 인쇄된 세라믹 시트를 건조한 후에 각각의 세라믹 시트를 원하는 성형체가 될 수 있도록 종합적으로 적층한다. 그리고 나서, 그 적층된 세라믹 시트를 대략 3000psi 정도의 압력 및 80∼100℃ 온도에서 가압하여 성형체로 만든다. 그 3000psi 정도의 압력 및 80∼100℃ 온도는 하나의 예시일 뿐 상황에 따라 가변될 수 있다. 이와 같이 하여 형성된 성형체는 다량으로 어레이되어 있는데, 그 어레이된 성형체들을 각각의 단품상태의 성형체로 만들기 위해 절단한다. 그 후, 단품상태의 성형체들에 대하여 바인더 및 솔벤트를 제거하기 위해 번아웃(burn out)을 실시함과 더불어 그 단품상태의 성형체들을 산화 분위기에서 대략 800∼950℃ 온도에서 소성한다. 그 소성에 의해 유리 세라믹이 연화 및 용융되어 원하는 형상의 상부 기판(40)이 완성된다.

이와 같이 하여 제작된 하부 기판(30)과 상부 기판(40)을 솔더 페이스트 또는 유전체 페이스트를 이용하여 결합시킨다. 즉, 상기 하부 기판(30)의 표면(즉, 상부 기판(40)과 접하게 되는 계면)에 다수의 금속층을 형성시키고 상기 상부 기판(40)의 표면(즉, 하부 기판(30)과 접하게 되는 계면)에 다수의 금속층을 형성시킨다. 이후에는, 상기 하부 기판(30)의 접합면과 상기 상부 기판(40)의 접합면 사이에 솔더 페이스트 또는 유전체 페이스트를 개재시키고서 리플로우를 진행시켜서 그 하부 기판(30)과 상부 기판(40)을 단단히 결합시킨다.

금속으로 된 하부 기판(30)과 세라믹으로 된 상부 기판(40)을 솔더 페이스트를 이용하여 상호 결합(접합)시키는 방법에 대해 보다 자세히 설명하면 다음과 같다. 솔더 페이스트를 이용할 경우 금속과 세라믹을 직접 접합시킬 수 없으므로 상기 금속으로 된 하부 기판(30)의 표면 및 세라믹으로 된 상부 기판(40)의 표면에 금속층들을 형성시키는 공정이 선행되어야 하다. 그에 대한 설명을 먼저 한다.

하부 기판(30)의 경우, 상기 판 형상의 하부 기판(30)의 표면(즉, 상부 기판(40)과 접촉할 부위)에 제 1 및 제 2금속층을 형성한다. 제 1금속층에 대해서는 Ni를 사용하여 도금한다. Ni는 리플로우(reflow)공정 진행시 제 2금속층이 솔더와의 반응에 의하여 박리되는 것을 방지해 준다. 상기 제 1금속층을 위한 도금방법은 전해 도금법 또는 무전해 도금법이 사용된다. 이후, 상기 제 1금속층위에 제 2금속층을 형성시키는데, Ag, AgPd, Au 등을 사용하여 도금한다. Ag를 사용하는 이유는 와이어 본딩이 가능하고 빛을 반사시키는 반사체의 역할을 하며 솔더와의 반응이 우수하기 때문이다. AgPd를 사용하는 이유는 솔더와의 반응이 우수하고 리칭(reaching) 현상이 방지되기 때문이다. Au를 사용하는 이유는 와이어 본딩이 우수하고 솔더와의 반응이 우수하기 때문이다. 각각의 조건 등을 고려하여 제 2금속층의 도금재질을 결정하면 된다. 그 제 2금속층의 도금방법은 전해도금법(무전해 도금도 가능) 또는 스퍼터링법(또는 이베포레이션(evaporation))이 사용된다.

한편, 상부 기판(40)의 경우, 세라믹으로 된 상기 상부 기판(40)의 표면(즉, 하부 기판(30)과 접촉할 부위)에 Ag 또는 AgPd계열의 금속을 이용하여 제 1금속층을 형성한 후에 그 제 1금속층에 Ni의 제 2금속층을 형성하고 나서 상기 제 2금속 층에 Ag 또는 Au의 제 3금속층을 형성한다. 상기 제 1금속층은 상기 상부 기판(40)에 금속층들을 형성하기 위한 것이다. 상기 제 1금속층을 형성시킬 때에는 그 Ag 또는 AgPd계열의 금속을 미세 분말로 만들어 유기 바인더와 혼합하여 페이스트화한 후에 상기 상부 기판(40)의 표면에 인쇄하는 공법이 사용된다. AgPd의 경우 Pd의 비율은 세라믹 재료와의 물성을 고려하여 선택된다. 상기 상부 기판(40)의 표면에 제 1금속층을 형성할 때에는 1) 상기 상부 기판(40)과 제 1금속층을 동시 소결하는 방법, 2) 상기 상부 기판(40)을 먼저 소결한 후에 제 1금속층을 형성하고 나서 재소결하는 방법중에서 어느 한 방법을 사용하면 된다. 그리고, 상기 첫 번째 방법에서의 동시 소결시의 온도는 800∼1000℃로 하고 산화 분위기에서 동시 소결이 진행된다. 상기 두 번째 방법에서의 세라믹의 소결 온도는 800∼1000℃로 하고 재소결시 산화 분위기에서 재소결이 진행되며 재소결시 세라믹과 소결 수축비가 유사한 요구 조건이 추가된다. 상기 상부 기판(40)의 제 1금속층을 스퍼터링 방식 또는 이베퍼레이션(evaporation)을 이용하여 형성하기도 한다. 그리고, 상기 제 2금속층을 상기 제 1금속층위에 형성시키는데, Ni를 사용하여 도금한다. 이후에는, 상기 제 3금속층을 상기 제 2금속층위에 형성시키는데, Ag, AgPd, Au 등을 사용하여 도금한다.

이와 같이 하여 상기 하부 기판(30)의 표면에 제 1 및 제 2금속층을 형성시키고, 상부 기판(40)의 표면에 제 1 내지 제 3금속층을 형성시킨 이후에는, 상기 하부 기판(30)의 접합면 및 상기 상부 기판(40)의 접합면 사이에 솔더 페이스트를 개재시켜 상호 접합시킨다. 상기 솔더 페이스트는 200∼400℃에서 연화되는 무연 솔더 크림을 페이스트로 사용한다. 상기 솔더 페이스트를 상기 하부 기판(30)과 상부 기판(40)간의 접합 계면에 개재시킨 후에 상호 접합할 때의 리플로우(reflow) 조건은 산화분위기(즉, 공기(air)) 또는 환원분위기(N₂ 가스 상태 또는 H₂가스 상태)에서 리플로우가 진행된다. 그리고, 상기 솔더 페이스트를 사용하여 상기 하부 기판(30)과 상부 기판(40)을 접합시킬 때에는 공정점 본딩(eutectic bonding) 방법이 사용된다. 그리고, 도면에는 도시되지 않았지만 상기 솔더 페이스트에 함유된 수지(resin)의 용융 및 기화로 인한 기공 부분들을 효과적으로 제거하기 위해 그 하부 기판(30) 및 상부 기판(40)에 기포가 빠져 나갈 수 있는 소정 직경의 다수의 홀이 미리 형성된 것으로 보면 된다.

한편, 유전체 페이스트를 이용하여 하부 기판(30)과 상부 기판(40)을 상호 결합시키는 방법은 상술한 솔더 페이스트를 이용한 경우와 비교하여 볼 때 솔더 페이스트가 아닌 유전체 페이스트를 이용하였다는 점에서 차이날 뿐 나머지 공정부분은 동일하므로, 그에 대한 설명은 생략한다.

물론, 위에 예시한 방법 이외로 다른 공지된 방법이 있다면 사용가능하다.

(제 2공정의 설명)

LED칩(12)을 상부 기판(40)의 캐소드 전극(44)상에 접합시키는 방법으로는 공정점 본딩(eutectic bonding) 방법, Ag 페이스트를 이용한 본딩 방법, 및 플립 본딩(flip bonding) 방법 등이 있다. 공정점 본딩 방법에서는 LED칩(12)의 저면( 즉, 금속면임)과 상부 기판(40)의 금속면(예컨대, 캐소드 전극(44))을 150∼250℃ 정도의 온도와 40∼80g 정도의 중량 및 5∼30 ms 정도의 시간으로 공정점 결합을 실시하면 된다. Ag 페이스트를 이용한 본딩 방법에서는 상부 기판(40)에서 LED칩(12)이 부착될 부위에 Ag페이스트를 찍어둔 후에 LED칩(12)을 그 Ag 페이스트위에 부착하고서 120∼180℃ 정도의 온도를 가하여 LED칩(12)과 Ag페이스트가 견고하게 밀착되게 하면 된다. 플립 본딩 방법에서는 LED칩(12)과 상부 기판(40) 사이에 볼 형상의 범프(bump)를 개재하고서 본딩하면 된다. 플립 본딩 방법을 이용하면 후속의 와이어 본딩 공정이 필요없게 된다.

(제 3공정 설명)

상부 기판(40)상의 각 캐소드 전극(44)상에 본딩되어 있는 LED칩(12)에 대해 와이어(46)를 이용하여 해당하는 애노드 전극(42) 및 캐소드 전극(44)과 납땜연결시킴으로써 회로간을 연결시킨다.

(제 4공정 설명)

와이어 본딩을 마친 각각의 LED칩(12)에 대하여 형광체 및 실리콘(또는 에폭시)을 사용하여 그 LED칩(12)의 주변을 일정하게 몰딩(코팅)한다. 즉, 각각의 LED칩(12)의 주변에 내부 댐(22)을 형성하고 디스펜서(dispenser)를 이용하여 그 내부 댐(22)의 내부에 형광체 및 실리콘(또는 에폭시)을 주입한다. 이때, 그 주입되는 형광체의 중량%는 3∼8wt%이고, 실리콘 또는 에폭시의 농도는 2000cps이다. 이와 같이 주입된 형광체 및 실리콘(또는 에폭시)에 의해 성형되는 몰딩부(48)의 형상이 원하는 형상(예컨대, 반구 형상 또는 평탄 돔 형상 등)이 되면 더 이상의 주입을 정지한 후에 150℃에서 3시간 정도 경화시킨다. 이와 같이 하게 되면 몰딩부(48)의 형상이 완전히 성형된다. 그리고, 상기에 기재된 형광체의 중량%, 실리콘 또는 에폭시의 농도, 경화온도 및 시간은 하나의 예일 뿐, 반드시 그러한 조건만을 만족시킬 필요는 없고 필요에 따라서는 다른 값을 적용시켜도 된다.

(제 5공정 설명)

제 4공정에서의 1차 몰딩이 종료되면, 상부 기판(40)의 상면 외측부를 따라 외부 댐(24)을 형성하고서 디스펜서를 이용하여 그 외부 댐(24)의 내부에 점도가 높은 소정의 실리콘 또는 에폭시를 주입한다. 그리고, 그 외부 댐(24)은 원형 또는 다각형의 형상이다. 이와 같이 주입된 실리콘 또는 에폭시에 의해 성형되는 몰딩부(50)의 형상이 원하는 지향각을 얻을 수 있는 형상(예컨대, 렌즈 형상)이 되면 더 이상의 주입을 정지한 후에 경화시킨다. 이와 같이 하게 되면 상기 상부 기판(40)의 상면(전면)에는 렌즈 형상의 몰딩부(50)가 완전히 성형된다. 상술한 몰딩부(50)의 성형 방식은 인젝션(injection) 몰딩 방식으로서, 액상의 실리콘 또는 에폭시를 이용한 것이다.

상기 몰딩부(50)를 성형하기 위한 다른 방식으로는 파우더를 이용하는 트랜스퍼(transfer) 몰딩 방식이 있다. 그 트랜스퍼 몰딩 방식에 따르면, 상기 제 4공정의 1차 몰딩까지 마친 기판을 일정한 패키지 형상의 하판 금형상에 올려 놓고 상 판 금형으로 덮은 후에 EMC(Epoxy Mold Compound)를 소정의 고온 및 압력 조건으로 녹여서 원하는 렌즈 형상의 몰딩부(50)를 완성하게 된다.

한편, 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 그러한 수정 및 변형이 가해진 기술사상 역시 이하의 특허청구범위에 속하는 것으로 보아야 한다.

이상 상세히 설명한 바와 같이 본 발명에 따르면, 기판상에 다수개의 LED칩을 어레이하고 효과적인 열 방출을 위해 그 다수개의 LED칩이 어레이된 기판 밑에 금속으로 된 기판을 접합시킴으로써, 고휘도를 실현함과 더불어 열 방출이 효과적으로 이루어지게 된다.

그리고, 기판에 정전기 및 서지를 제거하기 위한 반도체 소자 및 노이즈를 제거하기 위한 회로를 내장시키거나 표면실장시킴으로써, 패키지의 공간을 최대한 활용하여 패키지의 사이즈를 최대한 축소시킴과 더불어 정전기와 서지 및 노이즈를 제거한 어레이형 반도체 패키지의 제공이 가능하게 된다.

또한, 기판 상면에 실리콘 또는 에폭시를 이용하여 렌즈 형상으로 코팅함으로써, 별도의 렌즈 또는 개별 렌즈가 필요없게 된다.

Claims

전도성 재질의 하부 기판; 및

상기 하부 기판상에 적층되되, 상면에 다수개의 광원용 반도체 칩이 어레이되고, 정전기 및 서지를 차단하는 반도체 소자 및 노이즈 제거 회로가 설치된 상부 기판을 포함하고,

상기 어레이된 광원용 반도체 칩은 몰딩된 것을 특징으로 하는 어레이형 반도체 패키지.
제 1항에 있어서,

상기 하부 기판은, 저면에 다수개의 금속 핀이 돌출된 금속 판으로 이루어진 것을 특징으로 하는 어레이형 반도체 패키지.
제 2항에 있어서,

상기 각각의 금속 핀에는 웨이브가 형성된 것을 특징으로 하는 어레이형 반도체 패키지.
제 1항에 있어서,

상기 상부 기판은 다수의 세라믹 시트가 적층된 세라믹 기판이고, 상기 반도체 소자 및 노이즈 제거 회로중에서 적어도 하나는 세라믹 시트상에 패턴인쇄되어 형성된 것을 특징으로 하는 어레이형 반도체 패키지.
제 1항에 있어서,

상기 반도체 소자는 바리스터 또는 제너 다이오드로서 상기 어레이된 광원용 반도체 칩과 병렬로 연결된 것을 특징으로 하는 어레이형 반도체 패키지.
제 1항에 있어서,

상기 각각의 광원용 반도체 칩은 형광체가 혼합된 몰딩재에 의해 1차 몰딩되고, 상기 1차 몰딩된 다수개의 광원용 반도체 칩을 포함하여 상기 상부 기판의 상면이 렌즈 형상으로 2차 몰딩된 것을 특징으로 하는 어레이형 반도체 패키지.
제 1항 내지 제 6항중의 어느 한 항에 있어서,

상기 각각의 광원용 반도체 칩은 LED칩으로 이루어진 것을 특징으로 하는 어레이형 반도체 패키지.