KR100610396B1 - 마스크를 통한 측면 과성장에 의한 질화갈륨 반도체층을 제조하는 방법 및 제조된 질화갈륨 반도체 구조 - Google Patents

마스크를 통한 측면 과성장에 의한 질화갈륨 반도체층을 제조하는 방법 및 제조된 질화갈륨 반도체 구조 Download PDF

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Abstract

질화갈륨 반도체층이 제 1 개구부 어레이를 갖는 제 1 마스크(106)로 하부 질화갈륨층(104)를 마스킹하고 상기 하부 질화갈륨층(104)을 상기 개구부 어레이를 통해 상기 제 1 마스크 상으로 확장하여, 제 1 과성장된 질화갈륨층(108a, b)를 형성함으로써 제조된다. 상기 제 1 과성장층은 제 2 개구부 어레이를 갖는 제 2 마스크(206)로 마스킹된다. 상기 제 2 개구부 어레이는 상기 제 1 개구부 어레이로부터 측면방향으로 오프셋된다. 이어서, 상기 제 1 과성장된 질화갈륨층(108a, b)이 상기 제 2 개구부 어레이를 통해 상기 제 2 마스크(206) 상으로 성장되어, 제 2 과성장된 질화갈륨 반도체층(208a, b)을 형성한다. 이어서, 상기 제 2 과성장된 질화갈륨 반도체층 내에 마이크로 전자소자(210)가 형성될 수 있다.

Description

마스크를 통한 측면 과성장에 의한 질화갈륨 반도체층을 제조하는 방법 및 제조된 질화갈륨 반도체구조{Methods of fabricating gallium nitride semiconductor layers by lateral overgrowth through masks, and gallium nitride semiconductor structures fabricated thereby}
본 발명은 마이크로 전자소자와 제조방법에 관한 것으로, 더욱 상세하게는 질화갈륨 반도체 소자 및 그 제조방법에 관한 것이다.
질화갈륨(Gallium Nitride)은 트랜지스터, 필드 이미터(Field Emitter) 및 광전자 소자를 포함하여 그러나 이에 국한되지 않고 마이크로 전자소자(microelectronic devices)용으로 폭넓게 연구되고 있다. 여기서 사용되는 질화갈륨은 질화알루미늄갈륨(Aluminum Gallium Nitride), 질화인듐갈륨(Indium Gallium Nitride) 및 질화알루미늄인듐갈륨(Aluminum Indium Gallium)의 합금을 포함하는 개념으로 이해된다.
질화갈륨 기반의 마이크로 전자소자를 제조하는데 주된 문제는 결함밀도가 낮은 질화갈륨 반도체층을 제조하는 것이다. 질화갈륨이 성장되는 기판은 결함밀도에 영향을 미치는 하나의 인자로 알려져 있다. 이에 따라, 비록 질화갈륨층이 사파이어 기판상에 성장되어 왔지만, 탄화규소(silicon carbide) 기판에 독자적으로 형성된 질화알루미늄 버퍼층(buffer layers) 위에 질화갈륨을 성장시키는 방법이 결함밀도를 감소시키는 것으로 알려져 있다. 이러한 개선에도 불구하고 결함밀도의 지속적인 감소가 바람직하다.
마스크(mask) 내의 개구부를 통한 질화갈륨구조를 제조하는 방법 또한 알려져 있다. 예를 들면, 필드 이미터 어레이(array)를 제조하는데 있어서, 스트라이프(stripe) 또는 원형으로 패턴된 기판 상에 질화갈륨을 선택적으로 성장하는 방법이 알려져 있다. 예로써, 1996년 12월 Proceedings of Materials Research Society에 실린 공동발명자 남(Nam)씨 등의 "Selective Growth of GaN and Al0.2Ga0.8N on GaN/AlN/6H-SiC(0001) Multilayer Substrates Via Organometallic Vapor Phase Epitaxy"라는 제하의 논문 및 1997년 5월 Japanese Journal of Applied Physics(Vol. 36, Part 2, No 5A, pp L532~L535)에 실린 "Growth of GaN and Al0.2Ga0.8N on Patterned Substrate via Organometallic Vapor Phase Epitaxy"라는 제하의 논문을 보라. 이 논문들에 게시된 대로 특정한 조건에서 바람직하지 않은 릿지(ridge) 성장 또는 측면(lateral) 과성장이 발생할 수 있다.
1997년 11월 Applied Physics Letters(Vol. 71, No. 18, pp. 2638~2640)에 실린 남(Nam)씨 등의 "Lateral Epitaxy of Low Defect Density GaN Layers Via Organometallic Vapor Phase Epitaxy"라는 제하의 논문에는, 유기금속기상 측면(lateral)에피택시와 GaN/AlN/6H-SiC(0001) 기판 상의 SiO2 마스크 상에 한정되고 3㎛ 간격으로 떨어진 폭 3㎛의 윈도우 내에 증착된 GaN 스트라이프로부터 시작된 GaN층의 합체가 보고되었다. 측면 과성장(lateral overgrowth)의 범위와 미세구조상 특징은 스트립의 방향성에 크게 의존하고 있다. AlN 버퍼층을 가진 하부 GaN층의 계면으로부터 발생한 고밀도의 스레딩전위는, 윈도우 영역에서 성장된 GaN 내에 갇히게 된다. 이에 비하여, 과성장된 영역은 매우 낮은 밀도의 전위를 가지게 된다. 합체된 층은 0.25㎚의 평균(rms) 표면거칠기(surface roughness)를 가지게 된다.
유럽특허출원 EP 0 852 416 A1에는 기판을 부분적으로 개구시키는 비정질구조를 가진 절연체가 상기 기판상에 형성된다. 적어도 질소원자를 구성요소로 포함하는 복합반도체가 절연체상에 증착되어 개구부에 의해 노출된 기판은 반도체물질을 형성하게 된다. 제 1 반도체물질 또는 제 1 반도체물질과 상기 제 1 반도체물질 상에 성장된 다른 반도체물질로 구성된 반도체물질이 처리되어 반도체 소자를 형성하게 된다.
본 발명의 목적은 질화갈륨 반도체층을 제조하는 개선된 방법과 그러한 방법으로 제조된 개선된 질화갈륨 반도체층을 제공하는데 있다.
본 발명의 다른 목적은 낮은 결함밀도를 가진 질화갈륨 반도체층을 제조하는 방법 및 그 방법으로 제조된 질화갈륨 반도체층을 제공하는데 있다.
본 발명에 따르면, 본 발명의 이러한 목적들 및 다른 목적들은 하부의 질화갈륨층을 측면성장시켜 질화갈륨 반도체층을 제조함으로써, 측면성장된(laterally grown) 질화갈륨 반도체층을 형성하고, 상기 측면성장된 질화갈륨 반도체층 내에 마이크로 전자소자를 형성함에 의해 달성된다. 바람직한 일 실시예에 따르면, 질화갈륨 반도체층은 그 내부에 개구부 어레이(array of openings)를 갖는 마스크로 하부의 질화갈륨층을 마스킹(masking)하고, 하부 질화갈륨층을 상기 개구부 어레이를 통하여 마스크 상으로 성장시켜, 과성장된(overgrown) 질화갈륨 반도체층을 형성함으로써 제조된다. 마이크로 전자소자는 상기 과성장된 질화갈륨 반도체층 내에 형성될 수 있다.
본 발명의 이러한 관점에 따르면, 비록 전위(dislocation) 결함이 하부 질화갈륨층으로부터 수직방향으로 마스크 개구부 위에 성장된 질화갈륨층으로 전파될 수 있지만, 과성장된 질화갈륨막은 상대적으로 저결함(defect-free)이다. 따라서, 고성능 마이크로 전자소자가 과성장된 질화갈륨 반도체층 내에 형성될 수 있다.
본 발명의 다른 관점에 따르면, 상기 과성장된 질화갈륨 반도체층은 상기 과성장된 질화갈륨층이 마스크 위에서 합체할 때까지 과성장되어, 연속된 과성장된 단결정의 질화갈륨 반도체층을 형성한다. 그리하여 상기 과성장층은 합체 영역 내에 상대적으로 저결함을 가지는 과성장 영역과 마스크 개구부 위에 상대적으로 높은 결함을 가지는 영역을 가진다.
본 발명의 다른 관점에 따르면, 질화갈륨막은 하부 질화갈륨층을 측면 성장시킴으로써 제 1 측면성장된 질화갈륨 반도체층을 형성함에 의해, 그리고 상기 제 1 측면성장된 질화갈륨층을 측면성장시킴으로써 제 2 측면성장된 질화갈륨 반도체층을 형성함에 의해 제조된다. 마이크로 전자소자는 상기 제 2 측면성장된 질화갈륨 반도체층 내에 형성될 수 있다.
더욱 상세하게는, 본 발명의 일 실시예에 따르면, 질화갈륨 반도체층은 제 1 개구부 어레이를 가진 제 1 마스크로 하부의 질화갈륨층을 마스킹하고 상기 하부 질화갈륨층을 상기 제 1 개구부를 통해 성장시켜 제 1 과성장된 질화갈륨 반도체층을 형성함에 의해 제조된다. 상기 제 1 과성장층은 제 2 개구부 어레이를 가진 제 2 마스크로 마스킹된다. 상기 제 2 개구부 어레이는 상기 제 1 개구부 어레이로부터 측면방향으로 오프셋(offset)되어 있다. 상기 제 1 과성장된 질화갈륨층은 상기 제 2 개구부를 통하여 상기 제 2 마스크 위로 성장되어, 제 2 과성장된 질화갈륨 반도체층을 형성한다. 그리하여 마이크로 전자소자는 상기 제 2 과성장된 질화갈륨 반도체층 내에 형성된다.
본 발명의 이러한 관점에 따르면, 비록 전위결함이 상기 하부 질화갈륨층으로부터 상기 제 1 마스크 개구부 위의 성장된 질화갈륨층으로 수직방향으로 전파될 수도 있지만, 상기 제 1 과성장된 질화갈륨층은 상대적으로 결함이 적다. 더우기, 상기 제 2 개구부 어레이가 제 1 개구부 어레이로부터 측면으로 오프셋되어 있기 때문에 상대적으로 저결함인 상기 과성장된 제 1 질화갈륨층은 상기 제 2 개구부 어레이를 통하여 제 2 마스크 위로 진행한다. 따라서 고성능의 마이크로 전자소자는 제 2 과성장된 질화갈륨 반도체층 내에 형성될 수 있다.
본 발명의 다른 측면에 따르면, 상기 제 2 과성장된 질화갈륨 반도체층은 상 기 제 2 과성장된 질화갈륨층이 제 2 마스크 상에서 합체될 때까지 과성장되어, 연속 과성장된 단결정 질화갈륨 반도체층을 형성한다. 그리하여 연속 과성장층 전부는 하부의 질화갈륨층에 비해 상대적으로 저결함이 된다.
상기 제 1 및 제 2 질화갈륨 반도체층은 유기금속기상에피택시법(Metal Organic Vapor Phase Epitaxy; MOVPE)에 의해 성장될 수 있다. 바람직하게는 마스크 내의 상기 개구부들은 하부의 질화갈륨층의 <1 -1 0 0>방향을 따라 배열된 스트라이프들이다. 상기 과성장된 질화갈륨층은 트리에틸갈륨(triethylgallium; TEG)과 암모니아(NH3) 전구체를 사용하여 1000~1100℃의 온도 및 45 Torr의 압력에서 성장될 수 있다. 바람직하게는, 13~39 ×10-6 mol/min의 TEG와 1500 sccm의 NH3가 3000 sccm의 H2 희석제와 함께 조합되어 사용된다. 가장 바람직하게는, 1100℃의 온도 및 45 Torr의 압력에서 26 ×10-6 mol/min의 TEG, 1500 sccm의 NH3 및 3000 sccm의 H2가 사용된다. 상기 하부 질화갈륨층은 바람직하게는 그 자체로 질화알루미늄과 같은 버퍼층을 구비하는 기판, 6H-SiC(0001)와 같은 기판 상에 형성된다.
본 발명에 따른 질화갈륨 반도체층은 하부 질화갈륨층, 상기 하부 질화갈륨층으로부터 확장된 측면 질화갈륨층 및 상기 측면 질화갈륨층 내의 복수개의 마이크로 전자소자를 포함한다. 바람직한 실시예에서, 본 발명에 따른 질화갈륨 반도체구조는 하부 질화갈륨층과 상기 하부 질화갈륨층 상에 개구부 어레이를 갖는 패턴층(예컨대 마스크)을 포함한다. 수직 질화갈륨층은 상기 개구부 어레이를 통해 상 기 하부 질화갈륨층으로부터 확장된다. 측면 질화갈륨층은 상기 하부 질화갈륨층과는 달리 상기 수직 질화갈륨층으로부터 상기 패턴층 상으로 확장된다. 광전자소자 및 필드 이미터를 포함하나 이에 한정되지 않는 복수개의 마이크로 전자소자가 상기 측면 질화갈륨층 내에 형성된다.
바람직하게는, 상기 측면 질화갈륨층은 연속된 단결정 질화갈륨 반도체층이다. 상기 하부 질화갈륨층과 상기 수직 질화갈륨층은 모두 소정의 결함밀도를 가지며, 상기 측면 질화갈륨 반도체층은 상기 소정의 결함밀도보다 낮은 결함밀도를 가진다. 따라서 낮은 결함밀도의 질화갈륨 반도체층이 형성되어, 고성능의 마이크로 전자소자의 생산이 가능하게 된다.
본 발명에 따른 다른 질화갈륨 반도체구조는 하부 질화갈륨층, 상기 하부 질화갈륨층으로부터 확장된 제 1 측면 질화갈륨층 및 상기 제 1 측면 질화갈륨층으로부터 확장된 제 2 측면 질화갈륨층을 포함한다. 복수개의 마이크로 전자소자는 상기 제 2 측면 질화갈륨층 내에 제공된다.
바람직한 실시예에 의하면, 본 발명에 따른 질화갈륨 반도체구조는 하부 질화갈륨층 및 상기 하부 질화갈륨층 상에서 그 내부에 제 1 개구부 어레이를 갖는 제 1 마스크를 포함한다. 제 1 수직 질화갈륨층은 상기 하부 질화갈륨층으로부터 상기 제 1 개구부 어레이를 통해 확장된다. 제 1 측면 질화갈륨층은 상기 하부 질화갈륨층과는 달리 상기 수직 질화갈륨층으로부터 상기 마스크로 확장된다. 상기 제 1 측면 질화갈륨층 상의 제 2 마스크는 그 내부에 상기 제 1 개구부 어레이로부터 측면으로 오프셋된 제 2 개구부 어레이를 가진다. 제 2 수직 질화갈륨층은 상기 제 1 측면 질화갈륨층으로부터 상기 제 2 개구부 어레이를 통해 확장된다. 제 2 측면 질화갈륨층은 상기 제 1 측면 질화갈륨층과는 달리 상기 제 2 수직 질화갈륨층으로부터 상기 제 2 마스크로 확장된다. 광전자소자 및 필드 이미터를 포함하나 이에 한정되지 않는 복수개의 마이크로 전자소자가 상기 제 2 수직 질화갈륨층 및 상기 제 2 측면 질화갈륨층 내에 형성된다.
바람직하게는, 상기 제 2 질화갈륨층은 연속된 단결정 질화갈륨 반도체층이다. 상기 하부 질화갈륨층은 소정의 결함밀도를 포함하고, 상기 제 2 수직 및 측면 질화갈륨 반도체층은 상기 소정의 결함밀도보다 낮은 결함밀도를 가진다. 따라서 측면으로 오프셋된 마스크를 사용함으로써, 연속되고 저결함밀도를 가진 질화갈륨 반도체층이 생산될 수 있고, 고성능 마이크로 전자소자의 생산이 가능하게 된다.
도 1은 본 발명에 따른 질화갈륨 반도체구조의 제 1 실시예의 단면도이다.
도 2 내지 도 5는 본 발명에 따른 중간 제조 단계동안 도 1의 구조의 단면도들이다.
도 6은 본 발명에 따른 질화갈륨 반도체구조의 제 2 실시예의 단면도이다.
도 7 내지 도 14는 본 발명에 따른 중간 제조 단계동안 도 6의 구조의 단면도들이다.
본 발명은 바람직한 실시예를 도시한 첨부된 도면을 참조하여 이하에서 보다 충분히 설명될 것이다. 그러나, 본 발명은 많은 다른 형태로 실현될 수 있고 여기에서 설명된 실시예에 국한되는 의미로 해석되어서는 안된다. 오히려 본 발명의 개시가 충분하고 완전하게 되도록, 그리고 기술분야의 숙련자에게 보다 완전하게 본 발명의 범위를 전달하기 위해 제공되는 것이다. 도면에서 층들과 영역의 두께는 명확성을 위해 과장된다. 전체에 걸쳐서 동일한 참조번호는 동일한 요소를 지시한다. 층, 영역 또는 기판이 다른 요소의 위에 있다고 언급하고 있을 때, 그것은 다른 요소의 위에 직접 있을 수도 있거나 그 사이에 중간의 요소가 존재할 수도 있다. 반대로, 한 요소가 다른 요소의 위에 직접 존재한다고 언급되는 때는 그 사이에는 중간의 요소가 존재하지 않는다. 더우기, 여기서 기술되고 설명된 각 실시예는 상보적인 도전형의 실시예도 또한 포함한다.
이제 도 1을 참조하여, 본 발명에 따른 질화갈륨 반도체구조를 설명한다. 상기 질화갈륨구조(100)는 기판(102)을 포함한다. 상기 기판은 사파이어나 질화갈륨일 수 있다. 그러나, 바람직하게는 상기 기판은 6H-SiC(0001)기판(102a) 및 상기 탄화규소 기판(102a) 위의 질화알루미늄 버퍼층(102b)을 포함한다. 상기 질화알루미늄 버퍼층(102b)은 0.01㎛의 두께일 수 있다.
기판(102)의 제조방법은 기술분야의 숙련자들에게 널리 알려져 있으므로 여기서 더 이상 기술될 필요는 없다. 탄화규소 기판의 제조는 예컨대, 본 출원의 명세서에 함께 참조문헌으로 결합된 팔머(Palmour)씨의 미국특허 제 4,865,685호 및 데이비스(Davis)씨 등의 Re 34,861; 공(Kong)씨 등의 미국특허 제 4,912,064호 및 팔머(Palmour)씨 등의 미국특허 제 4,946,547호에 기술되어 있다. 또한 여기서 사용된 결정학적인 방위 규약은 기술분야의 숙련자에게는 널리 알려져 있으므로 더 이상 기술되어질 필요는 없다.
하부 질화갈륨층(104) 역시 기판(102a)에 대향하여 버퍼층(102b)상에 포함된다. 상기 하부 질화갈륨층(104)의 두께는 약 1.0 내지 2.0㎛일 수 있고, 유기금속기상에피택시법(MOVPE)을 통해 형성될 수 있다. 상기 하부 질화갈륨층은 통상 바람직하지 않게 상대적으로 높은 결함밀도를 가지는데, 예를 들면 전위밀도가 약 108 내지 1010 ㎝-2 의 값을 가진다. 이 높은 결함밀도는 버퍼층(102b)과 하부 질화갈륨층(104)간의 격자상수의 불일치로부터 발생한다. 이 높은 결함밀도는 하부 질화갈륨층(104) 상에 형성된 마이크로 전자소자의 성능에 나쁜 영향을 줄 수 있다.
계속 도 1을 설명하면, 산화규소(SiO2) 마스크(106)와 같은 마스크가 하부 질화갈륨층(104) 상에 구비된다. 마스크(106)는 그 내부에 개구부 어레이를 구비한다. 바람직하게는, 상기 개구부들은 하부 질화갈륨층(104)의 <1 -1 0 0>방향을 따라 연장되는 스트라이프(stripe)들이다. 마스크(106)는 하부 질화갈륨층 상에, 대략 1000Å의 두께를 가지고 410℃의 온도에서 저압의 화학기상증착법(Chemical Vapor Deposition; CVD)을 사용하여 형성될 수 있다. 마스크(106)는 통상의 포토 리소그래피(photolithography) 공정을 사용하고 불산(hydrofluoric acid) 완충용액으로 식각하여 패턴이 형성될 수 있다.
도 1을 계속 설명하면, 수직(vertical) 질화갈륨층(108a)이 하부 질화갈륨층(104)으로부터 마스크(106)의 개구부 어레이를 통하여 확장된다. 여기서 사용된 "수직(vertical)"이라는 용어는 기판(102)면에 수직 방향이라는 의미이다. 수직 질화갈륨층(108a)은 약 1000~1100℃의 온도 및 45 Torr의 압력에서 유기금속기상에피택시법에 의해 형성될 수 있다. 수직 질화갈륨층(108a)을 형성하기 위해 13~39 ×10-6 ㏖/min의 트리에틸갈륨(TEG) 전구체 및 1500 sccm의 암모니아(NH3) 전구체가 3000 sccm의 H2 희석액과 함께 사용될 수 있다.
도 1을 계속 설명하면, 질화갈륨 반도체구조(100)는 수직 질화갈륨층(108a)로부터 하부 질화갈륨층에 대향하여 마스크(106) 상으로 측면으로 확장된 측면(lateral) 질화갈륨층(108b)을 포함한다. 측면 질화갈륨층(108b)은 위에서 언급한 유기금속기상에피택시법을 사용하여 형성될 수 있다. 여기서 사용된 "측면(lateral)"이라는 용어는 기판(102) 면에 평행한 방향을 나타낸다.
도 1에 도시된 바와 같이, 측면 질화갈륨층(108b)은 계면(108c)에서 합체되어 연속된 단일의 단결정 질화갈륨 반도체층(108)을 형성한다. 하부 질화갈륨층(104)의 전위밀도는 통상적으로 측면방향으로는 수직방향과는 동일한 밀도로 전파되지는 않는다고 알려져 있다. 그리하여, 측면 질화갈륨층(108b)은 상대적으로 낮은 결함밀도를 갖는데, 예컨대 104㎝-2 보다 적은 값이다. 이에 따라 측면 질화갈륨층(108b)은 소자에 적합한 품질을 갖는 질화갈륨 반도체물질이 된다. 그리하여, 도 1에 도시된 바와 같이, 마이크로 전자소자(110)가 측면 질화갈륨층(108b) 내에 형성될 수 있다.
도 2 내지 도 5를 참조하여, 이제 본 발명에 따른 질화갈륨 반도체구조를 제조하는 방법을 설명한다. 도 2에 도시된 바와 같이, 하부 질화갈륨층(104)이 기판(102) 상에 성장된다. 기판(102)은 6H-SiC(0001) 기판(102a)과 질화알루미늄 버퍼층(102b)을 포함할 수 있다. 질화갈륨층(104)은 1.0 내지 2.0㎛ 사이의 두께이고 6H-SiC 기판(102a) 상에 증착된 고온(1100℃) 질화알루미늄 버퍼층(102b) 상에 1000℃의 온도에서 26 ×10-6 ㏖/min의 트리에틸갈륨, 1500sccm의 암모니아 및 3000sccm의 H2 희석제를 이용한 유기금속기상에피택시 장치 내에서 형성될 수 있다. 이 성장기술에 대한 추가적인 설명은 본 출원의 명세서에 함께 참조문헌으로 결합되어 있는 티. 더블유. 윅스(T. W. Weeks) 등이 Applied Physics Letters(Vol.67, No.3, July 17, 1995, pp. 401~403)에 발표한 "GaN Thin Films Deposited Via Organometallic Vapor Phase Epitaxy on α(6H)-SiC(0001) Using High-Temperature Monocrystalline AlN Buffer Layers"라는 제하의 논문에서 찾을 수 있다. 버퍼층을 갖거나 버퍼층이 없는 다른 기판들도 사용될 수 있다.
계속 도 2를 참조하면, 하부 질화갈륨층(104)는 그 내부에 개구부 어레이(107)을 포함하는 마스크(106)에 의해 마스킹된다. 마스크는 1000Å의 두께의 산화규소(SiO2)로 구성되며 410℃의 온도에서 저압 화학기상증착법으로 증착될 수 있다. 다른 마스크 물질도 사용될 수 있다. 마스크는 통상의 포토 리소그라피 공정을 사용하고 불산 완충용액으로 에칭하여 패터닝될 수 있다. 일 실시예로, 개구부(107)는 폭이 3㎛이고 3 내지 40㎛의 간격으로 하부 질화갈륨층(104) 상에 <1 -1 0 0>방향을 따라 배열되어 평행하게 이어진다. 후속의 공정을 수행하기 전에, 상기 구조물은 50% 불산 완충용액에 담겨져 하부 질화갈륨층(104)으로부터 표면 산 화물이 제거될 수 있다.
도 3을 참조하면, 하부 질화갈륨층(104)는 개구부 어레이(107)을 통해 성장되어 개구부 내에 수직 질화갈륨층(108a)을 형성한다. 질화갈륨의 성장은 1000~1100℃의 온도 및 45Torr의 압력에서 이루어진다. 13~39 ×10-6 ㏖/min의 TEG 전구체와 1500sccm의 암모니아(NH3)가 3000sccm의 H2 희석제와 함께 사용될 수 있다. 질화갈륨합금이 형성될 경우에는 추가로 통상의 전구체 예컨대, 알루미늄 또는 인듐 전구체가 사용될 수 있다. 도 3에 도시된 바와 같이, 질화갈륨층(108a)은 마스크(106)의 상부로 수직 성장한다.
하부 질화갈륨층(104)이 성장 매개변수의 적절한 조절 및/또는 하부 질화갈륨층(104)의 적절한 패터닝에 의해 마스크(106)를 사용하지 않고 측면으로 성장될 수도 있다는 것은 잘 이해될 수 있을 것이다. 수직 성장 또는 측면 성장 후에 패턴층이 하부 질화갈륨층 상에 형성될 수 있고, 이러한 패턴층이 마스크로 기능할 필요는 없다.
2차원의 측면 성장이 과성장된 질화갈륨 반도체층을 형성하는데 사용되어질 수 있다. 구체적으로, 마스크(106)는 <1 -1 0 0> 와 <1 1 -2 0>같은 두 개의 직교하는 방향을 따라 확장하는 개구부 어레이(107)를 갖도록 패터닝될 수 있다. 그리하여 개구부는 직교하는 줄무늬 패턴의 사각형을 형성할 수 있다. 이 경우, 사각형의 변의 비는 바람직하게는 {1 1 -2 0} 면(facet)과 {1 -1 0 1} 면의 성장속도의 비에 비례하게, 예컨대 1.4:1의 비로 할 수 있다.
이제 도 4를 참조하면, 질화갈륨층(108a)의 연속성장은 마스크(106) 위로의 측면 과성장을 유발하여 측면 질화갈륨층(108b)을 형성한다. 과성장을 위한 성장조건은 도 3과 관련하여 설명된 조건으로 유지될 수 있다.
도 5를 참조하면, 측면 과성장은 측면성장면(front)이 계면(108c)에서 합체될 때까지 계속되어, 연속된 질화갈륨층(108)을 형성한다. 전체 성장시간은 약 60분 정도가 될 수 있다. 도 1에 도시된 바와 같이 마이크로 전자소자는 영역(108b)내에 형성될 수 있다. 필요하다면, 소자는 다른 영역들(108a) 내에 형성될 수도 있다.
도 6을 참조하여, 본 발명의 제 2 실시예에 따른 질화갈륨 반도체구조를 설명한다. 질화갈륨구조(200)는 위에서 언급한 기판(102)을 포함한다. 앞서 언급된 바와 같이 하부 질화갈륨층(104)도 기판(102a)에 대향하여 버퍼층(102b) 상에 포함될 수 있다. 제 1 산화규소 마스크(106)와 같은 제 1 마스크는 하부 질화갈륨층(104) 상에 형성된다. 제 1마스크(106)는 그 내부에 제 1 개구부를 가진다. 바람직하게는, 제 1 개구부는 앞에서 언급한 바와 같이 하부 질화갈륨층의 <1 -1 0 0>방향을 따라 이어진 제 1 스트라이프들이다. 제 1 수직 질화갈륨층(108a)는 앞서 언급한 바와 같이 하부 질화갈륨층(104)으로부터 제 1 마스크(106) 내의 개구부 어레이를 통해 확장된다. 질화갈륨 반도체구조(200)는 제 1 수직 질화갈륨층(108a)으로부터 하부 질화갈륨층(104)에 대향하여 제 1 마스크(106) 위로 확장된 제 1 측면 질화갈륨층(108b)도 포함한다.
도 6을 계속 설명하면, 제 2 산화규소 마스크와 같은 제 2 마스크(206)가 제 1 수직 질화갈륨층(108a) 상에 구비된다. 도시된 바와 같이, 제 2 마스크(206)는 제 1 마스크(106)으로부터 측면으로 오프셋(offset)된다. 제 2 마스크는 제 1 측면 질화갈륨층(108b) 상으로 확장될 수도 있다는 것은 쉽게 이해될 수 있다. 바람직하게는, 제 2 마스크(206)는 제 1 수직 질화갈륨층(108a) 내의 결함이 더 이상 전파하지 못하도록 제 1 수직 질화갈륨층(108a)을 완전히 덮는다. 제 2 마스크(206)는 제 1 마스크에 대하여 대칭적으로 오프셋될 필요가 없다는 것 또한 이해될 수 있다. 제 2 마스크는 그 내부에 제 2 개구부 어레이를 가진다. 제 2 개구부는 제 1 마스크(106)와 관련하여 기술된 방향으로 배열되는 것이 바람직하다. 제 2 마스크(206)는 또한 제 1 마스크(106)와 유사하게 제조될 수 있다.
도 6을 계속 설명하면, 제 2 수직 질화갈륨층(208a)은 제 1 측면 질화갈륨층(108a)으로부터 제 2 마스크(206)의 제 2 개구부 어레이를 통해 확장된다. 제 2 수직 질화갈륨층(208a)는 제 1 수직 질화갈륨층(108a)와 유사하게 형성될 수 있다. 질화갈륨 반도체구조(200)는 또한 제 2 수직 질화갈륨층으로부터 제 1 질화갈륨층(108)에 대향하여 제 2 마스크(206) 위로 확장된 제 2 측면 질화갈륨층(208b)을 포함한다. 제 2 측면 질화갈륨층(208b)는 앞서 언급한 유기금속기상에피택시법을 사용하여 형성될 수 있다.
도 6에 도시된 바와 같이, 제 2 측면 질화갈륨층(208b)은 제 2 계면(208c)에서 합체하여, 연속된 단결정층인 제 2 질화갈륨 반도체층(208)을 형성한다. 제 1 측면 질화갈륨층 (108b)은 제 2 질화갈륨층(208)을 성장시키는데 사용되기 때문에, 제 2 수직 질화갈륨층(208a)과 제 2 측면 질화갈륨층(208b)으로 구성되는 제 2 질 화갈륨층(208)은 상대적으로 낮은 결함밀도, 예컨대 104㎝-2이하를 가질 수 있다는 것을 알 수 있다. 따라서, 전체 질화갈륨(208)은 소자에 적합한 품질을 가진 질화갈륨 반도체물질을 형성할 수 있다. 그리하여, 도 6에 도시된 바와 같이, 마이크로 전자소자(210)가 제 2 수직 질화갈륨층(208a) 및 제 2 측면 질화갈륨층(208b) 양자 모두에 형성될 수 있고, 이러한 층들간을 브릿지(bridge)할 수도 있다. 마스크들(106, 206)을 오프셋시킴으로써, 소자에 적합한 질을 가진 연속된 질화갈륨층을 얻을 수 있다.
도 7 내지 도 14를 참조하여, 본 발명에 따른 질화갈륨 반도체구조의 제 2 실시예의 제조방법을 설명한다. 도 7에 도시된 바와 같이, 도 2와 관련하여 설명된 대로 하부 질화갈륨층(104)이 기판(102) 상에 형성된다. 계속 도 7을 참조하면, 하부 질화갈륨막(104)은 도 2와 관련하여 설명된 바와 같이 그 내부에 제 1 개구부 어레이(107)을 갖는 제 1 마스크에 의해 마스킹된다.
도 8을 참조하면, 하부 질화갈륨층(104)은 도 3과 관련하여 설명된 바와 같이 제 1 개구부 어레이(107)를 통해 성장하여 제 1 개구부 내에 제 1 수직 질화갈륨층(108a)을 형성한다. 도 9를 참조하면, 제 1 질화갈륨층(108a)의 연속 성장은 도 4와 관련하여 설명된 바와 같이 제 1 마스크(106) 상으로 측면 과성장을 유발하여, 제 1 측면 질화갈륨층(108b)을 형성한다. 도 10을 참조하면, 측면 과성장은 측면성장된 전면(front)이 제 1 계면(108c)에서 합체될 때까지 선택적으로 계속 허용되어, 도 5와 관련하여 설명된 바와 같이 연속된 제 1 질화갈륨층(108)이 형성된다.
도 11을 참조하면, 제 1 수직 질화갈륨층(108a)은 그 내부에 제 2 개구부 어레이(207)를 갖는 제 2 마스크(206)에 의해 마스킹된다. 제 2 마스크는 제 1 마스크와 관련하여 설명된 방법에 의해 제조될 수 있다. 도 3과 관련하여 설명된 바와 같이, 제 2 마스크는 제거될 수도 있다. 이미 언급한 바와 같이, 제 2 마스크(206)는 제 1 수직 질화갈륨층(108a) 내부의 결함이 수직방향으로 또는 측면방향으로 전파하는 것을 방지하기 위해 바람직하게는 제 1 수직 질화갈륨층(108a)을 완전히 덮어야 한다. 무결점의 전파를 제공하기 위해서, 마스크(206)는 제 1 측면 질화갈륨층(108b) 상으로 연장될 수도 있다.
이제 도 12를 참조하면, 제 1 측면 질화갈륨층(108b)은 제 2 개구부 어레이(207)를 통해 수직방향으로 성장하여, 제 2 개구부 내에 제 2 수직 질화갈륨층(208a)을 형성한다. 성장은 도 3과 관련하여 설명된 바와 같은 방법으로 얻어질 수 있다.
도 13을 참조하면, 제 2 질화갈륨층(208a)의 연속적인 성장은 제 2 마스크(206) 상으로 측면 과성장을 유발하여, 제 2 측면 질화갈륨(208b)을 형성한다. 측면 성장은 도 3과 관련하여 설명된 방법으로 얻어질 수 있다.
도 14를 참조하면, 측면 과성장은 측면과성장면이 제 2 계면(208c)에서 합체될 때까지 계속되어 연속된 제 2 질화갈륨층(208)이 형성되는 것이 바람직하다. 총 성장시간은 약 60분 정도이다. 마이크로 전자소자는 도 6에 도시된 바와 같은 영역들(208a, 208b)내에 형성될 수 있는데, 이는 양 영역 모두 상대적으로 낮은 결함밀도를 갖기 때문이다. 소자들은 도시된 바와 같이 이들 영역을 브릿지(bridge)할 수 도 있다. 따라서 소자에 적합한 질을 가진 연속된 질화갈륨층(208)을 얻을 수 있다.
이하에서는 본 발명의 방법 및 구조에 대한 추가적인 논의를 제공한다. 앞서 언급한 바와 같이, 마스크 내의 개구부(107, 207)는 하부 질화갈륨층(104)에 대해 바람직하게는 <1 1 -2 0> 및/또는 <1 -1 0 0> 방향을 따라 연장된 사각형 줄무늬인 것이 바람직하다. (1 -1 0 1)의 경사면(slant facet)과 (0 0 0 1)의 좁은 상부면(top facet)을 가진 꼭지잘린 삼각형 스트라이프(truncated triangular stripes)는 마스크 개구부(107, 207)를 <1 1 -2 0>방향을 따라 배열함으로써 얻어진다. (0 0 0 1)의 상부면, (1 1 -2 0)의 수직 측면(side facet)과 (1 -1 0 1)의 경사면을 가진 직사각형 스트라이프는 <1 -1 0 0>방향을 따라 배열함으로써 성장될 수 있다. 3분까지의 성장시간동안에는 결정방향에 무관하게 유사한 모폴로지(morphology)가 얻어질 수 있다. 성장이 지속되면 스트라이프는 서로 다른 형상으로 발전한다.
측면성장량은 일반적으로 스트라이프의 방향에 매우 크게 의존한다. <1 -1 0 0>방향의 스트라이프의 측면성장속도는 일반적으로 <1 1 -2 0>방향을 따른 스트라이프보다 훨씬 빠르다. 따라서, 개구부(107, 207)는 하부 질화갈륨층(104)의 <1 -1 0 0> 방향을 따라 연장되는 것이 가장 바람직하다.
개구부 방향의 함수로서 상이하게 모폴로지가 전개되는 것은 질화갈륨 구조내의 결정면의 안정성에 관련된 것으로 보인다. 성장 조건에 따라 <1 1 -2 0> 방향의 스트라이프는 넓은 (1 -1 0 0)의 경사면이나 매우 좁거나 존재하지 않는 (0 0 0 1)의 상부면을 가질 수 있다. 이것은 질화갈륨 위어자이트(wurtzite) 결정구조에서 (1 -1 0 1)이 가장 안정된 면이어서, 이 면에서의 성장속도가 다른 면들에 비해 낮기 때문이다. <1 -1 0 0> 방향 스트라이프의 {1 -1 0 1} 면군은 물결형태를 가질 수 있는데, 이것은 하나의 밀러 지수(Miller index) 이상의 밀러 지수가 존재한다는 것을 암시한다. 증착하는 동안 면들이 불안정해지고 <1 1 -2 0> 방향 스트라이프의 (1 -1 0 1)의 성장속도에 관계가 있는 선택된 {1 -1 0 1}면군의 성장속도를 증가시켜 경쟁적인 성장이 발생하는 것으로 보인다.
<1 -1 0 0>방향의 개구부 상에 선택적으로 성장된 질화갈륨층의 모폴로지는 일반적으로 성장온도에 대해 강한 함수관계를 가진다. 1000℃에서 성장된 층은 잘려진 삼각형상을 가진다. 이 모폴로지는 성장온도가 증가함에 따라 점차 사각형의 단면으로 변해간다. 이 형상의 변화는 성장온도의 증가가 확산계수(diffusion coefficient)의 증가를 가져오고 이에 따라 {1 -1 0 1}면군 상으로 (0 0 0 1) 상부면을 따라 갈륨원소의 플럭스(flux)가 증가하는 결과로서 발생한다. 이것은 (0 0 0 1)의 성장속도의 감소 및 {1 -1 0 1}면군의 성장속도의 증가를 가져올 수 있다. 이 현상은 산화규소 상의 갈륨-비소(GaAs)의 선택적 성장에서도 관찰된 바 있다. 따라서 1100℃의 온도가 가장 바람직한 것으로 보인다.
질화갈륨 영역의 모폴로지 전개는 또한 TEG의 유량(flow rate)에 의존하는 것으로 보인다. TEG 공급량의 증가는 일반적으로 측면방향 및 수직방향의 스트라이프의 성장속도를 증가시킨다. 그러나, 측면/수직 성장속도비는 TEG의 유량 13 ×10- 6 ㏖/min에서 1.7로부터 TEG 유량 39 ×10-6 ㏖/min에서 0.86으로 감소한다. <1 1 -2 0>의 성장속도와 관계가 있는 <0 0 0 1>을 따른 성장속도에 미치는 영향이 증가되는 것은, 반응 가스가 기판에 수직하게 흐르게 되는 사용된 반응기의 종류에 관계될 수 있다. 표면에서의 갈륨원소 농도의 상당한 증가는 {1 -1 0 1}면군으로 갈륨원소의 확산을 방해하기 충분하여 (0 0 0 1)면에서 화학흡착(chemisorption) 및 질화갈륨 성장이 더 쉽게 발생한다.
두께 2㎛인 연속된 질화갈륨층(108, 208)은 7㎛ 간격으로 떨어져 있고 <1 -1 0 0>를 따라 배열된 폭 3㎛인 스트라이프 개구부(107, 207)를 사용하여, 1100℃의 온도 및 26 ×10-6㏖/min의 TEG 유량에서 얻어질 수 있다. 과성장 질화갈륨층(108b, 208b)는 두 성장면이 합체될 때 발생한 표면 밑의 기공(subsurface void)을 포함할 수 있다. 이 기공들은 {1 1 -2 0}의 수직 측면을 갖는 직사각형 스트라이프가 성장되는 측면성장조건에서 자주 발생한다.
합체된 질화갈륨층(108, 208)은 미시적으로 편평하고 피트가 없는(pit-free) 표면을 가진다. 측면성장된 질화갈륨층의 표면들은 단의 평균높이가 0.32㎚인 테라스(terrace)구조를 포함할 수 있다. 이 테라스구조는 측면성장된 질화갈륨과 관계가 있을 수 있는데, 이것은 일반적으로 테라스구조가 질화알루미늄 버퍼층 위에만 성장된 훨씬 넓은 영역의 박막에는 구비되지 않기 때문이다. 평균 RMS 거칠기(roughness)는 하부 질화갈륨층(104)에서 얻어진 값과 유사하다.
질화갈륨 하부층(104)과 버퍼층(102b) 사이에서 발생한 스레딩(threading) 전위는 제 1 마스크(106)의 제 1 개구부(107) 내의 제 1 수직 질화갈륨층(108a)의 상면에까지 전파하는 것으로 보인다. 이 영역에서의 전위밀도는 약 109 ㎝-2이다. 비교해보면, 스레딩 전위는 제 1 과성장 영역(108b) 내로는 쉽게 전파하지 않는 것처럼 보인다. 오히려 제 1 과성장 질화갈륨영역(108b)은 적은 수의 전위만 포함하고 있다. 이 적은 전위는 수직 스레딩 전위의 연장부를 경유하여 재성장 영역에서 90°꺽어진 뒤 (0001)면에 평행하게 형성될 수 있다. 이 전위는 제 1 과성장 질화갈륨층의 상부표면까지는 전파되지 않는 것 같다. 제 2 수직 질화갈륨층(208a)와 제 2 측면 질화갈륨층(208b)는 모두 결함이 적은 제 1 과성장 질화갈륨층(108b)로부터 전파되기 때문에, 이 모든 층(208)은 낮은 결함밀도를 가질 수 있다.
앞에서 설명된 바와 같이, 선택적으로 성장된 질화갈륨층의 형성기구는 측면 에피택시이다. 이 성장기구의 주된 두 단계는 수직성장과 측면성장이다. 수직성장하는 동안, 증착된 질화갈륨은, 점착계수(sticking coefficient) s가 마스크(s~1) 위보다 질화갈륨(s=1) 위에서 훨씬 높기 때문에, 마스크(106, 206) 위보다 마스크 개구부(107, 207) 내에서 선택적으로 더 빨리 성장한다. 산화규소 결합강도(bond strength)는 799.6kJ/㏖이고 Si-N(439kJ/㏖), Ga-N(103kJ/㏖) 및 Ga-O(353.6kJ/㏖)의 결합강도에 비해 훨씬 크므로, 질화갈륨 핵을 생성할만큼 충분한 시간 및 개수가 있더라도 Ga 또는 N 원자는 마스크표면에 쉽게 결합할 수 없다. 원자들은 증발하거나 마스크 표면을 따라 마스크 내의 개구부(107, 207) 또는 막 드러난 수직 질화갈륨층(108a, 208a)으로 확산할 것이다. 측면 성장하는 동안, 질화갈륨층은 개구부 위로 드러난 물질로부터 수직 및 측면방향으로 동시에 성장한다.
마스크 위에서 갈륨과 질소의 표면확산은 질화갈륨의 선택적 성장에 있어 중요치 않은 역할을 한다. 물질의 주된 원천은 가스상으로부터 획득되는 것으로 보인다. 이것은 TEG 유량의 증가가 (0 0 0 1)인 상부면의 성장속도를 (1 -1 0 1)인 측면보다 빠르게 하여 측면성장을 조절하게 된다는 사실로부터 증명될 수 있다.
측면 성장된 질화갈륨층(108b, 208b)은 냉각시 떨어지지 않도록 하부 마스크(106, 206)에 강하게 결합한다. 그러나, 냉각시 발생한 열응력에 의해 산화규소 내에서 측면 균열(cracking)이 발생할 수 있다. 1050℃에서 산화규소의 점도(viscosity, ρ)는, 벌크 비정질 물질의 응력해소가 약 6시간 걸려 일어나는, 변형점(strain point, 약 1014.5 poise)보다 10배 이상 큰 값인 약 1015.5 poise이다. 그리하여 SiO2 마스크는 냉각시 제한적으로 순응하게 된다. 비정질 SiO2 표면의 원자배열이 GaN 표면의 원자배열과 매우 다르기 때문에, 화학결합은 적당한 원자들이 아주 근접했을 때에만 발생할 수 있다. 각각의 표면 및/또는 SiO2 벌크 내부에서 규소, 산소, 갈륨 및 질소 원자들의 극도로 작은 응력완화는 질화갈륨을 순응시켜 SiO2산화물에 결합시키게 할 수 있다.
따라서, 하부 질화갈륨층으로부터 마스크 개구부를 통한 측면 에피택셜 과성장은 MOVPE를 통해 이루어질 수 있다. 성장은 개구부의 방향성, 성장온도 및 TEG 유량에 크게 의존한다. 극도로 낮은 전위밀도를 갖고 평탄하고 피트가 없는 표면을 갖는 영역을 형성하기 위해서 과성장된 질화갈륨 영역의 합체는 7 ㎛ 간격으로 떨어져 있고 3㎛의 폭을 가지고 <1 -1 0 0>을 따라 이어진 마스크 개구부를 통해 1100℃의 온도와 26×10-6 ㏖/min의 TEG 유량에서 얻어질 수 있다. MOVPE를 통한 질화갈륨의 측면 과성장은 마이크로 전자소자용의 낮은 결함밀도를 가지고 연속된 질화갈륨층을 얻는데 사용될 수 있다.
도면과 명세서에서, 본 발명의 전형적인 바람직한 실시예가 개시되었고, 비록 특정용어가 도입되었지만, 그것들은 포괄적이고 기술적인(descriptive) 의미로만 사용된 것이며, 제한의 목적으로 사용된 것이 아니며, 본 발명의 범위는 다음의 청구항에서 보여진다.

Claims (59)

  1. 하부 질화갈륨층(104)을 개구부 어레이를 포함하는 제 1 마스크(106)로 마스킹하는 단계 및 상기 제 1 개구부 어레이를 통해 상기 제 1 마스크 상으로 상기 하부 질화갈륨층을 성장시켜 제 1 과성장된 질화갈륨 반도체층(108)을 형성하는 단계를 포함하는 질화갈륨 반도체층의 제조방법에 있어서,
    상기 제 1 개구부 어레이로부터 측면으로 오프셋된 제 2 개구부 어레이를 가진 제 2 마스크(206)로 상기 제 1 과성장된 질화갈륨층(108)을 마스킹하는 단계; 및
    상기 제 2 개구부 어레이를 통해 상기 제 2 마스크 상으로 상기 제 1 과성장된 질화갈륨을 성장시켜 제 2 과성장된 질화갈륨 반도체층(208)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 질화갈륨 반도체층의 제조방법
  2. 제 1 항에 있어서, 상기 하부 질화갈륨층의 성장은 상기 성장된 질화갈륨층이 상기 제 1 마스크 상에서 합체되어 제 1 연속된 과성장된 단결정의 질화갈륨 반도체층을 형성하도록 상기 제 1 마스크 상으로 상기 제 1 개구부 어레이를 통해 상기 하부 질화갈륨층을 성장시키는 단계를 포함하는 것을 특징으로 하는 질화갈륨 반도체층의 제조방법.
  3. 제 1 항에 있어서, 상기 하부 질화갈륨층의 성장은 유기금속기상에피택시법으로 상기 하부 질화갈륨층을 성장시키는 단계를 포함하는 것을 특징으로 하는 질화갈륨 반도체층의 제조방법.
  4. 제 1 항에 있어서, 상기 제 1 마스크(106)로 마스킹하는 단계는 기판(102) 상에 상기 하부 질화갈륨층을 형성하는 단계 다음에 수행되는 것을 특징으로 하는 질화갈륨 반도체층의 제조방법.
  5. 제 4 항에 있어서, 상기 하부 질화갈륨층의 형성 단계는,
    기판(102a) 상에 버퍼층(102b)을 형성하는 단계; 및
    상기 기판에 대향하여 상기 버퍼층 상에 상기 하부 질화갈륨층을 형성하는 단계를 포함하는 것을 특징으로 하는 질화갈륨 반도체층의 제조방법.
  6. 제 1 항에 있어서, 상기 제 1 마스크(106)로 마스킹하는 단계는, 상기 하부 질화갈륨층의 <1 -1 0 0> 방향을 따라 연장된, 개구부 스트라이프의 어레이를 포함하는 상기 제 1 마스크로 상기 하부 질화갈륨층을 마스킹하는 단계를 포함하는 것을 특징으로 하는 질화갈륨 반도체층의 제조방법.
  7. 제 1 항에 있어서, 상기 하부 질화갈륨층은 결함밀도를 가지며, 상기 제 1 개구부 어레이를 통해 상기 제 1 마스크 상으로 상기 하부 질화갈륨층을 성장시켜 과성장된 질화갈륨 반도체층을 형성하는 단계는,
    상기 결함밀도가 전파되면서 상기 제 1 개구부 어레이를 통해 수직방향으로 상기 하부 질화갈륨층을 성장시키는 단계; 및
    상기 제 1 개구부 어레이로부터 상기 제 1 마스크 상으로 상기 하부 질화갈륨층을 측면 성장시켜 상기 결함밀도보다 낮은 결함밀도를 가지는 과성장된 질화갈륨 반도체층을 형성하는 단계를 포함하는 것을 특징으로 하는 질화갈륨 반도체층 제조방법.
  8. 제 1 항에 있어서, 상기 하부 질화갈륨층의 성장은 1000~1100℃의 온도에서 13~39 ×10-6 ㏖/min의 트리에틸갈륨 및 1500sccm의 암모니아의 유기금속기상에피택시법을 사용하여 상기 하부 질화갈륨층을 성장시키는 단계를 포함하는 것을 특징으로 하는 질화갈륨 반도체층 제조방법.
  9. 제 6 항에 있어서, 상기 하부 질화갈륨층의 성장은 1100℃의 온도에서 26 ×10-6 ㏖/min의 트리에틸갈륨 및 1500sccm의 암모니아의 유기금속기상에피택시법을 사용하여 상기 하부 질화갈륨층을 성장시키는 단계를 포함하는 것을 특징으로 하는 질화갈륨 반도체층 제조방법.
  10. 제 1 항에 있어서, 상기 제 1 과성장된 질화갈륨층 형성단계 다음에 상기 제 2 과성장된 질화갈륨 반도체층 내에 마이크로 전자소자(210)를 형성하는 단계가 수행되는 것을 특징으로 하는 질화갈륨 반도체층의 제조방법.
  11. 제 1항에 있어서, 상기 제 1 과성장된 질화갈륨층을 형성하는 단계는, 상기 제 2 과성장된 질화갈륨층이 상기 제 2 마스크 상에서 합체되어 연속적인 과성장된 단결정 질화갈륨 반도체층을 형성할 때까지, 상기 제 1 과성장된 질화갈륨층을 상기 제 2 개구부 어레이를 통해 상기 제 2 마스크 상으로 성장시키는 단계를 포함하는 것을 특징으로 하는 질화갈륨 반도체층의 제조방법.
  12. 제 1항에 있어서, 상기 하부 질화갈륨층의 성장 및 상기 제 1 과성장된 질화갈륨층의 성장은 유기금속기상에피택시법을 이용하여 상기 하부 질화갈륨층을 성장시키는 단계 및 상기 제 1 과성장된 질화갈륨층을 성장시키는 단계를 포함하는 것을 특징으로 하는 질화갈륨 반도체층의 제조방법.
  13. 제 1항에 있어서, 상기 제 1 및 제 2 마스크들로 마스킹하는 단계들은,
    상기 하부 질화갈륨층의 <1 -1 0 0> 방향을 따라 연장된 제 1 및 제 2 개구부 스트라이프의 어레이를 각각 가진 상기 제 1 및 제 2 마스크로 상기 하부 질화갈륨층과 상기 제 1 과성장된 질화갈륨층을 각각 마스킹하는 단계를 포함하는 것을 특징으로 하는 질화갈륨 반도체층의 제조방법.
  14. 제 1항에 있어서, 상기 하부 질화갈륨층은 결함밀도를 가지고, 상기 제 1 개구부 어레이를 통해 상기 제 1 마스크 상으로 상기 하부 질화갈륨층을 성장시켜 제 1 과성장된 질화갈륨 반도체층을 형성하는 단계는,
    상기 결함밀도가 전파되면서 상기 제 1 개구부 어레이를 통해 상기 하부 질화갈륨층을 수직방향으로 성장시키는 단계;
    상기 제 1 개구부 어레이로부터 상기 제 1 마스크 상으로 상기 하부 질화갈륨층을 측면방향으로 성장시켜 상기 결함밀도보다 낮은 결함밀도를 가진 제 1 과성장된 질화갈륨 반도체층을 형성하는 단계를 포함하는 질화갈륨 반도체층의 제조방법.
  15. 제 14항에 있어서, 상기 제 1 과성장된 질화갈륨층을 형성하는 단계는,
    상기 제 2 개구부 어레이를 통해 상기 제 1 과성장된 질화갈륨 반도체층을 수직방향으로 성장시키는 단계; 및
    상기 제 2 개구부 어레이로부터 상기 제 2 마스크 상으로 상기 제 1 과성장된 질화갈륨 반도체층을 측면방향으로 성장시켜, 상기 결함밀도보다 낮은 결함밀도를 갖는 제 2 과성장된 질화갈륨 반도체층을 형성하는 단계를 포함하는 것을 특징으로 하는 질화갈륨 반도체층의 제조방법.
  16. 제 1항에 있어서, 상기 하부 질화갈륨층은 결함밀도를 갖고, 상기 제 2 과성장된 질화갈륨 반도체층은 상기 결함밀도보다 낮은 결함밀도를 갖는 것을 특징으로 하는 질화갈륨 반도체층의 제조방법.
  17. 제 1항에 있어서, 상기 하부 질화갈륨층의 성장 및 상기 제 1 과성장된 질화갈륨층의 성장은 1000~1100℃의 온도에서 13~39×10-6 ㏖/min의 트리에틸갈륨 및 1500sccm의 암모니아의 유기금속기상에피택시법을 사용하여 상기 하부 질화갈륨층 및 상기 제 1 과성장된 질화갈륨층을 성장시키는 단계를 포함하는 것을 특징으로 하는 질화갈륨 반도체층의 제조방법.
  18. 제 13항에 있어서, 상기 하부 질화갈륨층의 성장 및 상기 제 1 과성장된 질화갈륨층의 성장은 1100℃의 온도에서 26 ×10-6 ㏖/min의 트리에틸갈륨 및 1500sccm의 암모니아의 유기금속기상에피택시법을 사용하여 상기 하부 질화갈륨층 및 상기 제 1 과성장된 질화갈륨층을 성장시키는 단계를 포함하는 것을 특징으로 하는 질화갈륨 반도체층의 제조방법.
  19. 하부 질화갈륨층(104)을 상기 하부 질화갈륨층(104)에 관하여 측면성장시켜 제 1 측면성장된 질화갈륨 반도체층(108)을 형성하는 단계를 포함하고,
    상기 하부 질화갈륨층(104)에 관하여 상기 제 1 측면성장된 질화갈륨층(108)을 측면성장시켜 제 2 측면성장된 질화갈륨 반도체층(208)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 질화갈륨 반도체층의 제조방법.
  20. 제 19항에 있어서, 상기 제 1 측면성장된 질화갈륨층을 측면성장시키는 단계 다음에 상기 제 2 측면성장된 질화갈륨 반도체층(208)에 마이크로 전자소자(210)를 형성하는 단계를 수행하는 것을 특징으로 하는 질화갈륨 반도체층의 제조방법.
  21. 제 19항에 있어서, 상기 제 1 측면성장된 질화갈륨층을 측면성장시키는 단계는 상기 제 2 측면성장된 질화갈륨층이 합체되어 연속적이고 측면성장된 단결정의 질화갈륨 반도체층을 형성할 때까지 상기 제 1 측면성장된 질화갈륨층을 측면성장시키는 것을 특징으로 하는 질화갈륨 반도체층의 제조방법.
  22. 제 19항에 있어서, 상기 측면성장 단계들은 유기금속기상에피택시법을 사용하여 상기 하부 질화갈륨층을 측면성장시키는 단계 및 상기 제 1 측면성장된 질화갈륨층을 측면성장시키는 단계를 포함하는 것을 특징으로 하는 질화갈륨 반도체층의 제조방법.
  23. 제 19항에 있어서, 상기 제 1 측면성장된 질화갈륨층을 측면성장시키는 단계는 상기 제 1 측면성장된 질화갈륨층을 측면방향으로 과성장시키는 단계를 포함하는 것을 특징으로 하는 질화갈륨 반도체층의 제조방법.
  24. 제 19항에 있어서, 상기 하부 질화갈륨층은 결함밀도를 가지고, 상기 제 1 측면성장된 질화갈륨층을 측면성장시키는 단계는,
    상기 제 1 측면성장된 질화갈륨 반도체층을 측면방향으로 성장시켜, 상기 결함밀도보다 낮은 결함밀도를 가지는 제 2 측면성장된 질화갈륨 반도체층을 형성하는 단계를 포함하는 것을 특징으로 하는 질화갈륨 반도체층의 제조방법.
  25. 하부 질화갈륨층(104), 상기 하부 질화갈륨층 상에 제 1 개구부 어레이를 가진 제 1 마스크(106), 상기 하부 질화갈륨층으로부터 상기 제 1 개구부 어레이를 통해 연장된 제 1 수직 질화갈륨층(108a) 및 상기 제 1 수직 질화갈륨층으로부터 상기 하부 질화갈륨층에 대향하여 상기 제 1 마스크 상으로 연장된 제 1 측면 질화갈륨층(108b)을 포함하고,
    상기 제 1 측면 질화갈륨층 상에, 상기 제 1 개구부 어레이로부터 측면으로 오프셋된, 제 2 개구부 어레이를 가지고 있는 제 2 마스크(206);
    상기 제 1 측면 질화갈륨층으로부터 상기 제 2 개구부 어레이를 통해 확장된 제 2 수직 질화갈륨층(208a); 및
    상기 제 2 수직 질화갈륨층으로부터 상기 제 1 측면 질화갈륨층에 대향하여 상기 제 2 마스크 상으로 확장된 제 2 측면 질화갈륨층(208b)을 포함하는 것을 특징으로 하는 질화갈륨 반도체구조.
  26. 제 25항에 있어서, 상기 제 1 측면 질화갈륨층은 연속된 단결정의 제 1 질화갈륨층 반도체층인 것을 특징으로 하는 질화갈륨 반도체구조.
  27. 제 25항에 있어서, 기판을 더 포함하고, 상기 하부 질화갈륨층이 상기 기판 상에 놓여지는 것을 특징으로 하는 질화갈륨 반도체구조.
  28. 제 27항에 있어서, 상기 기판과 상기 하부 질화갈륨층 사이에 버퍼층을 더 포함하는 것을 특징으로 하는 질화갈륨 반도체구조.
  29. 제 25항에 있어서, 상기 제 1 마스크는 개구부 어레이를 포함하고, 상기 개구부는 상기 하부 질화갈륨층의 <1 -1 0 0> 방향을 따라 연장된 것을 특징으로 하는 질화갈륨 반도체구조.
  30. 제 25항에 있어서, 상기 하부 질화갈륨층은 결함밀도를 가지고, 상기 제 1 수직 질화갈륨층은 상기 결함밀도를 가지고, 상기 제 1 측면 질화갈륨 반도체층은 상기 결함밀도보다 낮은 결함밀도를 갖는 것을 특징으로 하는 질화갈륨 반도체구조.
  31. 제 25항의 구조에 있어서, 상기 제 2 측면 질화갈륨 층에 복수개의 마이크로 전자소자를 더 포함하는 것을 특징으로 하는 질화갈륨 반도체구조.
  32. 제 25항에 있어서, 상기 제 2 측면 질화갈륨층은 연속된 단결정의 질화갈륨층인 것을 특징으로 하는 질화갈륨 반도체구조.
  33. 제 25항에 있어서, 상기 제 1 및 제 2 개구부 어레이는 상기 하부 질화갈륨층의 <1 -1 0 0> 방향을 따라 연장된 것을 특징으로 하는 질화갈륨 반도체구조.
  34. 제 25항에 있어서, 상기 하부 질화갈륨층은 결함밀도를 가지고 상기 제 2 수직 질화갈륨층과 상기 제 2 측면 질화갈륨층은 상기 결함밀도보다 낮은 결함밀도를 가지는 것을 특징으로 하는 질화갈륨 반도체구조.
  35. 삭제
  36. 삭제
  37. 하부 질화갈륨층(104) 및 상기 하부 질화갈륨층으로부터 연장된 제 1 측면 질화갈륨층(108b)을 포함하고,
    상기 제 1 측면 질화갈륨층으로부터 연장된 제 2 측면 질화갈륨층(208b); 및
    상기 제 2 측면 질화갈륨층(208b) 내에 있는 복수개의 마이크로 전자소자(210)를 포함하는 것을 특징으로 하는 질화갈륨 반도체구조.
  38. 제 37항에 있어서, 상기 제 2 측면 질화갈륨층은 연속된 단결정의 질화갈륨 반도체층인 것을 특징으로 하는 질화갈륨 반도체구조.
  39. 제 37항에 있어서, 기판(102)을 더 포함하고, 상기 기판 상에 상기 하부 질화갈륨층이 놓여지는 것을 특징으로 하는 질화갈륨 반도체구조.
  40. 제 37항에 있어서, 상기 하부 질화갈륨층은 결함밀도를 가지고, 상기 제 2 측면 질화갈륨 반도체층은 상기 결함밀도보다 낮은 결함밀도를 가지는 것을 특징으로 하는 질화갈륨 반도체구조.
  41. 제 37항에 있어서,
    상기 하부질화갈륨층과 상기 제 1 측면 질화갈륨층 사이에 제 1 수직 질화갈륨층(108a); 및
    상기 제 1 측면 질화갈륨층과 상기 제 2 측면 질화갈륨층 사이에 제 2 수직 질화갈륨층(208a)을 더 포함하는 것을 특징으로 하는 질화갈륨 반도체구조.
  42. 삭제
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE550461T1 (de) 1997-04-11 2012-04-15 Nichia Corp Wachstumsmethode für einen nitrid-halbleiter
US6265289B1 (en) 1998-06-10 2001-07-24 North Carolina State University Methods of fabricating gallium nitride semiconductor layers by lateral growth from sidewalls into trenches, and gallium nitride semiconductor structures fabricated thereby
JP4529215B2 (ja) * 1999-10-29 2010-08-25 日亜化学工業株式会社 窒化物半導体の成長方法
US6380108B1 (en) 1999-12-21 2002-04-30 North Carolina State University Pendeoepitaxial methods of fabricating gallium nitride semiconductor layers on weak posts, and gallium nitride semiconductor structures fabricated thereby
CN1248288C (zh) * 2000-02-09 2006-03-29 北卡罗来纳州大学 制造氮化镓半导体层和相关结构的方法
US6403451B1 (en) 2000-02-09 2002-06-11 Noerh Carolina State University Methods of fabricating gallium nitride semiconductor layers on substrates including non-gallium nitride posts
US6261929B1 (en) 2000-02-24 2001-07-17 North Carolina State University Methods of forming a plurality of semiconductor layers using spaced trench arrays
TW518767B (en) * 2000-03-31 2003-01-21 Toyoda Gosei Kk Production method of III nitride compound semiconductor and III nitride compound semiconductor element
JP4291527B2 (ja) 2000-10-13 2009-07-08 日本碍子株式会社 Ｉｉｉ族窒化物エピタキシャル基板の使用方法
JP4920152B2 (ja) * 2001-10-12 2012-04-18 住友電気工業株式会社 構造基板の製造方法および半導体素子の製造方法
AU2003230876A1 (en) * 2002-04-15 2003-11-03 The Regents Of The University Of California Dislocation reduction in non-polar gallium nitride thin films
US6876009B2 (en) * 2002-12-09 2005-04-05 Nichia Corporation Nitride semiconductor device and a process of manufacturing the same
US7012314B2 (en) 2002-12-18 2006-03-14 Agere Systems Inc. Semiconductor devices with reduced active region defects and unique contacting schemes
US7453129B2 (en) 2002-12-18 2008-11-18 Noble Peak Vision Corp. Image sensor comprising isolated germanium photodetectors integrated with a silicon substrate and silicon circuitry
KR100960764B1 (ko) * 2003-01-28 2010-06-01 엘지전자 주식회사 레이저 발광 다이오드 및 그 제조 방법
FR2855650B1 (fr) 2003-05-30 2006-03-03 Soitec Silicon On Insulator Substrats pour systemes contraints et procede de croissance cristalline sur un tel substrat
US7622318B2 (en) 2004-03-30 2009-11-24 Sony Corporation Method for producing structured substrate, structured substrate, method for producing semiconductor light emitting device, semiconductor light emitting device, method for producing semiconductor device, semiconductor device, method for producing device, and device
KR100735488B1 (ko) * 2006-02-03 2007-07-04 삼성전기주식회사 질화갈륨계 발광다이오드 소자의 제조방법
KR100773555B1 (ko) * 2006-07-21 2007-11-06 삼성전자주식회사 저결함 반도체 기판 및 그 제조방법
US7825432B2 (en) * 2007-03-09 2010-11-02 Cree, Inc. Nitride semiconductor structures with interlayer structures
US8362503B2 (en) 2007-03-09 2013-01-29 Cree, Inc. Thick nitride semiconductor structures with interlayer structures
JP4638958B1 (ja) * 2009-08-20 2011-02-23 株式会社パウデック 半導体素子の製造方法
CN102427101B (zh) * 2011-11-30 2014-05-07 李园 半导体结构及其形成方法
JP2015521365A (ja) * 2012-04-13 2015-07-27 タンデム スン アーベー エピタキシャル成長に基づく半導体メソッドデバイスの製造方法
US10241398B2 (en) * 2015-05-21 2019-03-26 Ev Group E. Thallner Gmbh Method for application of an overgrowth layer on a germ layer
CN106469648B (zh) * 2015-08-31 2019-12-13 中国科学院微电子研究所 一种外延结构及方法
CN115552566A (zh) * 2020-05-27 2022-12-30 苏州晶湛半导体有限公司 Ⅲ族氮化物结构及其制作方法
WO2021261494A1 (ja) * 2020-06-22 2021-12-30 京セラ株式会社 半導体デバイスの製造方法、半導体デバイス、電子機器、半導体エピタキシャル基板の製造方法および半導体エピタキシャル基板

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997011518A1 (en) * 1995-09-18 1997-03-27 Hitachi, Ltd. Semiconductor material, method of producing the semiconductor material, and semiconductor device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04127521A (ja) * 1990-09-19 1992-04-28 Fujitsu Ltd 半導体基板の製造方法
JPH04303920A (ja) * 1991-03-29 1992-10-27 Nec Corp Ｉｖ族基板上の絶縁膜／ｉｉｉ　−ｖ族化合物半導体積層構造
JP3757339B2 (ja) * 1995-12-26 2006-03-22 富士通株式会社 化合物半導体装置の製造方法
JPH09219540A (ja) * 1996-02-07 1997-08-19 Rikagaku Kenkyusho ＧａＮ薄膜の形成方法
JP3139445B2 (ja) * 1997-03-13 2001-02-26 日本電気株式会社 ＧａＮ系半導体の成長方法およびＧａＮ系半導体膜
JPH10326912A (ja) * 1997-03-25 1998-12-08 Mitsubishi Cable Ind Ltd 無転位ＧａＮ基板の製造方法及びＧａＮ基材
JPH11191657A (ja) * 1997-04-11 1999-07-13 Nichia Chem Ind Ltd 窒化物半導体の成長方法及び窒化物半導体素子
JPH10321529A (ja) * 1997-05-22 1998-12-04 Nippon Telegr & Teleph Corp <Ntt> ２層選択成長法
JPH11135770A (ja) * 1997-09-01 1999-05-21 Sumitomo Chem Co Ltd ３−５族化合物半導体とその製造方法および半導体素子
JP3925753B2 (ja) * 1997-10-24 2007-06-06 ソニー株式会社 半導体素子およびその製造方法ならびに半導体発光素子

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997011518A1 (en) * 1995-09-18 1997-03-27 Hitachi, Ltd. Semiconductor material, method of producing the semiconductor material, and semiconductor device

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