KR100604125B1 - 액정 디스플레이 장치 및 그 제조 방법 - Google Patents

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히라이요시히꼬
스즈끼마사요시
이시이도시야
스즈끼데루아끼
기도슈우사꾸
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엔이씨 엘씨디 테크놀로지스, 엘티디.
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Abstract

액정 디스플레이 장치는 제 1 기판, 제 2 기판, 및 제 1 기판과 제 2 기판사이에 삽입된 액정층을 포함한다. 제 1 기판은 제 2 기판의 대향면상에, 로우 방향으로 연장하는 다수의 게이트 버스 라인들, 칼럼 방향으로 연장하는 다수의 드레인 버스 라인들, 및 매트릭스에 배치된 다수의 화소들 포함한다. 다수의 화소들 각각은 화소와 연관된 다수의 게이트 버스 라인들중 하나의 게이트 버스 라인의 일부, 화소와 연관된 다수의 드레인 버스 라인들중 하나의 드레인 버스 라인의 일부, 화소와 연관된 커패시턴스 라인의 일부, 연관된 드레인 버스 라인과 연결되며 소스 및 드레인을 가지는 화소 트랜지스터, 소스와 연결되며 적어도 화소 영역의 일부에 형성되는 제어 전극, 및 제 1 절연막과 제 2 절연막중 하나 이상의 절연막을 통하여 제어 전극과 커패시턴스 라인의 일부를 커버하도록 형성되며 전기적으로 부동하는 상태에 있는 화소 전극을 포함한다.
드레인 버스 라인, 드레인 단자, 드레인 전극, 소스 전극

Description

액정 디스플레이 장치 및 그 제조 방법{LIQUID CRYSTAL DISPLAY APPARATUS AND MANUFACTURING METHOD FOR THE SAME}
도 1a 내지 도 5d 는 종래의 액정 디스플레이 장치의 제조 방법을 개략적으로 나타내는 도면으로, 여기서 도 1a, 도 2a, 도 3a, 도 4a, 및 도 5a 는 각각 하나의 화소에 대한 평면도이며, 도 1b, 도 2b, 도 3b, 도 4b, 및 도 5b 는 각각 평면도의 A-A' 라인에 따른 TFT 부분의 단면도이며, 도 1c, 도 2c, 도 3c, 도 4c, 도 5c 는 각각 평면도의 B-B' 라인에 따른 게이트 단자부의 단면도이며, 도 1d, 도 2d, 도 3d, 도 4d, 및 도 5d 는 각각 평면도의 C-C' 라인에 따른 드레인 단자부의 단면도이다.
도 6a 내지 도 6f 는 디자인 크기를 일치시키도록 화소 전극 및 제어 전극을 제조하는 종래의 방법을 나타내는 도면.
도 7a 내지 도 12d 는 본 발명의 제 1 실시예에 따른 다중영역 액정 디스플레이 장치의 능동 매트릭스 또는 TFT 기판의 제조 방법을 나타내는 도면으로서, 여기서 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 및 도 12a 는 각각 하나의 화소의 평면도이며, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 및 도 12b 는 각각 그 평면도의 A-A' 라인에 따른 화소 트랜지스터부의 단면도이며, 도 7c, 도 8c, 도 9c, 도 10c, 도 11c, 및 도 12c 의 각각은 각각의 평면도의 B-B' 라인에 따른 게이트 단자부의 단면도이며, 도 7d, 도 8d, 도 10d, 도 11d, 및 도 12d 는 각각 평면도의 C-C' 라인에 따른 드레인 단자부의 단면도이다.
도 13a 내지 도 17d 는 본 발명의 제 2 실시예에 따른 다중영역 액정 디스플레이 장치의 능동 매트릭스 (TFT) 기판의 제조 공정을 나타내는 도면으로서, 여기서 도 13a, 도 14a, 도 15a, 도 16a 및 도 17a 는 각각 1 화소의 평면도이며, 도 13b, 도 14b, 도 15b, 도 16b, 및 도 17b 는 각각 그 평면도의 A-A' 라인에 따른 화소 트랜지스터부의 단면도이며, 도 13c, 도14c, 도 15c, 도 16c, 도 17c 는 각각 그 평면도의 B-B' 라인에 따른 게이트 단자부의 단면도이며, 도 13d, 도 14d, 도 15d, 도 16d, 및 도 17d 는 각각 그 평면도의 C-C' 라인에 따른 드레인 단자부의 단면도이다.
도 18a 내지 도 21d 는 본 발명의 제 3 실시예에 따른 다중영역 액정 디스플레이 장치의 능동 매트릭스 기판의 제조 공정을 나타내는 도면으로서, 여기서 도 18a, 도 19a, 도 20a, 및 도 21a 는 각각 하나의 화소의 평면도이며, 도 18b, 도 19b, 도 20b, 및 도 21b 는 각각 그 평면도의 A-A' 라인에 따른 화소 트랜지스터부의 단면도이며, 도 18c, 도 19c, 도 20c, 및 도 21c 는 각각 그 평면도의 B-B' 라인에 따른 게이트 단자부의 단면도이며, 도 18d, 도 19d, 도 20d, 및 도 21d 는 각각 그 평면도의 C-C' 라인에 따른 드레인 단자부의 단면도이다.
도 22a 내지 도 26d 는 본 발명의 제 4 실시예에 따른 다중영역 액정 디스플레이 장치의 능동 매트릭스 기판의 제조 공정을 나타내는 도면으로서, 여기서 도 22a, 도 23a, 도 24a, 도 25a, 및 도 26a 는 각각 하나의 화소의 평면도이며, 도 22b, 도 23b, 도 24b, 도 25b, 및 도 26b 는 각각 그 평면도의 A-A' 라인에 따른 화소 트랜지스터부의 단면도이며, 도 22c, 도 23c, 도 24c, 도 25c, 및 도 26c 는 각각 그 평면도의 B-B' 라인에 따른 게이트 단자부의 단면도이며, 도 22d, 도 23d, 도 24d, 도 25d, 및 도 26d 는 각각 그 평면도의 C-C' 라인에 따른 드레인 단자부의 단면도.
도 27a 내지 도 30d 는 본 발명의 제 5 실시예에 따른 다중영역 액정 디스플레이 장치의 능동 매트릭스 기판의 제조 공정을 나타내는 도면으로서, 여기서 도 27a, 도 28a, 도 29a, 및 도 30a 는 각각 하나의 화소의 평면도이며, 도 27b, 도 28b, 도 29b, 및 도 30b 는 각각 그 평면도의 A-A' 라인에 따른 화소 트랜지스터부의 단면도이며, 도 27c, 도 28c, 도 29c, 및 도 30c 는 각각 그 평면도의 B-B' 라인에 따른 게이트 단자부의 단면도이며, 도 27d, 도 28d, 도 29d, 및 도 30d 는 각각 그 평면도의 C-C' 라인에 따른 드레인 단자부의 단면도이다.
도 31a 내지 도 35d 는 본 발명의 제 6 실시예에 따른 다중영역 액정 디스플레이 장치의 능동 매트릭스 기판의 제조 공정을 나타내는 도면으로서, 여기서 도 31a, 도 32a, 도 33a, 도 34a, 및 도 35a 는 각각 하나의 화소의 평면도이며, 도 31b, 도 32b, 도 33b, 도 34b, 및 도 35b 는 각각 그 평면도의 A-A' 라인에 따른 화소 트랜지스터부의 단면도이며, 도 31c, 도 32c, 도 33c, 도 34c, 및 도 35c 는 각각 그 평면도의 B-B' 라인에 따른 게이트 단자부의 단면도이며, 도 31d, 도 32d, 도 33d, 도 34d, 및 도 35d 는 각각 그 평면도의 C-C' 라인에 따른 드레인 단자부의 단면도이다.
도 36a 내지 도 36h, 도 37a 내지 도 37m, 및 도 38a 내지 도 38l 은 본 발명의 제 7 실시예에 따른 전기적으로 부동하는 화소 전극 구조의 다중 영역 액정 디스플레이 장치의 능동 매트릭스 기판의 제조 방법의 서로 다른 3 가지 공정에서, 제어 전극 및 화소 전극이 서로 중첩되는 부분에 대한 단면도.
도 39a 내지 도 44d 는 본 발명의 제 8 실시예에 따른 다중영역 액정 디스플레이 장치의 능동 매트릭스 기판의 제조 공정들을 나타내는 도면으로서, 여기서 도 39a, 도 40a, 도 41a, 도 42a, 도 43a, 및 도 44a 는 각각 하나의 화소의 평면도이며, 도 39b, 도 40b, 도 41b, 도 42b, 도 43b, 및 도 44b 는 각각 그 평면도의 A-A' 라인에 따른 화소 트랜지스터부의 단면도이며, 도 39c, 도 40c, 도 41c, 도 42c, 도 43c, 및 도 44c 는 각각 게이트 단자부의 단면도이며, 도 39d, 도 40d, 도 41d, 도 42d, 도 43d, 및 도 44d 는 각각 그 평면도의 B-B' 라인에 따른 화소 영역의 단면도이다.
도 45a 내지 도 45c 는 보호 트랜지스터의 게이트 층 (17) 및 드레인 층 (18)의 연결부의 구조를 나타내는 단면도.
도 46a 내지 도 46b 는 보호 트랜지스터의 게이트 층 (17) 및 드레인 층 (18)의 연결부의 구조를 나타내는 단면도.
도 47a 내지 도 47b, 도 48a 내지 도 48c 는 본 발명의 제 9 실시예에 따른 다중영역 액정 디스플레이 장치의 능동 매트릭스 기판들의 구조를 나타내는 도면으로서, 도 47a 는 하나의 화소의 평면도이며, 도 47b 는 그 평면도의 A-A' 라인에 따른 단면도이며, 도 48a 는 제 9 실시예의 변형에 있어서 하나의 화소의 평면도이 며, 도 48b 및 도48c 는 각각 점선친 영역의 확대도.
도 49 는 다중영역 액정 디스플레이 장치의 등가회로를 나타내는 도면.
도 50a 내지 도 50c 는 본 발명의 제 10 실시예에 따른 액정 디스플레이 장치의 능동 매트릭스 기판 구조의 평면도이며, 여기서 도 50a 는 하나의 화소의 평면도이며, 도 50b 및 도 50c 는 그 평면도의 절단 라인 영역의 공통 캐패시턴스 라인의 부근에 대한 확대도.
도 51 은 상기 제 10 실시예의 변형에 따른 액정 디스플레이 장치의 능동 매트릭스 기판의 평면도.
도 52 는 제 10 실시예의 또 다른 변형예에 따른 액정 디스플레이 장치의 게이트 버스 라인 (2) 의 단부들에서 화소들의 칼럼중 우측 또는 좌측에 대하여 제공되는 더미 드레인 버스 라인을 나타내는 도면.
도 53a 및 도 53b 는 본 발명의 제 11 실시예에 따른 다중영역 액정 디스플레이 장치의 화소 영역의 구조를 나타내는 단면도.
도 54a 내지 도 60d 는 본 발명의 제 12 실시예에 따른 다중영역 액정 디스플레이 장치의 능동 매트릭스 기판의 제조 공정들을 나타내는 도면으로서, 여기서 도 54a, 도 55a, 도 56a, 도 57a, 도 58a, 도 59a, 및 도 60a는 각각 하나의 화소의 평면도이며, 도 54b, 도 55b, 도 56b, 도 57b, 도 58b, 도 59b, 및 도 60b 는 각각 그 평면도의 A-A' 라인에 따른 TFT 부분의 단면도이며, 도 54c, 도 55c, 도 56c, 도 57c, 도 58c, 도 59c, 및 도 60c 는 각각 그 평면도의 B-B' 라인에 따른 게이트 단자부의 단면도이며, 도 54d, 도 55d, 도 56d, 도 57d, 도 58d, 도 59d, 및 도 60d 는 각각 그 평면도의 C-C' 라인에 따른 드레인 단자부의 단면도이다.
도 61a 내지 도 62d 는 본 발명의 제 13 실시예에 따른 다중영역 액정 디스플레이 장치의 능동 매트릭스 기판의 제조 공정을 나타내는 도면으로서, 여기서 도 61a 및 도 62a 는 각각 하나의 화소의 평면도이며, 도 61b 및 도 62b 는 각각 그 평면도의 A-A' 라인에 따른 TFT 부분의 단면도이며, 도 61c 및 도 62c 는 각각 그 평면도의 B-B' 라인에 따른 게이트 단자부의 단면도이며, 도 61d 및 도 62d 는 각각 그 평면도의 C-C' 라인에 따른 드레인 단자부의 단면도이다.
도 63a 내지 68d 는 본 발명의 제 14 실시예에 따른 전기적으로 부동하는 화소 전극 구조를 가진 다중 영역 액정 디스플레이 장치의 제조 방법을 나타내는 도면으로서, 도 63a, 도 64a, 도 65a, 도 66a, 도 67a, 및 도 68a 는 1 화소의 평면도이며, 도 63b, 도 64b, 도 65b, 도 66b, 도 67b, 및 도 68b 는 각각 그 평면도의 A-A' 라인에 따른 TFT 부분의 단면도이며, 도 도 63c, 도 64c, 도 65c, 도 66c, 도 67c, 및 도 68c 는 각각 그 평면도의 B-B' 라인에 따른 게이트 단자부의 단면도이며, 도 63d, 도 64d, 도 65d, 도 66d, 도 67d, 및 도 68d 는 각각 그 평면도의 C-C' 라인에 따른 드레인 단자부의 단면도이다.
도 69a 내지 도 70d 는 본 발명의 제 15 실시예에 따른 다중 영역 액정 디스플레이 장치의 능동 매트릭스 기판의 제조 공정들을 나타내는 도면으로서, 도 69a 및 도 70a 는 각각 1 화소의 평면도이며, 도 69b 및 도 70b 는 각각 그 평면도의 A-A' 라인에 따른 TFT 부분의 단면도이며, 도 69c 및 도 70c 는 각각 그 평면도의 B-B' 라인에 따른 게이트 단자부의 단면도이며, 도 69d 및 도 70d 는 각각 그 평면 도의 C-C' 라인에 따른 드레인 단자부의 단면도이다.
※도면의 주요부분에 대한 부호의 설명
1 : 투명한 절연 기판 2 : 게이트 버스 라인
2a : 게이트 단자 3 : 제 1 절연막(SiN)
4 : 아일랜드 4a : a-Si
4b : N+ 형 a-Si 4c : Cr
4e : 절연막(SiN)
5 : 드레인 버스 라인 5a : 드레인 단자
5b : 드레인 전극 5c : 소스 전극
5d : 경계 전극
6 : ITO 6a : 제어 전극(ITO)
7 : 제 2 절연막(SiN)
8a : 게이트 단자 개구부 8b : 드레인 단자 개구부
8c : 공통 커패시턴스 단자 개구부
본 발명은 액정 디스플레이 장치 및 그 제조 방법에 관한 것이며, 특히 액정층이 제어 전극들에 의해 다수의 영역들로 분리되는 다중 영역 액정 디스플레이 장 치 및 그 제조 방법에 관한 것이다.
박막 트랜지스터와 같은 능동 (active) 장치를 사용하는 능동 매트릭스 구동형 액정 디스플레이 장치는 소형, 박형, 및 저 소비전력과 같은 특성들을 갖는다. 따라서, 그러한 액정 디스플레이 장치는 사무 자동화 (OA) 설비 및 오디오ㆍ비디오 (AV) 장치의 분야에서 실용화되고 있다. 액정 디스플레이 장치에 대한 다양한 구동 방식이 공지되어 있다. 수직 전계의 액정 디스플레이 장치 즉, TN(twisted nematic) 형이 주로 사용되며, 이는 일본 특허공보(평성10-68971호) 에 기재되어 있다. TN 형에 있어서, 액정층은 2 개의 기판사이에 삽입되며, 상기 액정층은 그 기판들사이에 인가된 전압에 응답하여 구동된다.
통상적인 TN 형 액정 디스플레이 장치의 능동 매트릭스 구동형 기판에 있어서, 상기 기판들중 하나의 기판은 서로 직교 방향들로 연장하는 게이트 배선 라인 및 드레인 배선 라인, 이들 배선 라인들에 의해 둘러싸인 영역에 형성된 화소 전극, 및 그 게이트 배선 라인 및 드레인 배선 라인의 교차부의 부근에 형성된 박막 트랜지스터 (TFT) 로 구성된다. 또한, 배향막은 기판의 TFT 및 화소 전극상에 형성된다. 이 배향막은 액정 분자들을 구동하여 소정의 방향으로 바꾸는데 사용된다. 칼라 필터, 공통 전극, 배향막은 다른 기판에 대해 대향 기판으로서 형성된다. 액정 디스플레이 장치를 형성하기 위하여, 액정층은 상기 기판과 카운터 기판사이에 삽입된다.
이러한 종래의 TN 형 액정 디스플레이 장치의 제조 방법을 설명한다. 도 1a 내지 도 5d 는 TN 형 액정 디스플레이 장치의 능동 매트릭스 구동형 기판의 종 래 제조 방법을 개략적으로 나타내는 도면이다. 도 1a, 도 2a, 도 3a, 도 4a, 및 도 5a 는 각각 하나의 화소의 평면도이다. 도 1b, 도 2b, 도 3b, 도 4b, 및 5b 는 각각 그 평면도의 A-A' 라인에 따른 TFT 부분의 단면도이다. 도 1c, 도 2c, 도 3c, 도 4c, 및 도 5c 는 각각 그 평면도의 B-B' 라인에 따른 게이트 단자부의 단면도이다. 도 1d, 도 2d, 도 3d, 도 4d, 및 도 5d 는 각각 각 평면도의 C-C' 라인에 따른 드레인 단자부의 단면도이다.
도 1a 내지 도 1d 에 나타낸 바와 같이, 게이트 전극 금속층인 Cr 층은 스퍼터링 방법에 의해 투명한 절연 기판 (TFT 기판)(1)상에 증착되며, 레지스트 패턴은 제 1 포토마스크를 사용하여 형성된다. 그 레지스트 패턴을 사용하여 리소그래피 공정에 의해 노광된 Cr 층이 에칭되고, 게이트 버스 라인 (2), 공통 커패시턴스 라인 (10), 및 게이트 단자 (2a) 가 형성된다.
다음으로, 도 2a 내지 도 2d 에 나타낸 바와 같이, 질화실리콘 (SiNx) 막으로 구성된 제 1 절연 막(3), 옴(ohmic) 접속막으로서의 비정질 실리콘 (a-Si)막 (4a) 및 n+ 형 비정질 실리콘 막 (4b) 이 CVD (Chemical Vapor Deposition) 법에 의해 연속적으로 형성된다. 그 후에, 제 2 포토마스크를 사용하여 레지스트 패턴이 형성되고, 그 레지스트 패턴을 사용하여 리소그래피 공정에 의해 노광된 n+ 형 비정질 실리콘막 (4b), 및 비정질 실리콘막 (4a) 이 레지스트 패턴을 사용하여 건식 에칭에 의해 제거되어, 아일랜드 (4) 를 형성한다.
그 후에, 도 3a 내지 도 3d 에 나타낸 바와 같이, 소스/드레인 금속층으로서 의 Cr층이 스퍼터링 방법에 의해 형성된다. 그 후에, 레지스트 패턴은 제 3 포토마스크를 사용하여 형성되고, 레지스트 패턴을 사용하여 리소그래피 공정에 의해 노광된 Cr 층은 그 레지스트 패턴을 사용하여 습식 에칭에 의해 제거된다. 따라서, 화소 트랜지스터(TFT : thin film transistor) 의 소스/드레인 전극들 (5b, 5c), 드레인 버스 라인 (5), 및 드레인 단자 (5a) 가 형성된다. 그 후에, 에칭 마스크로서 소스/드레인 전극들의 Cr 층을 사용하여, 채널 영역의 n+ 형 비정질 실리콘막 (4b) 을 에칭하여 화소 전극을 형성한다.
다음으로, 도 4a 내지 도 4d 에 나타낸 바와 같이, 질화실리콘 (SiNx)의 제 2 절연막 (7) 이 투명한 절연성 TFT 기판 (1) 상에 증착되며, 제 2 절연막 (7) 및 제 1 절연막 (3) 은 제 4 포토마스크를 사용하여 노광되고 에칭된다. 이런 식으로, 소스/드레인 단자의 개구부들 (8a,8b) 이 형성된다. 그 후에, 도 5a 내지 도 5d 에 나타낸 바와 같이, ITO 막은 투명한 절연성 TFT 기판 (1) 상에 증착된다. 그 후에, 제 5 포토마스크를 사용하여 노광된 ITO 막이 제거되고, 소스 전극 (5c) 을 연결하도록 화소 전극 (9) 및 게이트/드레인 단자 전극들이 형성된다. 그 후에, 이러한 TFT 기판의 화소 트랜지스터상 및 액정이 소정의 방향으로 향하게 하는 배향막이 화소 전극 (9) 상에 형성된다. 그 후에, 액정층은 이러한 TFT 기판 및 대향 기판사이에 삽입되어, 액정 디스플레이 장치가 완성된다. 컬러 필터, 공통 전극, 및 배향막과 같은 다른 구성요소들은 대향 기판상에 형성된다.
이러한 종래의 TN 형 액정 디스플레이 장치에 있어서, 인가 전압이 없는 "화 이트(white)" 디스플레이 상태에서, 액정 분자들은 TFT 기판에 평행한 배향을 가진다. 액정 분자의 배향은 "화이트"의 디스플레이 상태로부터 인가 전압에 따른 전계의 방향으로 변화한다. 결과적으로, 디스플레이 상태는 "화이트"의 디스플레이 상태로부터 "블랙(black)" 의 디스플레이 상태로 점차적으로 변화한다. TN 형 액정 디스플레이 장치는 이러한 전압 인가시의 액정 분자들의 특유한 움직임 때문에, 시야각이 작다. 또한, 측 방향의 전계가 액정 셀내의 전극들사이의 전위차 및 TFT 기판의 비평탄성에 의해 발생되는 경우가 존재한다. 측 방향의 전계가 존재하면 액정 분자들의 배향들이 서로 다르게 되는 영역이 생긴다. 결과적으로, 이러한 영역의 경계에서 불균일이 나타난다.
종래의 TN 형 액정 디스플레이 장치의 상술된 좁은 시야각 및 불균일을 개선하기 위하여, 네가티브 유전율 이방성을 가진 액정을 사용하도록 제안하였다. 이 제안은 일본 특허공보(평성6-43461호, 평성7-199190호, 평성7-230097호, 및 평성 10-20323호)에 기재되어 있다. 다수 제안되는 다중영역 액정 디스플레이 장치에서, 액정 셀은 액정이 수직 방향의 호모트로픽(homotropic) 배향을 가지도록 형성된다. 또한, 공통 전극 또는 화소 전극용 개구부가 제공되며, 경사(obligue) 전계는 각각의 화소에서 발생되어 그 화소내에 다수의 영역을 형성한다.
특히, 본 발명의 양수인에 의해 출원된 일본 특허 출원 평성11-180615 호 및 평성11-359411호에서는, 액정의 배향 상태를 제어하는 제어 전극이 제공된다. 그러나, 이들 출원들은 본 출원에 대응하는 2 개의 일본 특허 출원이 출원될 때 까 지는 공개되지 않았었다. 전기적으로 부동하는 상태의 화소 전극은 커패시턴스를 통하여 소스 전극과 차례로 연결되는 제어 전극과 연결된다. 이러한 구조는 부동하는 화소 전극 구조로 불린다. 이러한 구조에 따라서, 각 화소의 화소 트랜지스터는 제어 전극을 제어하고 제어 전극 및 화소 전극의 2 개 전극 전위는 쉽게 제어될 수 있다.
이러한 부동 화소 전극 구조를 가지는 액정 디스플레이 장치를 아래에 설명한다. 드레인 배선 라인들 및 게이트 배선 라인들은 화소 트랜지스터 (TFT) 기판상에 서로 직교 방향들로 연장되고, 하나의 화소는 이들 배선 라인들에 의해 둘러싸인 영역에 의해 형성된다. 각 화소는 화소 트랜지스터, 화소 전극, 및 제어 전극을 가진다. 또한, 화소 전극은 전기적으로 부동하는 상태에 있고, 각각 절연막을 통하여 제어 전극 및 공통 커패시턴스 라인과 함께 결합 커패시턴스들을 형성한다. 화소 트랜지스터 기판 및 대향 전극들이 형성된 대향 기판은 소정의 간격으로 서로 대향하며, 네가티브 유전율 이방성을 가진 액정이 그 기판들사이에 삽입된다.
게이트 버스 라인이 선택될 때, 신호 전압은 드레인 버스 라인으로부터 화소 트랜지스터를 통해 소스 단자와 연결된 제어전극으로 인가된다. 이 때, 전기적으로 부동하는 상태의 화소 전극의 전위는 결합 커패시턴스들의 비율에 따라 공통 커패시턴스 라인의 전위와 제어 전극의 전위 사이의 전위로 설정된다. 따라서, 전위들은 제어 전극, 화소 전극, 및 공통 커패시턴스 라인의 순서로 더 크게되거나 더 작게 된다. 따라서, 화소 전극 및 제어 전극 또는 공통 커패시턴스 라인사 이에 발생된 액정 구동 전계는 제어 전극으로부터 외측으로 확산하도록 경사 방향으로 발생된다. 따라서, 게이트 라인들 및 드레인 라인들에 의해 둘러싸인 하나의 화소에 있어서, 액정 분자들이 제어 전극의 양측에서 다른 방향들로 향할 수 있으므로, 시야각의 광학 특성이 개선될 수 있다.
그러나, 다중영역 액정 디스플레이 장치를 제조하기 위해서는, 종래의 TN 형 액정 디스플레이 장치와 비교하여 적어도 제어 전극을 형성하기 위한 공정이 부가되어야 한다. 특히, 상술된 다중영역 액정 디스플레이 장치에 있어서, 화소 전극 및 제어 전극사이에 그리고 화소 전극 및 공통 커패시턴스 라인사이에 커패시턴스들을 형성해야 한다. 따라서, 제조 방법은 아직 확립되지 않았으나, 제조수율이 높은 제조 방법의 확립이 요구된다.
또한, 상기 액정 디스플레이 장치에서 화소 전극은 전기적으로 부동하는 상태에 있다. 따라서, 그 버스 라인의 전위 영향과 기판 대전의 영향을 받기 쉽다. 이러한 의도적하지 않은 전위에 의해 액정 분자들의 배향이 흐트러져서 디스플레이 불균일이 쉽게 발생한다. 따라서, 다중영역 구조의 액정 디스플레이 장치에 있어서, 액정 분자들의 배향의 대칭성이 흐트러지는 경우에 시야각 특성이 저하되었다.
또한, 상기 액정 디스플레이 장치에 있어서, 전체 패널의 디스플레이 균일성은 게이트 버스 라인 및 드레인 버스 라인의 전압 강하나 신호 지연에 의해 쉽게 파괴된다. 또한, 백라이트 광의 영향에 의해 화소 트랜지스터의 특성이 변경된 다.
따라서, 본 발명의 목적은 높은 제조수율로 제조될 수 있는 전기적으로 부동하는 화소 전극 구조의 다중 영역 액정 디스플레이 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 적은 수의 공정들로 형성될 수 있는 전기적으로 부동하는 화소 전극 구조의 다중 영역 액정 디스플레이 장치 및 그 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 화소 전극을 형성하는 공정이 개선되는 전기적으로 부동하는 화소 전극 구조의 다중영역 액정 디스플레이 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 기판의 대전 또는 버스 라인의 전위에 의한 디스플레이 불균일이 억제될 수 있고, 액정 분자들의 배향의 대칭성이 확보되어 시야각 특성이 개선되는 전기적으로 부동하는 화소 전극 구조의 다중영역 액정 디스플레이 장치를 제공하는 것이다.
또한, 본 발명의 목적은 버스 라인의 전압 강하 또는 백라이트 광 및 신호 지연의 영향이 완화될 수 있는 전기적으로 부동하는 화소 전극 구조의 다중 영역 액정 디스플레이 장치를 제공하는 것이다.
본 발명의 태양에 있어서, 액정 디스플레이 장치는 제 1 기판, 제 2 기판, 및 그 제 1 기판 및 제 2 기판사이에 삽입된 액정층을 포함한다. 제 1 기판은 제 2 기판의 대향면측에 표면상의 로우 방향으로 연장하는 다수의 게이트 버스 라인들, 칼럼 방향으로 연장하는 다수의 드레인 버스 라인들, 및 매트릭스에 증착된 다수의 화소들을 포함한다. 다수의 화소들의 각각은 상기 화소와 연관된 다수의 게이트 버스 라인들중 하나의 게이트 버스 라인의 일부, 상기 화소와 연관된 다수의 드레인 버스 라인들중 하나의 드레인 버스 라인의 일부, 상기 화소와 연관된 커패시턴스 라인의 일부, 상기 연관된 드레인 버스 라인과 연결된 드레인 및 소스를 가지는 화소 트랜지스터, 소스에 연결되며 상기 화소 영역의 적어도 일부에서 형성되는 제어 전극, 및 제 1 절연막 및 제 2 절연막중 적어도 하나의 절연막을 통하여 제어 전극 및 커패시턴스 라인의 일부를 커버하도록 형성되어 전기적으로 부동하는 상태의 화소전극을 포함한다.
여기서, 상기 화소에 있어서, 제 1 커패시턴스는 화소 전극 및 제어 전극으로부터 형성될 수 있고, 제 2 커패시턴스는 화소 전극 및 커패시턴스 라인으로부터 형성될 수 있다. 이 경우에, 상기 연관된 게이트 버스 라인과 연관된 화소들의 로우에서, 제 2 커패시턴스들은 연관된 게이트 버스 라인상의 게이트 신호 공급 단자로부터의 거리에 의존하지만 바람직하기로는 서로 달라야 한다. 이 경우에, 화소들의 로우에서의 제 1 커패시턴스들 및 제 2 커패시턴스들중 하나 이상의 커패시턴스는 게이트 신호 공급 단자로부터의 게이트 신호의 전압 강하를 보상하여 화소 트랜지스터의 피드스루 (feed-through) 전압을 일정하게 유지하도록 변경되는 것이 바람직하다. 또한, 제 2 커패시턴스는 게이트 신호 공급 단자로부터의 거리에 의존하여 화소들의 로우에서 감소될 수 있다. 또한, 커패시턴스 라인부과 중첩하는 화소 전극의 영역은 화소들의 로우의 게이트 신호 공급 단자로부터의 거리에 의존하여 감소될 수 있다.
또한, 제어 전극은 도전층, 및 그 도전층의 주변부에 형성된 경계층을 포함할 수 있다.
또한, 칼럼 방향에 인접한 화소들은 화소들 사이에서 로우 방향으로 연장하는 라인에 대하여 대칭적인 것이 바람직하다. 이 경우에, 연관된 게이트 버스 라인부는 인접한 화소들의 상부 화소의 하부 부분에 제공되는 것이 바람직하며, 연관된 게이트 버스 라인부는 인접한 화소들의 하부 화소의 상부 부분에 제공되는 것이 바람직하다. 또한, 커패시턴스 라인부는 인접한 화소들의 상부 화소의 상부 부분에 제공되는 것이 바람직하며, 커패시턴스 라인부는 인접한 화소들의 하부 화소의 하부 부분에 제공되는 것이 바람직하다.
또한, 연관된 드레인 버스 라인은 상부 화소의 하부 부분에 형성된 상기 연관된 게이트 버스 라인부와 하부 화소의 상부 부분에 형성된 상기 연관된 게이트 버스 라인부 사이에 로우 방향으로 연장하는 2 개의 드레인 라인들을 가질 수 있다. 상부 및 하부 화소들의 화소 트랜지스터들은 각각 2 개의 드레인 라인들과 연관되도록 형성되는 것이 바람직하다. 이 경우에, 2 개의 드레인 라인들은 로우 방향으로 인접한 화소들과 연관된 드레인 버스 라인을 향하여 연장한다.
또한, 다수의 화소들 각각은 상기 연관된 드레인 버스 라인부를 제외하고, 칼럼 방향으로 연장하는 화소의 중심라인에 대하여 대칭적일 수 있다.
또한, 다수의 화소들 각각의 화소 트랜지스터는 상기 화소 트랜지스터가 상 기 연관된 게이트 버스 라인부로부터 밀려나오지 않도록 형성되는 것이 바람직하다.
또한, 액정 디스플레이 장치는 로우 방향의 화소들의 최좌측 칼럼의 왼쪽 부분 및 화소들의 최우측 칼럼의 오른쪽 부분중 하나 이상에 제공되는 하나 이상의 더미 라인을 더 포함할 수 있다. 이 경우에, 커패시턴스 라인의 전위와 동일한 전위, 다수의 드레인 버스 라인들중 인접한 라인의 전위와 동일한 전위, 다수의 드레인 버스 라인에서 연관된 드레인 버스 라인에 대향하는 하나의 드레인 버스 라인의 전위와 동일한 전위, 및 다수의 드레인 버스 라인들의 평균 전위중 어느 한쪽이 더미 라인에 인가된다.
또한, 액정 디스플레이 장치는 제 2 기판과의 대향측면상에 있는 제 1 기판의 표면에 또는 그 표면위에 제공되는 도전막을 더 포함한다.
또한, 화소 트랜지스터는 연관된 게이트 버스 라인, 그 연관된 게이트 버스 라인을 커버하도록 형성된 제 1 절연막, 그 제 1 절연막상에 형성된 반도체층, 그 반도체층상에 형성된 드레인 컨택트층 및 소스 컨택트층, 및 그 드레인 컨택트층에 연결된 드레인 전극 및 그 소스 컨택트층에 연결된 소스 전극을 포함할 수 있다. 이 경우에, 다수의 드레인 버스 라인들 각각은 화소 트랜지스터의 드레인 전극 및 소스 전극의 재료와 동일한 재료로 형성된 금속막, 제어 전극의 재료와 동일한 재료로 형성된 도전막으로 구성된 적층막일 수 있다. 또한, 다수의 드레인 버스 라인들 각각은 상기 반도체층의 재료와 동일한 재료로 형성된 반도체층, 상기 화소 트랜지스터의 드레인 전극 및 소스 전극의 재료와 동일한 재료로 형성된 금속막, 및 상기 제어 전극의 재료와 동일한 재료로 형성된 도전막으로 구성된 적층막일 수 있다.
또한, 화소 트랜지스터는 제 1 기판의 제 2 기판과 대향하는 표면상에 형성된 제 1 절연막상에 형성되는 소스 전극 및 드레인 전극, 상기 절연막 부분에 형성된 반도체층, 소스 전극 및 드레인 전극, 그 반도체층상에 형성된 제 3 절연막, 그 제 3 절연막상에 형성된 게이트 전극, 및 제 1 기판 및 제 1 절연막사이에 제공된 차광층을 포함할 수 있다. 또한, 연관된 게이트 버스 라인은 상기 반도체층의 재료와 동일한 재료로 형성된 반도체층, 제 3 절연막의 재료와 동일한 재료로 형성된 절연막, 및 게이트 전극의 재료와 동일한 재료로 형성된 도전막을 포함할 수 있는 적층막을 포함한다. 또한, 소스 전극은 제어 전극의 일부일 수 있다.
또한, 제어 전극 및 화소 전극의 각각은 투명한 도전막으로 형성될 수 있고, 소스 전극 및 드레인 전극의 각각은 Cr 및 Mo 중 하나 이상으로 형성될 수 있다.
또한, 드레인 단자는 다수의 드레인 버스 라인들의 단부들 각각에 형성될 수 있다.
본 발명의 또 다른 태양에 있어서, 다수의 화소들이 칼럼 방향 및 로우 방향으로 매트릭트에 배치되는 액정 디스플레이 장치의 제조 방법은, (a) 기판상에 다수의 게이트 버스 라인들 및 다수의 커패시턴스 라인들을 형성하는 단계; (b) 적어도 기판 및 다수의 게이트 버스 라인들을 커버하도록 제 1 절연막을 형성하는 단계; (c) 상기 제 1 절연막상에 다수의 드레인 버스 라인들을 형성하는 단계; (d) 다수의 화소들 각각의 영역에, 제 1 절연막을 통해 다수의 게이트 버스 라인들중 연관된 게이트 버스 라인상에 드레인 및 소스를 갖는 화소 트랜지스터를 형성하는 단계로서, 상기 화소 트랜지스터의 드레인은 다수의 드레인 버스 라인들중 연관된 드레인 버스 라인과 연결되는 상기 형성 단계; (e) 상기 화소 영역의 일부에 화소 트랜지스터의 소스와 연결된 제어 전극을 형성하는 단계; (f) 적어도 제 1 절연막, 화소 트랜지스터, 및 다수의 드레인 버스 라인들을 커버하도록 제 2 절연막을 형성하는 단계; (g) 제 1 절연막 및 제 2 절연막중 하나 이상의 절연막을 통하여 커패시턴스 라인의 일부 및 제어 전극을 커버하도록 화소 영역에 화소 전극을 형성하는 단계에 의해 성취된다.
여기서, 상기 (d) 단계는, (h) 제 1 절연막을 통하여 연관된 게이트 버스 라인상에 반도체층 및 컨택트층을 형성하는 단계; (i) 상기 화소 트랜지스터의 영역에 기초하여 상기 반도체층 및 상기 컨택트층을 아일랜드 형상으로 패턴화하는 단계; (j) 상기 컨택트층 및 반도체층을 커버하도록 전극층을 형성하는 단계; 및 (k) 소스 및 드레인을 형성하도록 전극층을 에칭하는 단계에 의해 성취될 수 있다. 이 경우에, 제어 전극을 형성하는 상기 (e) 단계는 상기 (k) 단계에 이어서 수행된다. 또한, 드레인 버스 라인을 형성하는 상기 (c) 단계는 상기 (j) 단계와 동시에 제 1 절연막상에 제 1 도전막을 형성하는 단계; 상기 제어 전극을 형성하는 단계 (e) 와 동시에 제 1 도전층상에 또는 제 1 도전층을 커버하도록 제 2 도전층을 형성하는 단계에 의해 성취될 수 있다.
또한, 상기 (d) 단계는 (l) 제 1 절연막을 통하여 상기 연관된 게이트 버스 라인상에 반도체층, 컨택트층, 전극층을 순차적으로 증착하는 단계; (m) 화소 트랜 지스터의 영역에 기초하여 반도체층, 컨택트층, 및 전극층을 아일랜드 형상으로 패턴화하는 단계; (n) 전극층, 컨택트층, 및 반도체층을 커버하도록 제어 전극을 증착하는 단계; 및 (o) 상기 제어 전극막, 전극층, 및 컨택트층을 에칭하고 소스 컨택트층, 상기 소스 컨택트층상의 하부 소스 전극, 및 상기 하부 소스 전극상의 상부 소스 전극으로 구성된 소스 전극 그리고 드레인 컨택트층, 상기 드레인 컨택트층상의 하부 드레인 전극, 및 상기 하부 드레인 전극상의 상부 드레인 전극으로 구성된 드레인전극을 형성하는 단계에 의해 성취될 수 있다. 이 경우에, 제어 전극을 형성하는 상기 (e) 단계는 상기 (n) 및 (o) 단계와 동시에 수행될 수 있다.
또한, 상기 드레인 버스 라인을 형성하는 (c) 단계는 상기 (m) 단계와 동시에 반도체층, 컨택트층, 및 전극층으로 이루어진 제 1 적층막을 패턴화하는 단계; 상기 (n) 단계 및 상기 (o) 단계와 동시에 제 1 적층막위에 또는 상기 제 1 적층막을 커버하도록 제 1 도전막을 형성하는 단계에 의해 성취될 수 있다. 이 경우에, 상기 (m) 단계는 각각의 화소 영역에서 반도체층, 컨택트층, 전극층, 및 제 1 절연막을 패턴화함으로써 성취될 수 있다. 상기 (n) 단계는 상기 전극층 및 상기 기판을 커버하도록 제어 전극막을 증착시킴으로써 성취될 수 있다. 또한, 상기 (g) 단계는 화소 전극막을 증착시키는 단계; 하프톤 마스크를 사용하여 화소 전극막상에 레지스트층을 형성하는 단계로서, 상기 레지스트층은 두꺼운 부분 및 얇은 부분을 가지는 상기 형성 단계; 레지스트층을 사용하여 소정의 영역에서 화소 전극막을 제거하는 단계; 애싱에 의해 상기 레지스트층의 얇은 부분을 제거하는 단계; 및 상기 얇은 부분을 제거한 후 상기 레지스트층의 두꺼운 부분을 사용하여 화 소 전극막을 패턴함으로써 화소 전극을 형성하는 단계에 의해 성취될 수 있다.
또한, 상기 (d) 단계는 (p) 제 1 절연막을 통하여 게이트 버스 라인상에 제 1 적층막으로서 반도체층, 컨택트층, 및 전극층을 순차적으로 증착하는 단계; (q) 소스 전극 및 드레인 전극을 형성하도록 레지스트 패턴을 사용하여 전극층을 패턴화하는 단계; (r) 유기용제를 사용하여 레지스트 패턴을 변형시키는 단계; 및 (s) 상기 변형된 레지스트 패턴을 사용하여 화소 트랜지스터 영역에 아일랜드 형상으로 컨택트층 및 반도체층을 패턴화하는 단계에 의해 성취될 수 있다. 이 경우에, 제어 전극을 형성하는 상기 (e) 단계는 상기 (s) 단계에 이어서 수행되는 것이 바람직하다. 또한, 드레인 버스 라인을 형성하는 상기 (c) 단계는 상기 (q) 단계와 동시에 제 1 적층막을 패턴화하는 단계; 및 상기 (e) 단계와 동시에 제 1 적층막상에 또는 상기 제 1 적층막을 커버하도록 제 2 도전층을 형성하는 단계에 의해 성취될 수 있다.
또한, 상기 (d) 단계는 (t) 제 1 절연막을 통하여 게이트 버스 라인상에 제 1 적층막으로서 반도체층, 컨택트층, 및 전극층을 순차적으로 증착하는 단계; (u) 노광량의 적분치를 변경함으로써 전극층에 두꺼운 부분 및 얇은 부분을 가지는 레지스트층을 형성하는 단계; (v) 레지스트 패턴을 사용하여 전극층, 컨택트층, 및 반도체층을 아일랜드 형상으로 패턴화하는 단계; (w) 애싱 공정에 의해 상기 레지스트 패턴의 두꺼운 부분을 제거한 후에, 상기 레지스트층의 두꺼운 부분을 사용하여 화소 트랜지스터의 채널 영역의 전극층을 제거하여 소스 전극 및 드레인 전극을 형성하는 단계에 의해 성취될 수 있다. 이 경우에, 제어 전극을 형성하는 상기 (e) 단계는 상기 (w) 단계에 이어서 수행되는 것이 바람직하다.
또한, 드레인 버스 라인을 형성하는 상기 (c) 단계는 상기 (v) 단계와 동시에 제 1 적층막을 패턴화하는 단계; 및 상기 (e) 단계와 동시에 제 1 적층막상에 또는 상기 제 1 적층막을 커버하도록 제 2 도전막을 형성하는 단계에 의해 성취될 수 있다.
또한, 상기 제어 전극을 형성하는 상기 (g) 단계는 화소 전극막을 증착하는 단계; 노광량의 적분치를 변경시킴으로써 화소 전극막상에 두꺼운 부분 및 얇은 부분을 가진 레지스트층을 형성하는 단계; 레지스트층을 사용하여 소정의 영역의 화소 전극막 및 제 2 절연막 또는 제 2 절연막과 제 1 절연막의 세트를 순차적으로 제거하는 단계; 애싱 공정에 의해 레지스트층의 얇은 부분을 제거하는 단계; 및 레지스트층의 두꺼운 부분을 사용하여 화소 전극막을 패턴화함으로써 화소 전극을 형성하는 단계에 의해 성취될 수 있다.
또한, 제어 전극을 형성하는 상기 (e) 단계는 제어 전극막을 증착하는 단계; 상기 제어 전극막상에 도전막을 증착하는 단계; 레지스트 패턴을 사용하여 상기 도전막을 패턴화하는 단계; 및 마스크로서 상기 패턴화된 도전막을 사용하여 제어 전극막을 패턴화하는 단계에 의해 성취될 수 있다.
또한, 상기 (e) 단계는 제어 전극막을 증착하는 단계; 제어 전극막을 패턴화하는 단계; 및 상기 패턴화된 제어 전극막의 주변부에 도전막을 형성하여 제어 전극을 형성하는 단계에 의해 성취될 수 있다.
또한, 상기 (e) 단계는 도전막을 증착하는 단계; 루프를 가지도록 상기 도전 막을 패턴화하는 단계; 상기 패턴화된 도전막상에 제어 전극막을 증착하는 단계; 및 상기 제어 전극의 에지 부분이 상기 패턴화된 도전막상에 있도록 상기 제어 전극막을 패턴화하는 단계에 의해 성취될 수 있다.
또한, 화소 전극을 형성하는 상기 (g) 단계는 화소 전극막을 증착하는 단계; 상기 화소 전극막상에 도전막을 증착하는 단계; 레지스트 패턴을 이용하여 상기 도전막을 패턴화하는 단계; 및 상기 패턴화된 도전막을 이용하여 화소전극막을 패턴화하는 단계에 의해 성취될 수 있다.
또한, 상기 화소 전극을 형성하는 상기 (g) 단계는 화소 전극막을 증착하는 단계; 상기 화소 전극막을 패턴화하는 단계; 및 상기 패턴화된 화소 전극의 주변부에 도전막을 형성하여 화소 전극을 형성하는 단계에 의해 성취될 수 있다.
또한, 상기 화소 전극을 형성하는 상기 (g) 단계는 도전막을 증착하는 단계; 루프를 가지도록 상기 도전막을 증착하는 단계; 상기 패턴화된 도전막상에 화소 전극막을 증착하는 단계; 및 상기 패턴화된 화소 전극의 에지 부분이 상기 패턴화된 도전막상에 있도록 제어 전극막을 패턴화하는 단계에 의해 성취될 수 있다.
또한, 각각의 화소에서, 제 1 커패시턴스는 화소 전극 및 제어 전극으로부터 형성될 수 있고, 제 2 커패시턴스는 화소 전극 및 커패시턴스 라인으로부터 형성될 수 있다. 상기 화소 전극을 형성하는 상기 (g) 단계는 상기 연관된 게이트 버스 라인에 연결된 게이트 신호 공급 단자로부터의 거리에 의존하여 제 2 커패시턴스들이 서로 다르게 되도록, 상기 연관된 게이트 버스 라인과 연관된 화소들의 로우에서 화소 전극을 형성하는 단계에 의해 성취될 수 있다.
또한, 화소 전극을 형성하는 상기 (g) 단계는 상기 연관된 화소들의로우에서 상기 연관된 게이트 버스 라인에 연결된 게이트 신호 공급 단자로부터의 거리에 의존하여 제 2 커패시턴스들이 감소하도록 화소 전극을 형성하는 단계에 의해 성취될 수 있다. 이 경우에, 화소 전극을 형성하는 상기 (g) 단계는 게이트 신호 공급 단자로부터의 거리에 의존하여 화소 전극 및 커패시턴스 라인 부분의 중첩 영역이 감소하도록, 화소 전극을 형성하는 단계에 의해 성취될 수 있다.
또한, 화소는 칼럼 방향으로 인접한 화소들이 상기 화소들사이에서 로우 방향으로 연장하는 라인에 대하여 대칭되도록 형성될 수 있다. 이 경우에, 연관된 게이트 버스 라인부는 인접한 화소들의 상부 화소의 하부 부분에 제공될 수 있고, 상기 연관된 게이트 버스 라인부는 인접한 화소들의 하부 화소의 상부 부분에 제공될 수 있다. 또한, 커패시턴스 라인부는 인접한 화소들의 상부 화소의 상부 부분에 제공될 수 있고, 커패시터스 라인부는 인접한 화소들의 하부 화소의 하부 부분에 제공될 수 있다. 또한, 드레인 버스 라인을 형성하는 단계는 상부 화소의 하부 부분에 형성된 상기 연관된 게이트 버스 라인부와 하부 화소의 상부 부분에 형성된 상기 연관된 게이트 버스 라인부사이에 로우 방향으로 연장하는 2 개의 드레인 라인들을 형성함으로써 성취될 수 있다. 이 경우에, 상부 및 하부 화소들의 화소 트랜지스터들은 각각 2 개의 드레인 라인들에 연결되도록 형성될 수 있다. 또한, 2 개의 드레인 라인들은 로우 방향으로 인접한 화소들과 연관된 드레인 버스 라인을 향하여 연장되도록 형성될 수 있다.
또한, 다수의 화소들의 각각은 상기 연관된 드레인 버스 라인부를 제외하고 칼럼 방향으로 연장하는 화소의 중심라인에 대하여 대칭되도록 형성될 수 있다.
또한, 다수의 화소들 각각의 화소 트랜지스터는 상기 화소 트랜지스터가 상기 연관된 게이트 버스 라인부로부터 밀려나오지 않도록 형성될 수 있다.
또한, 상기 제조 방법은 로우 방향의 화소들의 최좌측 칼럼의 왼쪽 부분 및 상기 화소들의 최우측 칼럼의 오른쪽 부분중 하나 이상에 대하여 하나 이상의 더미 라인을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 제조 방법은 제 2 기판의 대향측인 제 1 기판의 표면에 또는 그 표면위에 도전막을 형성하는 단계를 더 포함할 수 있다.
또한, 드레인 버스 라인을 형성하는 상기 단계는 다수의 드레인 버스 라인들 각각의 양측단부에 드레인 단자들을 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 태양에 있어서, 로우 방향 및 칼럼 방향으로 매트릭스에 다수의 화소들을 포함하는 액정 디스플레이 장치의 제조 방법에 있어서, 상기 제조 방법은, (a) 기판상에 다수의 차광층을 형성하는 단계; (b) 적어도 상기 기판 및 다수의 차광층들을 커버하도록 제 1 절연막을 형성하는 단계; (c) 다수의 드레인 버스 라인들을 형성하는 단계; (d) 상기 다수의 화소들 각각의 영역의 일부에 제어 전극을 형성하는 단계; (e) 상기화소 영역에서, 다수의 차광층들중 연관된 차광층위에 화소 트랜지스터를 형성하는 단계로서, 상기 화소 트랜지스터는 다수의 드레인 버스 라인들중 연관된 드레인 버스 라인 및 다수의 게이트 버스 라인들중 연관된 게이트 버스 라인과 연결된 드레인, 제어 전극에 연결된 소스를 가지는 상기 형성 단계; (f) 다수의 커패시턴스 라인들을 형성하는 단계; (g) 적어도 제 1 절연 막, 화소 트랜지스터, 및 다수의 게이트 버스 라인들을 커버하도록 제 2 절연막을 형성하는 단계; 및 (h) 상기 제 1 절연막 및 상기 제 2 절연막중 하나 이상의 절연막을 통하여 상기 커패시턴스 라인의 일부 및 제어 전극을 커버하도록 화소 영역에 화소 전극을 형성하는 단계에 의해 성취될 수 있다.
또한, 상기 (e) 단계는 (i) 상기 제 1 절연막을 통하여 상기 연관된 차광층상에 소스 전극 및 드레인 전극을 형성하는 단계; (j) 5 가 원소의 플라즈마 처리를 수행한 후에, 반도체층, 제 3 절연막, 및 전극층을 순차적으로 증착하는 단계; (k) 상기 전극층, 상기 제 3 절연막, 및 상기 반도체층을 패턴화하여 상기 다수의 게이트 버스 라인들을 형성하는 단계에 의해 성취될 수 있다. 이 경우에, 상기 다수의 커패시턴스 라인들을 형성하는 상기 (f) 단계는 상기 (k) 단계와 동시에 수행되는 것이 바람직하다. 또한, 상기 제어 전극을 형성하는 상기 (d) 단계는 상기 제어 전극 및 소스 전극이 일체적으로 형성되도록 상기 (i) 단계와 동시에 수행되는 것이 바람직하다.
또한, 상기 다수의 드레인 버스 라인들을 형성하는 상기 (c) 단계는 상기 (e) 단계와 동시에 수행되는 것이 바람직하다. 또한, 상기 다수의 드레인 버스 라인들을 형성하는 상기 (c) 단계는 상기 (i) 단계와 동시에 수행되는 것이 바람직하다.
또한, 상기 제어 전극 및 상기 화소 전극 각각은 투명한 도전막으로 형성될 수 있다.
또한, 상기 소스 전극 및 상기 드레인 전극의 각각은 고용융점 금속막으로 형성될 수 있다.
또한, 상기 제어 전극을 형성하는 상기 (d) 단계는 제어 전극막을 증착하는 단계; 상기 제어 전극막상에 도전막을 증착하는 단계; 레지스트 패턴을 사용하여 상기 도전막을 패턴화하는 단계; 및 마스크로서 상기 패턴화된 도전막을 사용하여 상기 제어 전극막을 패턴화하는 단계에 의해 성취될 수 있다.
또한, 상기 (d) 단계는 제어 전극막을 증착하는 단계; 상기 제어 전극막을 패턴화하는 단계; 및 상기 패턴화된 제어 전극의 주변부에 도전막을 형성하여 상기 제어 전극을 형성하는 단계에 의해 성취될 수 있다.
또한, 상기 (d) 단계는 도전막을 증착하는 단계; 루프를 가지도록 상기 도전막을 패턴화하는 단계; 상기 패턴화된 도전막상에 제어 전극막을 증착하는 단계; 및 상기 제어 전극막의 에지 부분이 상기 패턴화된 도전막상에 있도록 상기 제어 전극막을 패턴화하는 단계에 의해 성취될 수 있다.
또한, 상기 화소 전극을 형성하는 상기 (h) 단계는 화소 전극막을 증착하는 단계; 상기 화소 전극막상에 도전막을 증착하는 단계; 레지스트 패턴을 사용하여 상기 도전막을 패턴화하는 단계; 및 상기 패턴화된 도전막을 사용하여 상기 화소 전극막을 패턴화하는 단계에 의해 성취될 수 있다.
또한, 상기 화소 전극을 형성하는 상기 (h) 단계는 화소 전극막을 증착하는 단계; 상기 화소 전극막을 패턴화하는 단계; 및 상기 패턴화된 화소 전극막의 주변부에 도전막을 형성하여 상기 화소 전극을 형성하는 단계에 의해 성취될 수 있다.
또한, 상기 화소 전극을 형성하는 상기 (h) 단계는 도전막을 증착하는 단계; 루프를 가지도록 상기 도전막을 패턴화하는 단계; 상기 패턴화된 도전막상에 화소 전극막을 증착하는 단계; 및 상기 패턴화된 화소 전극막의 에지 부분이 상기 패턴화된 도전막상에 있도록 상기 제어 전극막을 패턴화하는 단계에 의해 성취될 수 있다.
또한, 상기 각각의 화소에서, 제 1 커패시턴스는 상기 화소 전극 및 상기 제어 전극으로부터 형성될 수 있고, 제 2 커패시턴스는 상기 화소 전극 및 상기 커패시턴스 라인으로부터 형성될 수 있다. 이 경우에, 상기 화소 전극을 형성하는 상기 (h) 단계는 상기 연관된 게이트 버스 라인에 연결된 게이트 신호 공급 단자로부터의 거리에 의존하여 상기 제 2 커패시턴스들이 서로 다르게 되도록, 상기 연관된 게이트 버스 라인과 연관된 상기 화소들의 로우에서 상기 화소 전극을 형성하는 단계에 의해 성취될 수 있다. 이 경우에, 상기 화소 전극을 형성하는 상기 (h) 단계는 연관된 상기 화소들의 로우에서 상기 연관된 게이트 버스 라인과 연결된 상기 게이트 신호 공급 단자로부터의 거리에 의존하여 상기 제 2 커패시턴스들이 감소하도록 상기 화소 전극을 형성하는 단계에 의해 성취될 수 있다. 또한, 상기 화소 전극을 형성하는 상기 (h) 단계는 상기 게이트 신호 공급 단자로부터의 거리에 의존하여 상기 화소 전극 및 상기 커패시턴스 라인부중 중첩되는 영역이 감소하도록 상기 화소 전극을 형성하는 단계에 의해 성취될 수 있다.
또한, 상기 화소는, 상기 칼럼 방향으로 인접한 화소들이 상기 화소들사이에서 상기 로우 방향으로 연장하는 라인에 대하여 대칭되도록 형성될 수 있다. 이 경우에, 상기 연관된 게이트 버스 라인부는 상기 인접한 화소들의 상부 화소의 하부 부분에 제공될 수 있고, 상기 연관된 게이트 버스 라인부는 상기 인접한 화소들의 하부 화소의 상부 부분에 제공될 수 있다. 또한, 상기 커패시턴스 라인부는 상기 인접한 화소들의 상부 화소의 상부 부분에 제공될 수 있고, 상기 커패시턴스 라인부는 상기 인접한 화소들의 하부 화소의 하부 부분에 제공될 수 있다. 또한, 상기 다수의 드레인 버스 라인들을 형성하는 상기 단계는 상기 상부 화소의 상기 하부 부분에 형성된 상기 연관된 게이트 버스 라인부와 상기 하부 화소의 상기 상부 부분에 형성된 상기 연관된 게이트 버스 라인부 사이에 상기 로우 방향으로 연장하는 2 개의 드레인 라인들을 형성하는 단계에 의해 성취될 수 있다. 상기 상부 및 하부 화소들의 상기 화소 트랜지스터들은 각각 상기 2 개의 드레인 라인들과 연결되도록 형성된다. 이 경우에, 상기 2 개의 드레인 라인들은 상기 로우 방향으로 인접한 상기 화소들과 연관되는 상기 드레인 버스 라인을 향하여 연장되도록 형성될 수 있다.
또한, 상기 다수의 화소들 각각은 상기 연관된 드레인 버스 라인부를 제외하고 상기 칼럼 방향으로 연장하는 화소의 중심선에 대하여 대칭되도록 형성될 수 있다.
또한, 상기 다수의 화소들 각각의 상기 화소 트랜지스터는 상기 화소 트랜지스터가 상기 연관된 게이트 버스 라인부로부터 밀려나오지 않도록 형성될 수 있다.
또한, 상기 제조 방법은 상기 로우 방향의 상기 화소들의 최좌측 칼럼의 왼쪽 부분과 상기 화소들의 최우측 칼럼의 오른쪽 부분중 하나 이상에 대하여 하나 이상의 더미 라인을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 제조 방법은 상기 제 2 기판의 대향측인 상기 제 1 기판의 표면에 또는 그 표면위에 도전막을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 다수의 드레인 버스 라인들을 형성하는 상기 (c) 단계는 상기 다수의 드레인 버스 라인들 각각의 양측단부에 드레인 단자들을 형성하는 단계를 더 포함할 수 있다.
이하, 전기적으로 부동하는 화소 전극 구조를 가진 다중영역 액정 디스플레이 장치를 사용하여, 본 발명의 액정 디스플레이 장치를 첨부된 도면들을 참조하여 상세히 아래에 설명한다.
제 1 실시예
먼저, 본 발명의 제 1 실시예에 따른 전기적으로 부동하는 화소 전극 구조를 가진 다중영역 액정 디스플레이 장치를 도 7a 또는 도 12d 를 참조하여 설명한다.
도 7a 내지 도 12d 는 다중영역 액정 디스플레이 장치의 능동 매트릭스 또는 TFT 기판의 제조 방법을 나타낸다. 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 및 도 12a 는 각각 하나의 화소의 평면도이다. 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 및 도 12b 는 각각 그 평면도의 A-A' 라인에 따른 화소 트랜지스터부의 단면도이다. 도 7c, 도 8c, 도 9c, 도 10c, 도 11c, 및 도 12c 는 각각 그 각각의 평면도의 B-B' 라인에 따른 게이트 단자부의 단면도이다. 도 7d, 도 8d, 도 9d, 도 10d, 도 11d, 및 도 12d 는 각각 그 평면도의 C-C' 라인에 따른 드레인 단자부의 단면도이다.
제 1 실시예에 따른 전기적으로 부동하는 화소 전극 구조의 다중영역 액정 디스플레이 장치는 네가티브 유전율 이방성을 가지는 액정을 사용하면서, 액정 디렉터가 기판 표면에 호모트로픽(수직) 배향을 가지는 VA(vertically Aligned) 모드의 액정 디스플레이 장치이다. 다수의 게이트 버스 라인 (2) 들은 TFT 기판상의 수평 방향으로 연장하며, 다수의 공통 커패시턴스 라인 (10) 들은 수평 방향으로 연장하며, 다수의 드레인 버스 라인 (5) 들은 수직 방향으로 연장한다. 이들 라인에 의해 둘러싸인 영역은 하나의 화소이다. 각 화소는 화소 트랜지스터 (TFT: thin film transistor), 화소 전극 (9), 및 제어 전극 (6a) 을 갖는다. 이 화소 트랜지스터는 하부 게이트 구조를 가지며, 활성층은 비정질 실리콘 (a-Si) 또는 폴리실리콘으로 구성된다. 또한, 화소 전극 (9) 은 전기적으로 부동(floating) 상태에 있고, 제 1 절연막 (3) 및 제 2 절연막 (7) 을 통하여 제어 전극 (6a) 및 공통 커패시턴스 라인 (10) 과 함께 결합 커패시턴스들을 형성한다. 대향 기판에는, 공통 대향 전극이 형성된다. TFT 기판 및 대향 기판은 소정의 간격을 가지도록 서로 대면하며, 그 사이에 액정이 삽입된다.
전기적으로 부동하는 화소 전극 구조의 다중영역 액정 디스플레이 장치의 제조 방법을 설명한다. 먼저, 도 7a 내지 도 7d 에 나타낸 바와 같이, 약 200 nm 의 막 두께를 가지도록 Al 층을 유리등의 투명한 TFT 절연 기판상에 증착하며, 그 후에 스퍼터링 방법을 사용하여 약 50 nm 의 막 두께를 가지도록 Ti 층을 증착한다. 그 후에, 제 1 포토마스크를 사용하여 게이트 버스 라인 (2), 게이트 단자 (2a), 공통 커패시턴스 라인 (10) 이 형성되어야 하는 영역에 레지스트 패턴을 형성한다. 상기 레지스트 패턴으로 커버되지 않은 영역의 Ti/Al 층은 건식 에칭 에 의해 제거된다.
다음으로, 도 8a 내지 도 8d 에 나타낸 바와 같이, 약 0.4 ㎛ 의 막 두께를 가지도록 질화 실리콘 (SiNx) 의 제 1 절연막 (3) 을 CVD 법에 의해 투명한 절연 기판 (1) 상에 증착한다. 그 후에, 각각 약 0.3 ㎛ 및 약 50㎛ 의 막 두께를 가지도록 비정질 실리콘층 (4a) 및 n+ 형 비정질 실리콘층 (4b) 이 반도체층으로서 증착된다. 그 후에, 레지스트 패턴은 제 2 포토마스크를 사용하여 화소 트랜지스터가 형성되어야 하는 아일랜드 (island)(4) 에 형성되며, 상기 레지스트 패턴을 사용하여 리소그래피 공정에 의해 노광된 n+ 형 비정질 실리콘층 (4b) 및 비정질 실리콘층 (4a) 은 건식 에칭 방법에 의해 제거된다.
그 후에, 도 9a 내지 도 9d 에 나타낸 바와 같이, 스퍼터링 방법을 사용하여 소스/드레인 전극들에 대하여 Cr 등의 금속층이 형성되어 약 200 nm 의 막 두께를 갖는다. 그 후에, 제 3 포토마스크를 사용하여, 소스/드레인 전극들 (5b, 5c) 및 드레인 버스 라인 (5) 이 형성되어야 하는 영역에 레지스트 패턴이 형성된다. 상기 레지스트 패턴을 사용하여 리소그래피 공정에 의해 노광된 Cr 층은 습식 에칭 방법 및 건식 에칭 방법에 의해 제거된다.
여기서, 종래의 액정 디스플레이 장치의 제조 방법에 있어서, 절연막은 아일랜드 (4) 및 드레인 버스 라인 (5) 의 영역들을 커버하도록 형성된다. 그러나, 이 실시예에 있어서, 도 10a 내지 도 10d 에 나타낸 바와 같이, 제어 전극 (6a)의 층은 또한 드레인 버스 라인 (5)상에 증착된다. 아일랜드 (4) 영역은 그 제어 전극 (6a) 상에 형성된 절연막에 의해 보호된다. 따라서, 제어 전극 (6a) 이 직접 형성된다. 이런 식으로, 공정의 간소화가 시도된다. 즉, 도 10a 내지 도 10d 에 나타낸 바와 같이, ITO 등의 투명한 전극막 (6) 은 스퍼터링 방법에 의해 투명한 절연 기판 (1) 전체에 증착되어 약 50 nm 막 두께를 가진다. 그 후에, 레지스트 패턴은 제 4 포토마스트를 사용하여 형성된다. 레지스트 패턴을 사용하여 리소그래피 공정에 의해 노광된 ITO 막 (6) 은 습식 에칭 방법 또는 건식 에칭 방법에 의해 제거되어, 소스 전극 (5c) 과 연결되도록 제어 전극 (6a)이 형성된다. 그 후에, 채널 영역의 n+ 형 비정질 실리콘층 (4b) 은 Cr 등의 소스/드레인 전극들 또는 상기 소스/드레인 전극들상에 형성된 ITO 막을 에칭 마스크로서 사용하여, 건식 에칭 방법에 의해 제거된다. 이런식으로, 화소 트랜지스터가 형성된다.
다음으로, 도 11a 내지 도 11d 에 나타낸 바와 같이, 약 0.3 ㎛ 의 막 두께를 가지도록 질화실리콘 (SiNx) 의 제 2 절연막 (7) 이 형성된다. 그 후에, 제 5 마스크를 사용하여, 게이트 단자 (2a), 드레인 단자 (5a), 및 공통 커패시턴스 라인 단자에 대하여 개구부를 가지는 레지스트 패턴이 형성된다. 그 마스크를 사용하여 리소그래피 공정에 의해 노광된 제 2 절연막 (7) 은 건식 에칭 방법에 의해 제거되고, 게이트 단자 개구부 (8a), 드레인 단자 개구부 (8b), 및 공통 커패시턴스 단자 개구부 (8c)를 형성한다.
다음으로, 도 12a 내지 도 12d 에 나타낸 바와 같이, 약 50 nm 의 막 두께를 가지도록 화소 전극 (9) 의 ITO 막이 스퍼터링 방법에 의해 투명한 절연 기판 (1) 전체에 증착된다. 그 후에, 노광된 ITO 막은 제 6 마스크를 사용하여 습식 에칭 방법 및 건식 에칭 방법에 의해 제거되어, 제어 전극 (6a) 상의 제 2 절연막 (7) 을 통하여 전기적으로 부동하는 상태의 화소 전극 (9) 을 형성한다. 또한, 소정의 형상의 화소 개구부 (11) 는 화소 전극 (9) 에 형성된다. 또한, 게이트 단자 전극 (9a), 드레인 단자 전극 (9b), 및 공통 커패시턴스 단자 전극 (9c) 은 각각 게이트 단자 개구부 (8a), 드레인 단자 개구부 (8b), 및 공통 커패시턴스 라인 개구부 (8c) 에 형성된다. 이 액정 디스플레이 장치에서, 보호 트랜지스터는 일반적으로 정전 파괴를 방지하기 위해 제공됨을 주목해야 한다. 그러나, 제 1 실시예의 제조 방법의 경우에, 상기 보호 트랜지스터의 게이트 층 (17) 및 드레인 층 (18)의 연결부는 도 45a에 나타낸 구조를 갖는다.
이런 식으로, 이 실시예의 전기적으로 부동하는 화소 전극의 다중영역 액정 디스플레이 장치의 제조 방법에 따라, 화소 전극 (9) 은 6 개의 마스크를 사용하여 전기적으로 부동하는 상태로 형성될 수 있다. 또한, 제 1 절연막 (3) 및 제 2 절연막 (7)을 통하여 제어 전극 (6a) 및 공통 커패시턴스 라인 (10) 과 함께 결합 커패시턴스를 가지도록 화소 전극 (9) 이 형성될 수 있다. 따라서, 각 화소의 화소 트랜지스터에 의해 제어 전극 (6a) 을 제어함으로써, 그 제어 전극 (6a) 및 화소 전극 (9) 의 2 개의 전극 전위는 단일 화소 트랜지스터에 의해 쉽게 제어될 수 있다.
제어 전극 및 화소 전극이 이 실시예의 도면들에 도시된 형상들을 갖는다는 점에 주목해야 한다. 또한, Cr 이 소스/드레인 전극 금속으로 사용되고 Ti/Al 이 게이트 금속으로 사용되는 경우를 앞에서 설명하였다. 그러나, 본 발명은 상기 실시예로 한정되지 않는다. 제어 전극 및 화소 전극은 액정 분자들의 배향이 다수의 그룹들로 그룹화될 수 있는 그러한 방식으로 상기 형상들을 가지기에 충분하다. 또한, 게이트 금속, 소스/드레인 전극 금속, 및 제 1 및 제 2 절연막들과 동일한 특성들을 가지는 다른 재료를 사용할 수 있다. 예를 들어, Cr, Mo, Cr/Al, 및 Mo/Al 과 같은 고용융점 금속은 게이트 금속으로 사용될 수 있고, Mo 와 같은 고용융점 금속은 소스/드레인 전극 금속으로 사용될 수 있다.
제 2 실시예
다음으로, 도 13a 내지 도 17d 를 참조하여, 본 발명의 제 2 실시예에 따른 전기적으로 부동하는 화소 전극 구조를 가진 다중영역 액정 디스플레이 장치 및 그 제조 방법을 설명한다. 도 13a 내지 도 17d 는 다중영역 액정 디스플레이 장치의 능동 매트릭스 (TFT) 기판의 제조 공정을 나타낸다. 도 13a, 도 14a, 도 15a, 도 16a, 및 도 17a 는 각각 1 화소의 평면도이다. 도 13b, 도 14b, 도 15b, 도 16b, 및 도 17b 는 각각 그 평면도의 A-A' 라인에 따른 화소 트랜지스터부의 단면도이다. 도 13c, 도 14c, 도 15c, 도 16c, 및 도 17c 는 각각 그 평면도의 B-B' 라인에 따른 게이트 단자부의 단면도이다. 도 13d, 도 14d, 도 15d, 도 16d, 및 도 17d 는 각각 그 평면도의 C-C' 라인에 따른 드레인 단자부의 단면도이다. 제 2 실시예에서, 제조 공정은 제 1 실시예의 제조 공정과 비교하여 더 감소되고, 상기 제 1 실시예와 유사한 구조는 5 번의 리소그래피(PR) 공정으로 형 성될 수 있다는 점에 주목해야 한다.
제 2 실시예에 따른 다중 영역 액정 디스플레이 장치는 제 1 실시예에서와 같이, 네가티브 유전율 이방성을 가지는 액정 분자들이 호모트로픽 배향들을 가지는 VA 모드의 액정 디스플레이 장치이다. 게이트 버스 라인(2) 들 및 드레인 버스 라인(5) 들로 둘러싸인 각각의 화소에 있어서, 화소 트랜지스터, 화소 전극 (9), 및 제어 전극 (6a) 이 제공된다. 제 1 절연막 (3) 및 제 2 절연막 (7) 을 통하여 제어 전극 (6a) 및 공통 커패시턴스 라인 (10) 에 의해 소정의 결합 커패시턴스를 가지도록 화소 전극이 형성된다.
전기적으로 부동하는 화소 전극 구조의 다중영역 액정 디스플레이 장치의 제조 방법을 설명한다. 먼저, 도 13a 내지 도 13d 에 나타낸 바와 같이, 약 150 nm 의 막 두께를 가지도록 Al 층이 스퍼터링 방법을 사용하여 유리등의 투명한 절연 기판 (1) 상에 증착된다. 그 후에, 약 0.1㎛ 의 막 두께를 가지도록 Ti 층이 증착된다. 그 후에, 제 1 포토마스크를 사용하여 레지스트 패턴이 형성되고, 그 레지스트 패턴을 사용하여 리소그래피 공정에 의해 노광된 Ti/Al 층이 건식 에칭 방법에 의해 제거되어, 게이트 버스 라인 (2), 게이트 단자 (2a), 및 공통 커패시턴스 라인 (10) 을 형성한다.
다음으로, 도 14a 내지 도 14d 에 나타낸 바와 같이, 약 0.3 ㎛ 의 막 두께를 가지도록 질화실리콘 (SiNx) 으로 구성된 제 1 절연막 (3) 이 CVD 방법에 의해 투명한 절연 기판 (1) 상에 증착된다. 그 후에, 각각 약 0.2 ㎛ 및 약 30 nm 의 막 두께를 가지도록 반도체층으로서 비정질 실리콘층 (4a) 및 n+ 형 비정질 실리콘층 (4b) 이 증착된다. 이 실시예에 있어서, 약 200 nm 의 막 두께를 가지도록 Cr 막 (4c) 은 스퍼터링 방법에 의해 n+ 형 비정질 실리콘층 (4b) 상에 증착된다. 그 후에, 제 2 포토마스트를 사용하여, 아일랜드 (4), 소스/드레인 영역, 및 드레인 버스 라인에 대하여 레지스트 패턴이 형성된다. 그 레지스트 패턴을 사용하여 리소그래피 공정에 의해 노광된 Cr 막은 습식 에칭 방법 또는 건식 에칭 방법에 의해 제거되고, 그 후에 n+ 형 비정질 실리콘층 (4b) 및 비정질 실리콘층 (4a) 이 건식 에칭 방법에 의해 제거된다.
다음으로, 도 15a 내지 도 15d 에 나타낸 바와 같이, 예를 들어 ITO 막 (6) 이 스퍼터링 방법에 의해 투명한 전극의 투명한 절연 기판 (1) 상에 증착되어 약 50 nm 의 막 두께를 가진후에, 레지스트 패턴은 제 3 포토마스크를 사용하여 형성된다. 그 레지스트 패턴을 사용하여 노광된 ITO 막 (6) 은 습십 에칭 방법 또는 건식 에칭 방법에 의해 제거되어, 소스/드레인 전극들 (5b,5c) 및 제어 전극 (6a) 이 형성된다. 그 후에, 채널 영역의 Cr 막 (4c) 은 습식 에칭 방법 및 건식 에칭 방법에 의해 제거된다. 그 후에, 에칭 마스크로서 ITO 막 (6)을 사용하여, 채널 영역의 n+ 형 비정질 실리콘막 (4b) 은 건식 에칭 방법에 의해 제거되어 화소 트랜지스터를 형성한다.
그 후에, 도 16a 내지 도 16d 에 나타낸 바와 같이, 약 0.5 ㎛ 의 막 두께를 가지도록 질화실리콘 (SiNx) 으로 구성된 제 2 절연막 (7) 이 CVD 방법에 의해 형성된다. 그 후에, 제 4 마스크를 사용하여, 개구부들을 가진 레지스트 패턴이 게이트 단자 (2a), 드레인 단자 (5a), 및 공통 커패시턴스 라인 단자에 대하여 형성된다. 상기 레지스트 패턴을 사용하여 리소그래피 공정에 의해 노광된 제 2 절연막(7) 및 제 1 절연막 (3)은 건식 에칭 방법에 의해 제거되고, 게이트 단자 개구부 (8a), 드레인 단자 개구부 (8b), 및 공통 커패시턴스 단자 개구부(8c) 가 형성된다.
다음으로, 도 17a 내지 도 17d 에 나타낸 바와 같이, 약 50 nm 의 막 두께를 가지도록 ITO 막이 스퍼터링 방법에 의해 화소 전극 (9) 의 투명한 절연 기판 (1) 상에 증착된다. 그 후에, 제 5 마스크를 사용하여 노광된 ITO 막이 습식 에칭 방법 또는 건식 에칭 방법에 의해 제거되어, 제어 전극 (6a) 상에 형성된 제 2 절연막 (7) 을 통하여 전기적으로 부동하는 상태의 화소 전극 (9)을 형성한다. 또한, 소정의 형상의 화소 개구부 (11) 가 화소 전극 (9) 에 형성된다. 또한, 게이트 단자 (9a), 드레인 단자 (9b), 공통 커패시턴스 단자 (9c) 는 게이트 단자 개구부 (8a), 드레인 단자 개구부 (8b), 공통 커패시턴스 단자 개구부 (8c) 에 형성된다. 이 실시예에서 보호 트랜지스터의 게이트층 (17) 과 드레인층 (18) 의 연결부는 도 45b 에 도시된 구조를 갖는다는 점에 주목하자.
이런 식으로, 제 2 실시예의 전기적으로 부동하는 화소 구조의 다중영역 액정 디스플레이 장치의 제조 방법에 따라, a-Si 층 (4a) 및 n+ 형 a-Si 층 (4b) 의 반도체층이 증착되고, 소스/드레인 전극들에 대한 Cr 층(4c) 이 증착된다. 채널 영역의 Cr (4c) 은 제어전극 (6a) 의 형성시에 레지스트 패턴을 사용하여 에칭되고, 채널 에칭은 마스크로서 ITO 막을 사용하여 수행된다. 따라서 화소 전극 (9) 이 전기적으로 부동하는 상태에 있는 액정 디스플레이 장치가 5 개의 마스크를 사용하여 형성될 수 있다. 그 공정들의 수가 제 1 실시예와 비교하여 하나의 리소그래피 공정만큼 감소될 수 있다.
이 실시예에 있어서, 소스/드레인 전극 금속으로서 Cr이 사용되고, 게이트 금속으로서 Ti/Al 이 사용되는 예가 기재되어 있음에 주목해야 한다. 그러나, 본 발명은 상기 실시예로 한정되지 않는다. 게이트 금속 및 소스/드레인 전극 금속과 동일한 특성들을 가지는 다른 재료들이 상술된 재료들 대신에 사용될 수 있다. 예를 들어, 제 1 실시예에서와 같이, Cr, Mo, Cr/Al, 및 Mo/Al 은 소스/드레인 전극 금속으로서 사용될 수 있고, Mo 는 게이트 금속으로서 사용될 수 있다.
제 3 실시예
다음으로, 도 18a 내지 도 21d 를 참조하여 본 발명의 제 3 실시예에 따른 전기적으로 부동하는 화소 전극 구조의 다중 영역 액정 디스플레이 장치의 제조 방법을 설명한다. 도 18a 내지 도 21d 는 본 발명의 제 3 실시예에 따른 다중영역 액정 디스플레이 장치의 능동 매트릭스 기판의 제조 공정을 나타낸다. 도 18a, 도 19a, 도 20a, 및 도 21a 는 각각 1 화소의 평면도이다. 도 18b, 도 19b, 도 20b, 및 도 21b 는 각각 그 평면도의 A-A' 라인에 따른 화소 트랜지스터부의 단면도이다. 도 18c, 도 19c, 도 20c, 및 도 21c 는 각각 그 평면도의 B-B' 라인에 따른 게이트 단자부의 단면도이다. 도 18d, 도 19d, 도 20d, 및 도 21d 는 각각 그 평면도의 C-C' 라인에 따른 드레인 단자부의 단면도이다. 이 실시예에서, 제 2 실시예의 공정들의 일부는 하프톤(halftone) 노광 기술을 사용하여 더 감소된다는 점에 주목하여야 한다. 제 2 실시예의 구조와 동일한 구조는 각각 4 번의 리소그래피 (PR) 공정으로 형성된다.
먼저, 하프톤 노광 기술을 설명한다. 이 하프톤 노광은 이진 처리가 포토마스트상의 차광막의 유무에 기초하여, 광을 투과하거나 차단하도록 수행되는 것이 아니라 투과 부분 및 차광 부분 이외에 중간 부분이 제공되는 노광 방법이다. 특히, 하프톤 노광용 마스크는 표준 Cr/CrOx 차광 패턴이외에 하프톤 노광용 반투명 패턴 또는 표준 패턴보다 더 미세한 Cr/CrOx 패턴을 갖는다. 이러한 하프톤 마스크를 사용하여 노광이 수행될 때, 하프톤 패턴 영역은 전체적으로 노광되지 않는다. 즉, 레지스트 패턴은 노광량의 적분치에 기초하여 노광된다. 따라서, 포지티브형 레지스트의 경우에, 레지스트 패턴은 현상에 의해 전부 용해되지 않고, 소정의 두께를 가진 레지스트 패턴이 남겨진다.
이런 식으로, 하프톤 마스크가 사용되는 경우에, 두꺼운 레지스트 패턴의 영역, 얇은 레지스트 패턴의 영역, 및 레지스트 패턴이 없는 영역의 3 가지 영역들이 단일 마스크에 동시에 형성된다. 따라서, 얇은 레지스트 패턴이 산소 가스를 사용하여 애싱 (ashing) 방법에 의해 제거된 후에, 제 1 공정이 초기 레지스트 패턴을 사용하여 수행되고, 두꺼운 레지스트 패턴만이 남겨진다. 결과적으로, 제 2 공정은 남겨진 레지스트 패턴을 사용하여 수행된다.
그러나, 이러한 기술은 모든 공정들에 적용될 수 없다. 임의의 중첩 영역이 2 개의 공정에서 포토마스크들사이에 존재하고, 형성된 패턴들이 산소 가스를 사용하여 애싱 공정을 통해 손상되지 않고, 하프톤 마스크가 요구된 패턴 정밀도내에 존재하여야 한다. 상술된 관점을 고려하여, 하프톤 노광 기술이 제 3 실시예의 전기적으로 부동하는 화소 전극의 다중영역 액정 디스플레이 장치에 적용되는 예를 아래에 설명한다.
먼저, 도 18a 내지 도 18b 에 나타낸 바와 같이, 스퍼터링 방법을 사용하여, 약 200 nm 의 막 두께를 가지도록 Al 층을 유리등의 투명한 절연 기판 (1) 위에 증착하고, 그 후에 약 0.1 ㎛의 막 두께를 가지도록 TiN 층을 증착한다. 그 후에, 레지스트 패턴은 제 1 포토마스크를 사용하여 형성되고, 그 레지스트 패턴을 사용하여 리소그래피 공정에 의해 노광된 TiN 층 및 Al 층은 건식 에칭 방법에 의해 제거된다. 이런 식으로, 게이트 버스 라인 (2), 게이트 단자 (2a), 및 공통 커패시턴스 라인 (10) 이 형성된다.
다음으로, 도 19a 내지 도 19d 에 나타낸 바와 같이, 약 0.4 ㎛ 의 막 두께를 가지도록 질화실리콘 (SiNx) 의 제 1 절연막 (3) 이 CVD 방법에 의해 투명한 절연 기판 (1) 상에 증착된다. 그 후에, 각각 0.3 ㎛ 및 약 0.5 ㎛의 막 두께를 가지도록 비정질 실리콘층 (4a) 및 n+ 형 비정질 실리콘층 (4b) 이 반도체층으로서 증착된다. 제 2 실시예에서, Cr 층 (4c) 은 n+ 형 비정질 실리콘층 (4b) 상에 증착된다. 그러나, 제 3 실시예에 있어서, 각각 약 200 nm 및 약 100 nm 의 막 두께를 가지도록 Cr 층 및 TiN 층 (4c) 이 스퍼터링 방법에 의해 증착된다. 그 후에, 제 2 포토마스크를 사용하여, 아일랜드 (4), 소스/드레인 영역, 및 드레인 버스 라인의 영역에 대하여 레지스트 패턴이 형성된다. 그 레지스트 패턴을 사용하여 리소그래패 공정에 의해 노광된 TiN 층 (4d) 은 건식 에칭 방법에 의해 제거되며, 또한 Cr 층 (4c) 는 습식 에칭 방법 또는 건식 에칭 방법에 의해 제거된다. 그 후에, n+ 형 비정질 실리콘층 (4b) 및 비정질 실리콘층 (4a) 은 건식 에칭 방법에 의해 제거된다.
다음으로, 도 20a 내지 도 20d 에 나타낸 바와 같이, ITO 막 (6) 은 스퍼터링 방법에 의해 투명한 절연 기판 (1) 상의 투명한 전극에 증착되어 약 50 nm 의 막 두께를 가진다. 그 후에, 제 3 포토마스크를 사용하여 레지스트 패턴을 형성한다. 노출된 ITO 막 (6) 은 마스크를 사용하여 습식 에칭 방법 또는 건식 에칭 방법에 의해 제거되고, 소스/드레인 전극들 (5b,5c) 및 제어 전극 (6a)을 형성한다. 그 후에, 채널 영역의 TiN 층은 건식 에칭 방법에 의해 제거된다. 그 후에, Cr 층은 습식 에칭 방법 및 건식 에칭 방법에 의해 제거된다. 그 후에, 채널 영역의 n+ 형 비정질 실리콘 층 (4b) 은 에칭 마스크로서 TiN 막을 사용하여 건식 에칭 방법에 의해 제거되어 화소 트랜지스터를 형성한다.
다음으로, 도 21a 내지 도 21d 에 나타낸 바와 같이, 약 0.3 ㎛ 의 막 두께를 가지도록 질화실리콘 (SiNx)의 제 2 절연막 (7) 이 CVD 법에 의해 형성된다. 그 후에, 약 50 nm 의 막 두께를 가지도록 ITO 막이 스퍼터링 방법에 의해 화소 전 극 (9) 에 증착된다. 그 후에, 제 4 하프톤 마스크를 사용하여, 화소 전극 (9) 의 영역에 두꺼운 막 두께를 가지도록 레지스트 패턴 (12) 을 형성하고, 게이트 단자 (2a) 및 드레인 단자 (5a) 에 개구부들을 형성한다. 레지스트 패턴 (12) 은 이해를 쉽게 하기 위하여 기판으로부터 떨어져 도시됨을 주목하여야 한다. 그 후에, 게이트 단자 개구부 (8a) 및 드레인 단자 개구부 (8b) 내의 ITO 막 (9) 은 습식 에칭 방법 또는 건식 에칭 방법에 의해 제거된다. 제 2 절연 막 (7) 및 제 1 절연막 (3) 은 건식 에칭 방법에 의해 제거된다. 다음으로, 얇은 레지스트 패턴 부분이 산소 가스를 사용하여 애싱 공정을 통하여 제거된다. 그 후에, 화소 전극 영역이외의 ITO 막(9) 은 마스크로서 두꺼운 레지스트 패턴 부분을 사용하여 습식 에칭 방법 또는 건식 에칭 방법에 의해 제거된다. 이런 식으로, 능동 매트릭스 기판의 제조가 완료된다.
제 3 실시예의 전기적으로 부동하는 화소 구조의 다중영역 액정 디스플레이 장치의 제조 방법에 따라, 4 개의 마스크를 사용하여 전기적으로 부동하는 상태의 화소 전극 (9)을 가진 액정 디스플레이 장치를 제조할 수 있다. 이런 식으로, 공정들의 수는 제 2 실시예와 비교하여 하나의 PR 공정만큼 감소될 수 있다.
제 3 실시예는 게이트 배선 라인재료로서 Ti 층 대신에 TiN 층이 사용된다는 점에서 제 2 실시예와 다르다는 점에 주목하여야 한다. 이는 긴 시간간격 동안에 게이트 전극 단자, 공통 전극 단자, 및 이방성 도전막의 연결 저항이 증가하는 것을 방지한다. 또한, TiN 층은 소스/드레인 전극 재료로서 Cr층상에 사용된다. 그 이유는 상술된 것과 동일하다. 이방성 도전막은 "Color Pixel Transistor Liquid Crystal Display"(Kyoritu Syuppan, 133- 134 페이지)에 기재되어 있음을 주목하여야 한다.
제 4 실시예
다음으로, 도 22a 내지 도 26d 를 참조하여, 본 발명의 제 4 실시예에 따른 전기적으로 부동하는 화소 전극 구조의 다중영역 액정 디스플레이 장치의 제조 방법을 설명한다. 도 22a 내지 도 26d 는 본 발명의 제 4 실시예에 따른 다중영역 액정 디스플레이 장치의 능동 매트릭스 기판의 제조 공정을 나타낸다. 도 22a, 도 23a, 도 24a, 도 25a, 및 도 26a 는 각각 하나의 화소의 평면도이다. 도 22b, 도 23b, 도 24b, 도 25b, 및 도 26b 는 각각 그 평면도의 A-A' 라인에 따른 화소 트랜지스터부의 단면도이다. 도 22c, 도 23c, 도 24c, 도 25c, 및 도 26c 는 각각 그 평면도의 B-B' 라인에 따른 게이트 단자부의 단면도이다. 도 22d, 도 23d, 도 24d, 도 25d, 및 도 26d 는 각각 그 평면도의 C-C' 라인에 따른 드레인 단자부의 단면도이다. 제 4 실시예에서, 액정 디스플레이 장치는 상술된 제 2 실시예와 같이, 5 번의 PR 공정에 의해 제조된다는 점에 주목하여야 한다.
제 4 실시예의 전기적으로 부동하는 화소 전극 구조의 다중영역 액정 디스플레이 장치의 제조 방법을 설명한다. 먼저, 도 22a 내지 도 22d 에 나타낸 바와 같이, 약 200 nm 의 막 두께를 가지도록 Al 층이 스퍼터링 방법에 의해 투명한 절연 기판 (1) 상에 증착된다. 그 후에, 약 0.1 ㎛ 의 막 두께를 가지도록 Ti 층이 증착된다. 그 후에, 레지스트 패턴은 제 1 포토마스크를 이용하여 형성되며, 이런 식으로 노광된 금속막은 건식 에칭 방법에 의해 제거되어 게이트 버스 라 인 (2), 게이트 단자 (2a), 및 공통 커패시턴스 라인 (10) 을 형성한다.
다음으로, 도 23a 내지 도 23d 에 나타낸 바와 같이, 약 0.4 ㎛ 의 막 두께를 가지도록 질화실리콘 (SiNx) 의 제 1 절연막 (3) 이 CVD 법에 의해 투명한 절연 기판 (1) 상에 증착된다. 그 후에, 각각 약 0.2 ㎛ 및 약 0.5 ㎛ 의 막 두께를 가지도록 비정질 실리콘층 (4a) 및 n+ 형 비정질 실리콘층 (4b) 이 반도체층으로서 증착된다. 그 후에, 약 200nm 의 두께를 가지도록 Cr 층(4c) 이 스퍼터링 방법에 의해 증착된다. 다음으로, 제 2 포토마스크를 사용하여 레지스트 패턴이 형성된다. 제 4 실시예에 있어서, 레지스트 패턴은 화소 영역, 게이트 단자부, 및 공통 커패시턴스 단자부에서 개구부들을 가지도록 형성된다. 상기 레지스트 패턴을 사용하여 리소그래피 공정에 의해 노광된 Cr 층 (4c) 은 습식 에칭 방법 또는 건식 에칭 방법에 의해 제거된다. 그 후에, n+ 형 비정질 실리콘층 (4b), 비정질 실리콘층 (4a), 및 제 1 절연막 (3) 이 건식 에칭 방법에 의해 제거된다. 이런 식으로, 적층막은 화소 영역으로부터 제거되고, 또한 게이트 단자 개구부 (8a) 및 공통 커패시턴스 단자 개구부 (8c) 가 형성된다.
다음으로, 도 24a 내지 도 24d 에 나타낸 바와 같이, ITO 막 (6) 이 스퍼터링 방법에 의해 투명한 절연 기판 (1) 상에 증착된다. 그 후에, 레지스트 패턴은 제 3 포토마스크를 사용하여 형성된다. 노광된 ITO 막 (6) 은 습식 에칭 방법 또는 건식 에칭 방법을 사용하여 제거되며, 드레인 버스 라인 (5), 소스/ 드레인 전극들 (5b,5c), 및 제어 전극 (6a) 을 형성한다. 그 후에, 채널 영역의 Cr 층 (4c) 이 습식 에칭 방법 또는 건식 에칭 방법에 의해 제거된다. 채널 영역의 n+ 형 비정질 실리콘층 (4b) 은 에칭 마스크로서 ITO 막 (6)을 사용하여 건식 에칭 방법에 의해 제거되어, 화소 트랜지스터를 형성한다.
다음으로, 도 25a 내지 도 25d 에 나타낸 바와 같이, 0.3 ㎛ 의 막 두께를 가지도록 질화실리콘 (SiNx) 으로 구성된 제 2 절연막 (7) 이 CVD 방법에 의해 형성된다. 그 후에, 제 4 마스크를 사용하여, 드레인 단자 (5a) 에 개구부를 가지도록 레지스트 패턴이 형성되고, 그 레지스트 패턴을 사용하여 리소그래피 공정에 의해 노광된 제 2 절연막 (7) 이 건식 에칭 방법에 의해 제거된다. 또한, 드레인 단자 개구부 (8b)가 형성되고, 비정질 실리콘층 (4a) 의 불필요한 부분이 제거된다.
다음으로, 도 26a 내지 도 26d 에 나타낸 바와 같이, 약 50 nm 의 막 두께를 가지도록 ITO 막 (9) 은 스퍼터링 방법에 의해 투명한 절연 기판 (1) 상의 화소 전극에 대하여 증착된다. 제 5 마스크를 사용하여 노광된 ITO 막 (9) 은 습식 에칭 방법 또는 건식 에칭 방법에 의해 제거된다. 이런 식으로, 전기적으로 부동하는 상태의 화소 전극 (9) 은 제어 전극(6a) 상의 제 2 절연막 (7)을 통하여 형성된다. 또한, 소정의 형상의 화소 개구부 (11) 는 화소 전극 (9)에 형성된다. 또한, 게이트 단자 (9a), 드레인 단자 (9b), 및 공통 커패시턴스 단자 (9c) 는 각각 게이트 단자 개구부 (8a), 드레인 단자 개구부 (8b), 및 공통 커패시턴스 단자 개구부 (8c)에 형성된다. 제 4 실시예에서 보호 트랜지스터내의 게이트층 (17) 과 드레인층 (18)사이의 연결부는 도 45c 에 도시된 구조를 갖는다는 점에 주목하여야 한다.
여기서, 제 4 실시예에서, 다음의 기술이 제조공정의 일부에 적용된다. 즉, 질화실리콘의 제 1 절연막 (3), 비정질 실리콘층 (4a) 및 n+ 형 비정질 실리콘층 (4b) 과 같은 반도체층, 그리고 Cr 등의 드레인 전극 금속막 (4c) 이 연속적으로 형성되고, 그 후에 금속막 및 반도체층은 연속적으로 에칭되고 동시에 화소 트랜지스터의 아일랜드 (4) 영역 및 드레인 버스 라인 (5) 영역을 형성한다. 이러한 방법은 NEC Corporation 의 Shigeru KIMURA, Takahiko WATANABE, Tae MIYAHARA, Akihisa MAEDA, Satoshi IOKEDA, Hiroaki TANAKA, Takasuke HAYATA, shoichi KUROHA, hirohumi IHARA, 및 Kazushige TAKETI 그리고 Kagoshima NEC Ltd 의 Hiroyuki UCHIDA, Shusaku KIDO, shinichi NAKATA, Tsutomu HAMADA, Sonohisa SHIMODO, Satoshi DOI, 및 Toshihiko HARANO 에 의한 기술에 기초한다. 특히, 이 기술은 통상적인 TN 형 능동 매트릭스 기판의 제조 방법에 관한 것이다. 제 1 공정에서, 게이트 전극, 게이트 배선 라인 및 공통 배선 라인이 형성된다. 제 2 공정에서, 게이트 절연막 , 비정질 실리콘층 및 n+ 형 비정질 실리콘층의 반도체층 그리고 금속층이 적층막으로서 연속적으로 형성되고, 그 후에 그 적층막의 일부는 아일랜드 영역 및 드레인 배선 라인 영역에 남겨진다. 금속층 및 반도체층은 연속적으로 에칭되어 게이트 절연막만이 게이트 전극 영역 및 게이트 배선 라인 영역에 남겨진다. 제 3 공정에서, 투명한 전극층이 화소 전극에 형성된 후, 소정 영역의 반도체층과 금속층은 투명한 전극층을 사용하여 에칭 마스크로서 에칭된다. 제 4 공정에서, 보호 절연막이 형성되고, 그 후에 개구부가 소정의 영역에 제공된다. 상술된 제 4 실시예에 있어서, 상기 기술은 부동하는 화소 전극 구조의 다중영역 액정 디스플레이 장치의 제조 방법의 일부에 적용되어 최적화된다.
이런 식으로, 제 4 실시예의 전기적으로 부동하는 화소 구조의 다중영역 액정 디스플레이 장치의 제조 방법에 따라, 비정질 실리콘층 (4a) 및 n+ 형 비정질 실리콘층 (4b) 의 반도체층이 증착되고, 그 후에 Cr 등의 소스/드레인 전극 금속막이 연속적으로 형성된다. 비정질 실리콘층 (4a) 및 제 1 절연막 (3) 중 불필요한 부분은 제 4 포토마스크를 사용하여 제거되고, 5 개의 마스크를 사용하여 전기적으로 부동하는 상태의 화소 전극 (9)을 가지도록 액정 디스플레이 장치가 형성될 수 있다. 제 2 실시예와 같이, 공정들의 수는 제 1 실시예와 비교하여 1 공정만큼 감소될 수 있다.
제 4 실시예에 있어서, 소스/드레인 전극 금속에 대하여 Cr 을 그리고 게이트 금속에 대하여 Ti/Al 을 사용하는 예가 기재되어 있음을 주목하여야 한다. 그러나, 본 발명은 상술된 실시예로 한정되지 않는다. 게이트 금속 및 소스/드레인 전극 금속과 동일한 특성들을 가진 다른 재료들이 사용될 수 있다. 예를 들어, Cr, Mo, Cr/Al ,Mo/Al 이 게이트 금속으로 사용될 수 있고, Mo 가 소스/드레인 전극 금속으로 사용될 수 있다.
제 5 실시예
다음으로, 도 27a 내지 도 30d 을 참조하여, 본 발명의 제 5 실시예에 따른 전기적으로 부동하는 화소 전극 구조의 다중영역 액정 디스플레이 장치의 제조 방법을 설명한다. 도 27a 내지 도 30d 은 본 발명의 제 5 실시예에 따른 다중영역 액정 디스플레이 장치의 능동 매트릭스 기판의 제조 공정을 나타낸다. 도 27a, 도 28a, 도 29a, 및 도 30a 는 각각 하나의 화소의 평면도이다. 도 27b, 도 28b, 도 29b, 및 도 30b 는 각각 그 평면도의 A-A' 라인에 따른 화소 트랜지스터부의 단면도이다. 도 27c, 도 28c, 도 29c, 및 도 30c 는 각각 그 평면도의 B-B' 라인에 따른 게이트 단자부의 단면도이다. 도 27d, 도 28d, 도 29d, 및 도 30d 는 각각 그 평면도의 C-C' 라인에 따른 드레인 단자부의 단면도이다. 제 5 실시예에 있어서, 다중영역 액정 디스플레이 장치는 하프톤 노광 기술을 사용하여 4 번의 PR 공정으로 제조된다는 점에 주목하여야 한다.
제 5 실시예의 다중영역 액정 디스플레이 장치의 제조 방법을 설명한다. 먼저, 도 27a 내지 도 27d 에 나타낸 바와 같이, 약 200 nm 의 막 두께를 가지도록 Al 층이 스퍼터링 방법을 사용하여 투명한 절연 기판(1) 상에 증착되며, 약 100 nm 의 막 두께를 가지도록 TiN 층이 증착된다. 그 후에, 제 1 포토마스크를 사용하여 노광된 TiN 층 및 Al 층은 건식 에칭 방법에 의해 제거된다. 이런 식으로, 게이트 버스 라인 (2), 게이트 단자 (2a), 드레인 단자 (5a) 및 공통 커패시턴스 라인 (10) 이 형성된다.
다음으로, 도 28a 내지 도 28d 에 나타낸 바와 같이, 약 0.4 ㎛ 의 막 두께 를 가지도록 질화실리콘 (SiNx) 으로 구성된 제 1 절연막(3) 이 CVD 방법에 의해 투명한 절연 기판 (1) 상에 증착된다. 그 후에, 각각 0.3㎛ 및 약 50 ㎛ 의 막 두께를 가지도록 비정질 실리콘층 (4a) 및 n+ 형 비정질 실리콘층 (4b) 이 반도체층으로서 증착된다. 그 후에, 약 200 nm 의 막 두께를 가지도록 Cr 층 (4c) 이 스퍼터링 방법에 의해 증착된다. 다음으로, 제 2 포토마스크를 사용하여 레지스트 패턴이 형성된다. 그러나, 제 5 실시예에서는, 제 4 실시예에서와 같이, 레지스트 패턴이 화소 영역, 게이트 단자부, 및 공통 커패시턴스 단자부에 개구부들을 가지도록 형성된다. 레지스트 패턴을 사용하여 리소그래피 공정에 의해 노광된 Cr 층 (4c) 이 습식 에칭 방법 및 건식 에칭 방법에 의해 제거된다. 그 후에, n+ 형 비정질 실리콘층 (4b), 비정질 실리콘층 (4a), 제 1 절연막 (3) 이 건식 에칭방법에 의해 제거되어 게이트 단자 개구부(8a), 드레인 단자 개구부 (8b) 및 공통 커패시턴스 단자 개구부 (8c) 를 형성한다.
다음으로, 도 29a 내지 도 29d 에 나타낸 바와 같이 ITO 막 (6) 은 스퍼터링 방법에 의해 투명한 전극막에 증착되어 약 50nm 의 막 두께를 가진다. 제 3 포토마스크를 사용하여 노광된 ITO 막 (6) 은 습식 에칭 방법 또는 건식 에칭 방법에 의해 제거된다. 이런 식으로, 드레인 버스 라인 (5), 소스/드레인 전극들, 및 제어 전극 (6a) 이 형성된다. 그 후에, 채널 영역의 Cr 층 (4c) 이 습식 에칭 방법 또는 건식 에칭 방법에 의해 제거된다. 그 후에, 채널 영역의 n+ 형 비정질 실리콘층 (4b) 은 에칭 마스크로서 ITO 막을 사용하여 건식 에칭 방법에 의해 제거된다. 이런 식으로, 화소 트랜지스터가 형성된다.
다음으로, 도 30a 내지 도 30d 에 나타낸 바와 같이, 약 0.4 ㎛ 의 막 두께를 가지도록 질화실리콘 (SiNx) 으로 구성된 제 2 절연층 (7) 이 형성된다. 그 후에, 약 50 nm 의 막 두께를 가지도록 ITO 막 (9) 이 스퍼터링 방법에 의해 화소 전극 (9) 에 증착된다. 다음으로, 제 4 하프톤 마스크를 사용하여, 게이트 단자 (2a) 및 드레인 단자 (5a)의 개구부들 및 화소 전극 (9) 의 두꺼운 부분을 가지도록 레지스트 패턴(12) 이 형성된다. 그 후에, 게이트 단자 개구부 (8a) 및 드레인 단자 개구부 (8b) 에 대응하는 ITO 막 (9) 의 일부가 습식 에칭 방법 또는 건식 에칭 방법에 의해 제거되고, 제 2 절연막 (7) 이 건식 에칭 방법에 의해 제거된다. 다음으로, 레지스트 패턴의 얇은 부분이 산소 가스를 사용하여 애싱처리에 의해 제거된다. 또한, a-Si 층 (4a) 의 불필요한 부분이 제거된다. 그 후에, 화소 전극 (9) 의 영역 이외의 ITO 막의 일부가 마스크로서 레지스트 패턴 (12) 의 두꺼운 부분을 사용하여 습식 에칭 방법 또는 건식 에칭 방법에 의해 제거된다. 제 5 실시예에서 보호 트랜지스터의 게이트층 (17) 및 드레인층 (18) 의 연결부가 도 45a 에 나타낸 구조를 갖는다는 점에 주목하여야 한다.
이런 식으로, 제 5 실시예의 전기적으로 부동하는 화소 구조의 다중영역 액정 디스플레이 장치의 제조 방법에 따라, 단자 개구부들의 영역 및 화소 전극의 영역이 하프톤 마스크를 사용하여 개별적으로 에칭된다. 또한, 비정질 실리콘층 (4a) 및 제 1 절연막 (3) 중 불필요한 부분은 하프톤 마스크를 사용함으로써 제거된다. 따라서, 4 개의 마스크를 사용하여 전기적으로 부동하는 상태의 화소 전 극 (9)을 가지도록 액정 디스플레이 장치가 형성될 수 있다. 공정들의 수는 제 4 실시예와 비교하여 하나의 PR 공정만큼 감소될 수 있다. 게이트 금속으로서 TiN/Al 대신에 Al 이 사용될 수 있고, 소스/드레인 전극 금속으로서 Cr 대신에 Mo가 사용될 수 있음을 주목하여야 한다.
제 6 실시예
다음으로, 도 31a 내지 도 35d 를 참조하여 본 발명의 제 6 실시예에 따른 전기적으로 부동하는 화소 전극 구조를 가지도록 다중 영역 액정 디스플레이 장치의 제조 방법을 설명한다. 도 31a 내지 도 35d 는 본 발명의 제 6 실시예에 따른 다중영역 액정 디스플레이 장치의 능동 매트릭스 기판의 제조 공정을 나타낸다. 도 31a, 도 32a, 도 33a, 도 34a, 및 도 35a 는 각각 하나의 화소의 평면도이다. 도 31b, 도 32b, 도 33b, 도 34b, 및 도 35b 는 각각 그 평면도의 A-A' 라인에 따른 화소 트랜지스터부의 단면도이다. 도 31c, 도 32c, 도 33c, 도 34c, 및 도 35c 는 각각 그 평면도의 B-B' 라인에 따른 게이트 단자부의 단면도이다. 도 31d, 도 32d, 도 33d, 도 34d, 및 도 35d 는 각각 그 평면도의 C-C' 라인에 따른 드레인 단자부의 단면도이다. 인버스 스태거(inverse stagger) 구조의 액정 디스플레이 장치 는 제 1 내지 제 5 실시예에 설명되어 있음을 주목하여야 한다. 그러나, 제 6 실시예에서는, 포워드 스태거 구조의 액정 디스플레이 장치의 제조 방법을 설명한다.
제 1 실시예와 같이, 제 6 실시예에 따른 다중영역 액정 디스플레이 장치는 네가티브 유전율 이방성을 가지는 액정 분자들이 호모트로픽 배향을 가지는 VA 모 드의 액정 디스플레이 장치이다. 화소 트랜지스터, 화소 전극 (9), 및 제어 전극 (6a) 은 게이트 버스 라인 (2) 들 및 드레인 버스 라인 (5) 들에 의해 둘러싸인 각 화소에 형성된다. 화소 전극 (9) 은 제 1 절연막 (3) 및 제 2 절연막 (7)을 통하여 제어 전극 (6a) 및 공통 커패시턴스 라인 (10) 과 함께 소정의 결합 커패시턴스들을 형성한다. 또한, 제 6 실시예는 포워드 스태거 구조를 가지며, 화소 트랜지스터부는 기판의 측면으로부터 소스/드레인 전극들, 비정질 실리콘 반도체층, 및 게이트 전극 층으로 구성된다.
이러한 순서의 스태거 구조의 전기적으로 부동하는 화소 전극의 다중영역 액정 디스플레이 장치의 제조 방법을 설명한다. 먼저, 도 31a 내지 도 31d 에 나타낸 바와 같이, 약 100 nm 의 막 두께를 가지도록 Cr 층과 같은 금속층들이 스퍼터링 방법을 사용하여 유리등의 투명한 절연 기판 (1)상에 증착된다. 그 후에, 제 1 포토마스크를 사용하여 레지스트 패턴이 형성되고, 그 레지스트 패턴을 사용하여 리소그래피 공정에 의해 노광된 Cr 층의 일부는 습식 에칭 방법에 의해 제거된다. 이런 식으로, 드레인 버스 라인 (5), 드레인 단자 (5a), 차광 패턴 (15) 이 형성된다.
다음으로, 도 32a 내지 도 32d 에 나타낸 바와 같이, 약 0.4 ㎛ 의 막 두께를 가지도록 질화실리콘 (SiNx) 으로 구성된 제 1 절연막 (3) 은 CVD 방법에 의해 투명한 절연 기판 (1) 상에 증착된다. 그 후에, 약 0.1 ㎛의 막 두께를 가지도록 ITO 막 (6) 이 스퍼터링 방법에 의해 투명한 전극에 증착된다. 그 후에, 제 2 포토마스크를 사용하여, 제어 전극 (6a) 의 영역 및 드레인 전극 (5b) 의 영역에 레지스트 패턴이 형성된다. ITO 막 (6) 의 노광 부분은 습식 에칭 방법 또는 건식 에칭 방법에 의해 제거된다. 이런 식으로, 제어 전극 (6a) 및 드레인 전극 (5b) 이 형성된다.
그 후에, 투명한 절연 기판 (1) 은 PH3 플라즈마 처리를 수행하도록 PH3 플라즈마 분위기에 놓인다. 이러한 처리가 수행되어 ITO 막 (6) 및 비정질 실리콘층에 의해 옴 접속부를 형성한다. 상기 처리는 1000 sccm에서 PH3/H2 가스 (0.5% PH3)을 공급하면서, 200 pa 의 압력하에서 0.1 W/cm2 의 RF 전력으로 300℃ 의 온도에서 5 분간 플라즈마 CVD 장치에서 수행된다.
그 후에, 도 33a 내지 도 33d 에 나타낸 바와 같이, 각각 약 0.1 ㎛ 및 약 0.4 ㎛의 막 두께를 가지도록 반도체층으로서의 비정질 실리콘층 (4a) 및 질화실리콘 (SiNx) 으로 구성된 절연막 (4e) 이 CVD 방법에 의해 증착된다. 그 후에, 각각 약 0.2 ㎛ 및 약 0.1 ㎛ 의 막 두께를 가지도록 Al 층 및 Ti 층이 스퍼터링 방법에 의해 증착된다. 그 후에, 레지스트 패턴은 제 3 포토마스크를 사용하여 형성되고, 그 레지스트 패턴을 사용하여 리소그래피 공정에 의해 노광된 Al 층 및 Ti 층의 일부들은 건식 에칭 방법에 의해 제거된다. 그 후에, 절연막 (4e) 및 비정질 실리콘층 (4a) 은 건식 에칭 방법에 의해 제거되어, 반도체 영역, 게이트 버스 라인 (2), 및 공통 커패시턴스 라인 (10) 을 형성한다.
다음으로, 도 34a 내지 도 34d 에 나타낸 바와 같이, 약 0.2 ㎛ 의 막 두께를 가지도록 질화실리콘 (SiNx) 으로 구성된 제 2 절연막 (7) 이 CVD 방법에 의해 형성된다. 그 후에, 제 4 마스크를 사용하여, 게이트 단자 (2a), 드레인 단자 (5a), 및 공통 커패시턴스 라인 단자에 개구부들을 가지도록 레지스트 패턴이 형성된다. 그 레지스트 패턴을 사용하여 리소그래피 공정에 의해 노광된 제 2 절연막 (7) 의 일부 및 제 1 절연막 (3) 은 건식 에칭 방법에 의해 제거된다. 이런 식으로, 게이트 단자 개구부 (8a), 드레인 단자 개구부 (8b), 공통 커패시턴스 단자 개구부 (8c), 드레인 전극 개구부 (8d), 및 드레인 전극 연결부용 개구부 (8e) 가 형성된다.
다음으로, 도 35a 내지 도 35d 에 나타낸 바와 같이, 약 50 nm 의 막 두께를 가지도록 ITO 막 (9) 이 스퍼터링 방법에 의해 투명한 절연 기판 (1) 상의 화소 전극에 증착된다. 제 5 마스크를 사용하여 노광된 ITO 막의 일부는 습식 에칭 방법 또는 건식 에칭 방법에 의해 제거된다. 이런 식으로, 전기적으로 부동하는 상태의 화소 전극 (9) 이 제 2 절연막 (7)을 통하여 제어 전극 (6a) 상에 형성된다. 또한, 소정의 형상의 화소 개구부 (11) 는 화소 전극 (9) 에 형성된다. 또한, 게이트 단자 (9a), 드레인 단자 (9b), 및 공통 커패시턴스 단자 (9c) 는 게이트 단자 개구부 (8a), 드레인 단자 개구부 (8b), 및 공통 커패시턴스 단자 개구부 (8c) 에 형성된다. 그 후에, 드레인 전극 및 드레인 버스 라인은 ITO 의 연결부 (9d) 에 의해 전기적으로 연결된다. 제 6 실시예에서 보호 트랜지스터의 게이트층 (17) 및 드레인층 (18)의 연결부는 도 46b 에 도시된 바와 같은 구조를 갖는다는 점에 주목하여야 한다.
이런 식으로, 제 6 실시예에서, 포워드 스태거 구조 및 전기적으로 부동하는 화소 구조의 다중영역 액정 디스플레이 장치의 제조 방법에 따라, 비정질 실리콘층 (4a) 및 절연막 (4e) 이 형성된 후에 Ti/Al 의 게이트 금속층이 후속하여 형성된다. 따라서, 5 개의 마스크를 사용하여, 전기적으로 부동하는 상태의 화소 전극 (9)을 가지도록 액정 디스플레이 장치가 형성될 수 있다.
제 6 실시예에서, 드레인 버스 라인 금속으로서 Cr 이 사용되고, 게이트 금속으로서 Ti/Al 이 사용되는 예가 설명되어 있다는 점에 주목하여야 한다. 그러나, 본 발명은 상기 실시예로 한정되지 않는다. 예를 들어, Cr, Mo, Cr/Al, 및 Mo/Al 이 게이트 금속으로 사용될 수 있고, Mo 가 드레인 버스 라인 금속으로 사용될 수 있다. 이 실시예에서, ITO 막은 소스/드레인 전극들에 사용된다. 그러나, Cr 층 및 Mo층과 같은 금속층이 사용될 수도 있다. 이 경우에, 드레인 버스 라인은 소스/드레인 전극층과 동시에 형성된다. 또한, 부가적인 마스크가 요구된다.
제 7 실시예
다음으로, 도 36a 내지 도 36h, 도 37a 내지 도 37m, 및 도 38a 내지 도 38l 를 참조하여 본 발명의 제 7 실시예에 따른 전기적으로 부동하는 화소 전극 구조의 다중 영역 액정 디스플레이 장치의 요소기술로서 화소 전극 및 제어 전극의 형성방법을 설명한다. 도 36a 내지 도 36h, 도 37a 내지 도 37m, 및 도 38a 내지 도 38l 은 다중영역 액정 디스플레이 장치의 능동 매트릭스 기판에서 제어 전극 및 화소 전극이 서로 중첩하는 부분의 단면도이며 일련의 제조 공정들을 순차적으로 나타낸 단면도이다.
액정 영역이 제어 전극에 의해 다수의 영역들로 분리되는 다중영역 액정 디스플레이 장치에 있어서, 액정 분자 배향들은 화소 전극 및 제어 전극의 형상들 특히 화소 전극의 개구부의 형상에 기초하여 결정된다. 따라서, 액정 디스플레이 장치의 성능을 확보하기 위하여, 이들 전극은 마스크 디자인 크기와 일치하도록 형성되어야 한다. 특히, 제 7 실시예에 도시된 전기적으로 부동하는 화소 전극 구조의 다중영역 액정 디스플레이 장치에 있어서, 배향 부분과 액정 구동 전압 임계값은 화소 전극 및 제어 전극의 영역 비율에 기초하여 결정된다. 따라서, 화소 전극 및 제어 전극의 영역들은 정확하게 제어되어야 한다.
화소 전극 및 제어 전극으로 사용되는 ITO 막은 비용을 절감시키기 위해 일반적으로 습식 에칭 방법에 의해 처리된다. 그러나, ITO 막 및 레지스트 패턴의 밀착성은 양호하지 않고, ITO 막의 에칭 잔유물이 남는 것을 방지 하기 위하여 에칭 시간을 길게 설정하여야 한다. 결과적으로, 습식 에칭 방법의 경우에 ITO 막은 측 방향으로 쉽게 에칭된다. 따라서, 도 6a 내지 도 6f 에 나타낸 바와 같이, 디자인 크기를 일치시키도록 화소 전극 및 제어 전극을 형성할 수 없고 액정 디스플레이 장치의 특성은 균일하지 않게 된다. 이러한 이유로, 제 7 실시예에서, 화소 전극 및 제어 전극이 정확하게 형성될 수 있도록, 액정 디스플레이 장치의 제조 방법에 있어서 특히 상기 액정 디스플레이 장치의 시야각 특성에 큰 영향을 주는 화소 전극 및 제어 전극을 형성하는 3 가지 방법을 도면들을 참조하여 상세히 아래에 설명한다.
먼저, 도 36a 내지 도 36h 를 참조하여 제 1 방법을 설명한다. 도 36a 에 나타낸 바와 같이, 제어 전극 (6a) 용의 ITO 막 및 경계 전극에 대한 Cr 등의 도전막 (13a) 이 스퍼터링 방법에 의해 투명한 절연 기판 (1)또는 제 1 절연막 (3) 상에 연속적으로 형성된다. 다음으로, 도 36b 에 나타낸 바와 같이, 소정의 형상의 레지스트 패턴이 제 1 포토마스크를 사용하여 형성되고, 습식 에칭 방법에 의해 노광된 Cr 층 (13a) 만이 제거된다. 여기서, 이 실시예에서, Cr 층 (13a) 은 질산세륨암모늄등의 에쳔트(etchant)를 사용하여 에칭된다. 그러나, Cr 층 (13a) 은 레지스트와의 밀착성이 우수하므로, ITO 막의 경우와 비교하여 측 방향으로 에칭되기 어려우므로, 레지스트 패턴 크기와 동일한 형상을 가지도록 형성될 수 있다.
다음으로, 도 36c 에 나타낸 바와 같이, ITO 막은 에칭 마스크로서 패턴화된 Cr 층 (13a) 을 사용하여 질산 및 염화수소산의 혼합산으로 습식 에칭된다. 이 경우에, ITO 막은 상기 레지스트와는 다르고, Cr 층 (13a) 과의 밀착성이 우수하다. 따라서, ITO 막은 측방향으로 에칭됨없이 Cr 층 (13a) 과 동일한 패턴 크기를 가지도록 에칭될 수 있다. 그 후에, 도 36d 에 나타낸 바와 같이, Cr 층 (13a) 은 습식 에칭 방법에 의해 제거되고 레지스트 패턴과 동일한 패턴을 가지는 ITO 막이 얻어진다.
다음으로, 도 36e 에 나타낸 바와 같이, 제 2 절연막 (7) 은 기판 표면상에 증착된다. 그 후에, 화소 전극 (9) 용의 ITO 막 및 경계 전극에 대한 Cr 등의 도전막 (13b) 은 도 36a 의 공정과 같이 스퍼터링 방법에 의해 연속적으로 형성된다. 그 후에, 도 36f 에 나타낸 바와 같이, 레지스트 패턴 (14b) 은 Cr 층(13b) 상에 형성된다. Cr 층 (13b) 은 에칭 마스크로서 레지스트 패턴을 사용하여 패턴화되고, 패턴은 습식 에칭 방법에 의해 형성된다. 그 후에, ITO 막은 에칭 마스크로서 상기 패턴화된 Cr 층 (13b) 을 사용하여 습식 에칭된다.
이들 공정에 있어서, 레지스트 패턴과 Cr 층의 밀착성 그리고 Cr층 및 ITO 막의 밀착성은 모두 양호하다. 따라서, 레지스트 패턴과 동일한 크기를 가지도록 ITO 막이 형성될 수 있다. 그 후에, Cr 층 (13b) 은 습식 에칭 방법에 의해 제거되고, 도 36h 에 나타낸 형상이 얻어진다.
이런 식으로, 마스크로서 레지스트 패턴 (14a 또는 14b) 을 사용하여, ITO 막을 직접 에칭하는 대신에, ITO 막상에 형성된 Cr 등의 도전막 (13a) 은 마스크로서 레지스트 패턴 (13b)을 사용하여 에칭되고, 그 후에 상기 ITO 막은 마스크로서 Cr 층 (13a, 13b)을 사용하여 에칭된다. 따라서, ITO 막은 레지스트 패턴과 동일한 크기를 가지도록 형성될 수 있다.
다음으로, 제 2 방법을 도 37a 내지 도 37m 을 참조하여 설명한다. 먼저, 도 37a 에 나타낸 바와 같이, 제어 전극 (6a) 용 ITO 막은 투명한 절연 기판 (1) 또는 제 1 절연막 (3) 상에 형성된다. 다음으로, 도 37b 에 나타낸 바와 같이, 소정 형상의 레지스트 패턴 (14c) 은 제 1 포토마스크를 사용하여 형성된다. 레지스트 패턴 (14c) 을 사용하여 노광된 ITO 막은 질산 및 염화수소산의 혼합산을 사용하여 습식 에칭 방법에 의해 제거된다. 그 후에, 레지스트 패턴 (14c) 은 도 37c 에 나타낸 바와 같이 박리된다. 여기서, 측면 에칭에 의해 레지스트 패턴 (14c) 보다 작은 크기를 가지도록 ITO 막이 형성된다.
다음으로, 정확하게 제어 전극의 형상을 제어하는 이러한 실시예에서, 다음의 공정을 수행한다. 먼저, 도 37d 에 나타낸 바와 같이, 레지스트와의 밀착성이 우수한 Cr 등의 도전층 (13c) 이 스퍼터링 방법에 의해 투명한 절연 기판상에 형성된다. 다음으로, 도 37e 에 나타낸 바와 같이, 제 2 포토마스크를 사용하여 ITO 막의 에지 부분을 둘러싸도록 레지스트 패턴 (14d) 이 형성되고, Cr 층 (13c) 은 습식 에칭 방법에 의해 제거된다. 그 후에, 레지스트 패턴 (14d) 이 박리되고, ITO 막의 에지 부분 부근에 정확한 크기를 가지도록 Cr 층 (13c) 이 형성된다. 제어 전극 (6a) 의 영역은 하나의 유닛으로서 ITO 막 및 Cr 층 (13c) 에 의해 정확하게 제어될 수 있다.
다음으로, 도 37g 및 도 37h 에 나타낸 바와 같이, 제 2 절연막 (7) 은 전체 기판 (1) 상에 증착되며, 그 후에 화소 전극 (9) 용의 ITO 막이 증착된다. 그 후에, 도 37i 내지 도 37j 에 나타낸 바와 같이, 레지스트 패턴 (14e) 이 형성되고, ITO 막은 에칭 마스크로서 레지스트 패턴 (14e) 을 사용하여 습식 에칭된다. 이 때, ITO 막은 레지스트 패턴 (14e) 보다 측면 방향으로 더 넓게 에칭된다. 다음으로, 도 37k 에 나타낸 바와 같이, Cr 등의 도전막 (13d) 이 전체 기판 (1) 표면상에 증착되며, 도 37l 에 도시된 바와 같이 화소 전극의 에지 부분을 둘러싸도록 레지스트 패턴 (14f) 이 형성되고 Cr 층 (13d) 은 습식 에칭된다. 그 후에, 레지스트 패턴 (14f) 이 박리되는 경우에, ITO 막 및 Cr 층 (13d) 으로 구성된 화소 전극 (9) 이 도 37m 에 나타낸 바와 같이 형성된다.
이런 식으로, 레지스트 패턴 (14c,14e) 을 사용하여 ITO 막은 습식에칭되고, Cr 등의 도전막 (13c,13d) 은 기판 표면상에 증착된다. Cr층 (13c,13d) 은 마스크와 동일한 크기로 ITO 막의 에지 부분을 둘러싸도록 형성된다. 따라서, 정확한 크기를 가지도록 제어 전극 (6a) 및 화소 전극 (9)을 ITO 막 및 Cr 층 (13c)의 유닛으로서 형성시킬 수 있다.
다음으로, 도 38a 내지 38i 를 참조하여 제 3 방법을 설명한다. 먼저, 도 38a 에 나타낸 바와 같이, Cr 등의 도전막 (13e) 은 투명한 절연 기판 (1) 또는 제 1 절연막 (3) 상에 형성된다. 그 후에, 레지스트 패턴 (14g) 은 제어 전극의 에지 부분의 영역에만 형성되고, Cr 층 (13e) 은 습식 에칭된다. Cr 층 (13e) 은 레지스트와의 밀착성이 우수하므로, Cr 층 (13e) 은 레지스트 패턴과 동일한 크기를 가지도록 패턴화된다.
다음으로, 도 38d에 나타낸 바와 같이, 제어 전극 (6a) 에 대한 ITO 막은 스퍼터링 방법에 의해 전체 기판 (1) 표면상에 형성된다. 레지스트 패턴 (14h) 은 도 38e 내지 도 38f 에 나타낸 바와 같이, 제어 전극 (6a) 의 영역을 커버하도록 형성된다. 그 후에, ITO 막은 습식 에칭 방법에 의해 에칭되고, 레지스트 패턴 (14h) 은 박리된다. 이 때, ITO 막은 측면 방향으로 레지스트 패턴 (14h) 보다 작은 크기를 가지도록 형성된다. 그러나, Cr 층 (13e) 은 이전 공정의 외부 경계에서 형성되었다. 따라서, Cr 층 (13e) 및 ITO 막으로 구성된 제어 전극 (6a) 이 정확한 크기로 형성될 수 있다.
다음으로, 도 38g 에 나타낸 바와 같이, Cr 층으로 이루어진 제 2 절연막 (7) 및 도전막 (13f) 이 기판 (1) 의 전체 표면상에 형성된다. 도 38h 및 도 38i 에 나타낸 바와 같이, Cr 층 (13f) 은 마스크로서 화소 전극의 영역의 에지 부분에 형성된 레지스트 패턴 (14i)을 사용하여 에칭된다. 그 후에, 도 38j 에 나타낸 바와 같이, 화소 전극 (9) 용의 ITO 막은 기판 (1) 의 전체 표면에 증착되고, 상기 ITO 막은 마스크로서 ITO 막상에 형성된 레지스트 패턴 (14j) 을 사용하여 에칭된다. 이 때, ITO 막은 측면 방향으로 에칭되지만, 화소 전극의 에지 부분은 Cr 층 (13f) 에 의해 커버된다. 따라서, 화소 전극 (9) 은 ITO 막 및 Cr 층 (13f) 모두에 의해 정확한 영역을 가지도록 형성될 수 있다.
이런 식으로, Cr 층으로 이루어진 도전막들 (13e, 13f) 은 제어 전극 (6a) 및 화소 전극 (9) 의 영역들의 에지 부분에 미리 형성되고, 그 후에 ITO 막이 형성된다. 따라서, ITO 막이 측면 방향으로 에칭될 지라도, 제어 전극 (6a) 또는 화소 전극 (9) 은 ITO 막 및 Cr 층 (13e, 13f) 모두에 의해 형성된다. 결과적으로, 상기 전극의 영역은 정확하게 제어될 수 있다.
이 실시예에 있어서, 도전막으로서 Cr 층을 사용하는 예가 기재되어 있음을 주목하여야 한다. 그러나, 상기 실시예로 한정되지 않고, Ti 층과 같이 레지스트 패턴과의 밀착성에 있어서 우수한 도전층이 본 발명에 사용될 수 있다.
제 8 실시예
다음으로, 본 발명의 제 8 실시예에 따른 전기적으로 부동하는 화소 전극 구조를 가진 다중영역 액정 디스플레이 장치의 제조 방법을 도 39a 내지 도 44d 를 참조하여 설명한다. 도 39a 내지 도 44d 는 다중 영역 액정 디스플레이 장치의 능동 매트릭스 기판의 제조 공정들을 나타낸다. 도 39a, 도 40a, 도 40a, 도 41a, 도 42a, 도 43a, 및 도 44a 는 각각 하나의 화소의 평면도이다. 도 39b, 도 40b, 도 40b, 도 41b, 도 42b, 도 43b, 및 도 44b 는 각각 그 평면도의 A-A' 라인에 따른 화소 트랜지스터부의 단면도이다. 도 39c, 도 40c, 도 40c, 도 41c, 도 42c, 도 43c, 및 도 44c 는 각각 게이트 단자부의 단면도이다. 도 39d, 도 40d, 도 40d, 도 41d, 도 42d, 도 43d, 및 도 44d 는 각각 그 평면도의 B-B' 라인에 따른 화소 영역의 단면도이다. 제 8 실시예에서, 제 7 실시예에 도시된 화소 전극 및 제어 전극을 형성하는 방법이 제 1 실시예에 적용된다는 점에 주목하여야 한다.
제 8 실시예에 따른 전기적으로 부동하는 화소 전극 구조를 가진 다중 영역 액정 디스플레이 장치는 네가티브 유전율 이방성을 가지는 액정 분자를 사용하는 VA 모드의 액정 디스플레이 장치이며, 액정 디렉터의 초기 배향은 기판 표면의 호모트로픽 배향이다. 화소 트랜지스터, 화소 전극 (9), 및 제어 전극 (6a) 은 게이트 버스 라인(2)들, 공통 커패시턴스 라인(10) 들, 및 드레인 버스 라인 (5) 들로 둘러싸인 각각의 화소에 형성된다. 제어 전극은 ITO 막이 Cr 층과 경계를 이루는 구조를 갖는다. 또한, 화소 전극 (9) 은 전기적으로 부동하는 상태에 있고, 제 2 절연막 (7) 및 제 1 절연막 (3)을 통하여 각각 제어 전극(3) 및 공통 커패시턴스 라인 (10) 과 함께 소정의 결합 커패시턴스들을 가지도록 형성된다.
이러한 전기적으로 부동하는 화소 전극 구조의 다중 영역 액정 디스플레이 장치의 제조 방법을 설명한다. 먼저, Al 층은 도 39a 내지 도 39d 에 나타낸 바와 같이, 약 200 nm 의 막 두께를 가지도록 스퍼터링 방법에 의해 유리등의 투명 한 절연 기판 (1) 상에 증착된다. 그 후에, Ti 층은 약 0.1 ㎛ 의 막 두께를 가지도록 증착된다. 그 후에, 레지스트 패턴은 제 1 포토마스크를 사용하여 게이트 버스 라인 (2), 게이트 단자 (2a), 및 공통 커패시턴스 라인 (10) 의 영역에 형성되며, 그 후에 금속막은 건식 에칭 방법에 의해 레지스트 패턴으로 커버되지 않는 영역으로부터 제거된다.
다음으로, 질화실리콘 (SiNx) 으로 구성된 제 1 절연막 (3) 은 도 40a 내지 도 40d 에 나타낸 바와 같이, 약 0.4 ㎛ 의 막 두께를 가지도록 CVD 방법에 의해 투명한 절연 기판 (1) 상에 증착된다. 다음으로, 비정질 실리콘층 (4a) 및 n+ 형 비정질 실리콘층 (4b) 은 각각 약 0.2㎛ 및 약50 nm 의 막 두께를 가지도록 반도체층으로서 증착된다. 그 후에, 제 2 포토마스크를 사용하여 아일랜드 (4) 영역에 레지스트 패턴이 형성되고, 상기 레지스트 패턴을 사용하여 노광된 n+ 형 비정질 실리콘층 (4b) 및 비정질 실리콘층 (4a) 이 건식 에칭 방법에 의해 제거된다.
그 후에, 도 41a 내지 도 41d 에 나타낸 바와 같이, 스퍼터링 방법을 사용하여 약 200 nm 의 막 두께를 가지도록 소스/드레인 전극들에 Cr 층 과 같은 금속층이 형성된다. 그 후에, 레지스트 패턴이 제 3 포토마스크를 사용하여 상기 소스/드레인 전극 (5b,5c), 상기 제어 전극의 드레인 버스 라인 (5) 및 경계 전극 (5d) 의 영역에 형성된다. 레지스트 패턴을 사용하여 노광된 Cr 층은 질산세륨암모늄의 에쳔트를 사용하여 습식 에칭된다.
다음으로, 도 42a 내지 도 42d 에 나타낸 바와 같이, 투명한 전극용의 ITO 막 (6) 이 약 50 nm의 막 두께를 가지도록 스퍼터링 방법에 의해 투명한 절연 기판 (1) 상에 증착되고, 그 후에 레지스트 패턴은 제 4 포토마스크를 사용하여 형성된다. 상기 레지스트 패턴을 사용하여 노광된 ITO 막 (6) 은 질산 및 염화수소산의 혼합산을 사용하여 습식 에칭 방법에 의해 제거된다. 이런 식으로, 제어 전극 (6a) 은 소스 전극 (5c)과 연결되도록 형성된다. 여기서, ITO (6) 막은 습식 에칭 방법의 경우에 측면 방향으로 에칭된다. 그러나, 제 8 실시예에서 정확한 크기를 가진 Cr 층으로 이루어진 경계 전극 (5d) 은 ITO 막 (6) 의 에지 부분에 미리 형성된다. 따라서, ITO 막 (6) 및 Cr 층은 하나의 유닛으로서 제어 전극의 영역을 정확히 제어할 수 있다. 그 후에, 채널 영역의 n+ 형 비정질 실리콘층 (4b) 은 에칭 마스크로서 ITO 막 (6)을 사용하여 건식 에칭 방법에 의해 제거되어, 화소 트랜지스터를 형성한다.
그 후에, 질화실리콘 (SiNx) 으로 구성된 제 2 절연막 (7) 은 도 43a 내지 도 43d 에 나타낸 바와 같이, 약 0.3 ㎛ 의 막 두께를 가지도록 CVD 방법에 의해 형성된다. 그 후에, 제 5 마스크를 사용하여, 레지스트 패턴은 게이트 단자 (2a), 드레인 단자 (5a), 및 공통 커패시턴스 라인 단자에 개구부들을 가지도록 형성된다. 노광된 제 2 절연막 (7) 및 제 1 절연막 (3) 은 건식 에칭 방법에 의해 제거되고, 게이트 단자 개구부 (8a) 및 드레인 단자 개구부 (8b) 가 형성된다.
다음으로, 도 44a 및 도 44d에 나타낸 바와 같이, 화소 전극 (9) 용의 ITO 막은 약 50 nm 의 막 두께를 가지도록 스퍼터링 방법에 의해 투명한 절연 기판 (1) 상에 증착된다. 제 6 마스크를 사용하여 노광된 ITO 막은 습식 에칭 방법 또는 건식 에칭 방법에 의해 제거된다. 전기적으로 부동하는 상태의 화소 전극 (9) 은 제 2 절연막 (7)을 통하여 제어 전극 (6a) 상에 형성된다. 또한, 소정의 형상을 가진 화소 개구부 (11) 는 화소 전극에 형성된다. 또한, 게이트 단자 (9a) 및 드레인 단자 (9b) 는 게이트 단자 개구부 (8a) 및 드레인 단자 개구부 (9a) 에 형성된다.
이런 식으로, 제 8 실시예의 전기적으로 부동하는 화소 구조의 다중영역 액정 디스플레이 장치의 제조 방법에 따라, 제어 전극 (6a) 용의 경계 전극 (5d) 이, 소스/드레인 전극들이 형성될 때 동시에 형성된다. 액정 디스플레이 장치는 제 1 실시예와 같이 6 개의 마스크를 사용하여 전기적으로 부동하는 상태의 화소 전극 (9) 을 갖는다. 또한, 정확한 크기를 가지도록 제어 전극 (6a) 을 형성할 수 있다. 따라서, 각 화소의 화소 트랜지스터에 의해 제어 전극 (6a) 을 제어함으로써, 화소 전극 (9) 의 전위는 전극의 영역 비율에 기초하여 정확하게 결정된다.
제 9 실시예
다음으로, 본 발명의 제 9 실시예에 따른 전기적으로 부동하는 화소 전극 구조의 다중영역 액정 디스플레이 장치를 도 47a 및 도 47b 그리고 도 48a 내지 도 48c 를 참조하여 설명한다. 도 47a 및 도 47b 는 다중 영역 액정 디스플레이 장치의 능동 매트릭스 기판의 구조를 나타낸다. 도 47a 는 하나의 화소의 평면도이다. 도 47b 는 그 평면도의 A-A' 라인에 따른 단면도이다. 또한, 도48a 는 제 9 실시예의 변형예에 있어서 하나의 화소에 대한 평면도이다. 도 48b 는 및 도 48c 는 각각 점선친 영역의 확대 평면도이다. 이 실시예에 있어서, 게이트 버스 라인, 드레인 전극, 아일랜드 영역의 형상이 개선되었고, 개구율 및 시야각 특성이 개선된다는 점에 주목하여야 한다.
먼저, 도 47a 및 도 47b 를 참조하여, 제 9 실시예에 따른 전기적으로 부동하는 화소 전극 구조의 다중 영역 액정 디스플레이 장치는 화소 트랜지스터를 가지며, 화소 전극 (9) 및 제어 전극 (6a) 은 제 8 실시예와 같이 게이트 버스 라인 (2) 들, 공통 커패시턴스 라인 (10) 들, 및 드레인 버스 라인 (5) 들로 둘러싸인 각각의 화소에 의해 형성된다. 또한, 전기적으로 부동하는 상태의 화소 전극 (9) 은 제 2 절연막 (7) 및 제 1 절연막 (3)을 통하여 제어 전극 (6a) 및 공통 커패시턴스 라인 (10) 과 함께 소정의 결합 커패시턴스들을 형성한다.
여기서, 제 8 실시예에 있어서, 공통 커패시턴스 라인 (10) 들은 각각의 화소의 게이트 버스 라인 (2) 의 양측상에 증착된다. 그러나, 제 9 실시예에 있어서, 게이트 버스 라인 (2) 들은 드레인 버스 라인 (5) 의 방향 즉, 도면의 상부 방향 및 하부 방향과 인접한 2 개의 화소가 중심 라인에 대하여 대칭적이 되도록 병렬로 증착된다. 공통 커패시턴스 라인 (10) 들은 각 화소의 게이트 버스 라인 (2) 과 대향하는 측상에 제공된다. 상부 및 하부 방향으로 연속적으로 형성된 2 개의 화소들은 공통 커패시턴스 라인 (10) 들을 공유한다. 이런 식으로, 게이트 버스 라인 (2) 들은 병렬로 증착되고, 공통 커패시턴스 라인 (10) 이 공유된다. 결과적으로, 디스플레이에 기여하지 않는 배선 라인의 영역이 작게 되어 개구율이 개선될 수 있다.
또한, 제 1 내지 제 8 실시예에 있어서, 화소 트랜지스터가 형성되는 아일랜드 (4) 는 게이트 버스 라인 (2) 및 드레인 버스 라인 (5) 의 교차부의 부근에 형성된다. 그러나, 이 실시예에 있어서, 아일랜드 (4) 는 화소의 수직 대칭축의 게이트 버스 라인상에 제공된다. 그 이유는 다음과 같다. 즉, 일반적으로, 제어 전극 (6a) 및 화소 전극 (9) 은 다중영역 액정 디스플레이 장치의 좌우측에 대칭되도록 형성된다. 또한, 액정 분자들의 배향 방향들은 화소의 좌우 부분에서 대향한다. 이런 식으로, 시야각 특성이 개선된다. 제어 전극 (6a) 및 화소 전극 (9) 이외의 소스/드레인 전극들과 같은 도전성 패턴들이 비대칭적으로 형성되어, 화소의 대칭이 파괴된다.
예를 들어, 제어 전극 (6a) 과 연결된 소스 전극 (5c) 이 비대칭적으로 형성될 때, 소스 전극 (5c) 부근의 액정 분자들은 소스 전극 (5c) 의 전위의 영향 때문에, 배향의 원래 방향과 다른 방향으로 바뀌었다. 이러한 배향 방향 왜곡이 발생될 때, 화소의 좌우 부분의 채도를 보상할 수 없다. 또한, 색깔문제가 발생한다. 따라서, 제 9 실시에에서, 화소의 대칭축상에 화소 트랜지스터를 제공하고, 어느 한면상에 소스전극 (5c) 을 대칭적으로 형성시킨다. 따라서, 시각특성이 개선된다.
또한, 드레인 버스라인 (5) 과 화소 트랜지스터를 연결하는 드레인 전극 (5b) 의 전위의 영향때문에, 드레인 전극 (5b) 에 인접한 액정분자는 본래 배향방향에서 다른 방향으로 회전한다. 이것을 방지하기 위해서, 드레인 전극 (5b) 을 화소에 대칭적으로 배치시킨다. 예를 들어, 도 48a 에 도시된 바와 같이, 드레인 전극 (5b) 는 드레인 전극 (5b) 을 화소 트렌지스터의 간격에 덧붙여서 도의 오른쪽방향과 드레인 버스라인 (5) 에 연결함으로서 어느 한면상에 대칭적으로 배열시킬 수 있다. 이 배열은 어느면상에 드레인 전극 (5b) 의 대칭적인 액정분자의 배향방향을 만들어, 색깔문제를 억제하는 결과를 가져온다.
또한, 아일랜드 (4) 구역이 제 9 실시예의 구조에 덧붙여 게이트 버스라인 (2) 에서 튀어나와 형성되었을 때, 역광을 TFT 기판에서 조사하여 비정질 실리콘층 (4a) 상에 입사시켜 전하를 발생시킨다. 결과적으로, 트랜지스터 특성이 때때로 저하된다. 따라서, 도 48a 의 파선 확대단면도인 도 48b 에 도시된 바와 같이, 아일랜드 (4) 는 게이트 버스라인 (2) 과 같은 폭을 갖도록 또는 도 48c 에 도시된 바와 같이, 게이트 버스라인 (2) 보다 좁은 폭을 갖도록 형성된다. 결과적으로, 역광은 게이트 버스라인 (2) 로 차폐되어 화소 트랜지스터의 트랜지스터 특성의 저하를 방지할 수 있다.
이런 방법으로, 본 실시예에서 액정표시화면장치와 일치하는, 드레인 버스라인 (5) 의 방향에 인접한 두 화소의 게이트 버스라인 (2), 즉 도의 상부방향과 하부방향으로 배열된다. 공통 커패시턴스라인 (10) 은 화소에서 게이트 버스라인의 반대위치에 배열되고 라인 (10) 의 양면상의 두 화소이 공유한다. 이런 방법으로, 배선수를 감소시켜 개구율을 개선시키는 것을 가능하게 한다. 또한, 화소 트랜지스터는 화소의 중앙수직선에 대해서 대칭위치상에 게이트 버스라인 (2) 상에 형성되어, 드레인 전극 (5b) 과 소스전극 (5c) 의 전위차에 의한 방향의 무질서를 방지한다. 따라서, 좋은 시각특성을 갖는 다중도메인 액정표시장치가 형 성된다. 또한, 화소 트랜지스터는 게이트 버스라인 (2) 에서 튀어나오지 않도록 형성됐을 때, 화소 트랜지스터상에 조사되는 역광은 게이트 버스라인 (2) 로 차폐될 수 있고, 트랜지스터 특성의 저하를 방지한다.
제 1 내지 제 8 실시예에서, VA 모드의 액정표시장치는 부의 유전율 이방성을 가진 액정을 사용하여 기재되고 액정방향의 초기 배향은 기판면에 대하여 같은 방향을 나타낸다. 게이트 버스라인 각각의 구조는 평행하게 왼쪽방향과 오른쪽방향의 소스/드레인 전극과 같은 방향으로 배치되고, 본 실시예에서 아일랜드의 게이트 버스라인에 의한 빛차폐 구조는 VA 모드의 액정표시구조에 적용으로 제한되지 않는다. 이것은 TN 구조와 IPS 구조의 다른 액정표시장치에 적용된다.
제 10 실시예
다음으로, 본 발명의 제 10 실시예에 따른 전기적으로 부동하는 화소전극구조를 가진 다중도메인 액정표시장치는 도 49 와 도 50a 내지 도 52 를 참조하여 기재될 것이다. 도 49 는 다중도메인 액정표시장치와 동등한 회로를 보여주는 도이다. 또한, 도 50a 내지 도 50c 는 액정표시장치의 활성 매트릭스 기판구조의 평면도이다. 도 50a 는 한 화소의 평면도이고 도 50b 와 도 50c 는 평면도의 파선내의 공통 커패시턴스라인에 인접한 확장평면도이다. 또한, 도 51 과 52 는 제 10 실시에를 보여주는 활성 매트릭스 기판상의 드레인 버스라인과 게이트 버스라인의 단부의 평면도이다. 본 실시예에서는 패널내 표시의 균일화를 향상시킨다.
우선, 전기적으로 부동하는 화소 전극구조의 다중도메인 액정표시장치구조는 도 49 의 동등한 회로를 참조하여 기재될 것이다. 전기적으로 부동하는상태인 화소전극 (9) 는 제어전극 (6a) 과 공통 커패시턴스라인 (10) 각각와 함께 절연막을 통하여 커플링 커패시턴스를 형성한다. 게이트 버스라인 (2) 이 선택되는 순간에, 신호전압은 드레인 버스라인 (5) 에서 화소 트랜지스터를 통하여 소스단자에 연결된 제어전극 (6a) 으로 쓰여진다. 이번에는, 전기적으로 부동하는상태인 화소전극 (9) 의 전위는 커플링 커패시턴스의 비율과 일치하는 제어전극 (6a) 전위와 공통 커패시턴스라인 (10) 전위사이에 소정전위로 설정된다. 게이트 버스라인 (2) 이 OFF 상태로 설정되었을 때, 화소전극 (9) 의 전위는 피드스루 (feed-through) 전압 (△Vfd) 에 의해 감소하고, 후에 소정 유지 (holding) 특성에 일치하는 누설로 전위는 점차로 작아진다.
이 피드스루 전압 (△Vfd) 은 액정 커패시턴스내에 충전된 전하에 의해서 야기되고, 게이트 전압 (VG) 을 ON 하였을 때의 축적 (accumulation) 커패시턴스는 게이트 전압 (VG) 이 OFF 되었을 때 재분배된다. 전기적으로 부동하는 화소 전극구조의 경우에, 전기적으로 부동하는 화소 전극과 공통 커패시턴스 배선사이의 커패시턴스는 CS 로 가정하였을 때, 게이트라인과 소스전극사이의 기생 커패시턴스는 CGS 이고, 이 피드스루 전압 (△Vfd) 은 다음과 같이 대략 표시된다.
△Vfd = (CGS/(CGS+CS)) ×Vg
1개의 게이트 버스라인 (2) 을 목표로 하여, 게이트 버스단자를 통하여 게이트 버스라인 (2) 에 적용되는 전압 (Vg) 은 드레인 버스라인 (5) 과 순서대로 교차 점에 인접을 제공하는 화소 트랜지스터를 구동한다. 이번에는, 게이트단자에서 떨어진 화소이 구동될 때, 전압 (Vg) 은 배선저항에 의한 전압강하로 인해 점차 작아진다. 이 경우에, △Vfd 는 게이트 버스라인 (2) 의 방향으로 점차 변화하고, 화소전극 (9) 의 전위내에 그라데이션이 발생하여 패널내 표시의 균일성이 저하된다.
그러므로, 본 실시예에서, 전압 (Vg) 의 전압강하, 즉 화소전극 (9) 의 전압변화와 동반하는 피드스루 전압 (△Vfd) 의 변화를 방지하기 위해서, 화소전극 (9) 과 공통 커패시턴스라인 (10) 사이의 커패시티 (CS) 는 모든 화소이 전압 (Vg) 의 감소를 보상하기 위해서 변화한다. 이것은 공통 커패시턴스라인 (10) 구역의 확장평면도인 도 49, 도 50b 와 도 50c 를 참조하여 기재된다.
우선, 도 50b 에 도시된 바와 같이, 게이트단자, 즉 도 49 의 왼쪽화소에 인접한 작은 전압강하를 가진 화소내에서, 화소전극 (9) 와 공통 커패시턴스라인 (10) 의 겹치는 폭 (d2) 은 넓다. 반면에, 도 50c 에 도시된 바와 같이, 게이트단자, 즉 도 49 의 우측상에서 떨어진 화소내에서, 화소전극 (9) 과 공통 커패시턴스라인 (10) 의 겹치는 폭 (d3) 는 좁게 만들어진다. 이러한 방법으로, 전극의 겹치는 폭 또는 겹치는 구역은 게이트단자에서 떨어진 화소내에서 더 작아진다. 결과적으로, 커패시티 (CS) 는 작아진다. 따라서, 전압 (Vg) 의 전압강하를 커패시티 (CS) 에 의해 게이트 버스라인 (2) 의 방향으로 보상하는 것이 가능하여, 피드스루 전압 (△Vfd) 의 변화를 전체 패널상에 억제하고 화소전극 (9) 의 전압변화를 제한한다.
또한, 전체 패널의 표시의 균일성의 향상을 목적으로, 게이트 버스라인 (2) 내의 전압강하를 방지함에 덧붙여 드레인 버스라인 (5) 의 전압강하와 신호의 지연을 방지하는 것이 중요하다. 도 51 에 도시된 바와 같이, 드레인단자는 각각의 드레인 버스라인 (5) 의 양단에 제공된다. 이러한 방법으로, 드레인단자가 드레인 버스라인 (5) 의 양단에 제공되었을 때, 드레인단자와 각각의 화소사이의 거리를 짧게할 수 있다. 드레인 버스라인 (5) 의 배선에 기인한 제어전극 (6a) 와 지연내에 쓰여진 드레인 버스라인 (5) 의 전위의 감소를 방지할 수 있다면, 표시의 균일함은 전패널상에서 개선될 수 있다.
또한, 만약 게이트 버스라인 (2) 과 드레인 버스라인 (5) 용 Cr 금속막이 두껍게 만들어진다면, 배선에 기인한 전압강하와 지연이 쉽게되고, 버스라인은 Cr 대신에 Mo 과 Al 등의 고용융점 금속으로도 형성될 수 있다.
본 발명에 따른 전기적으로 부동하는 화소 전극구조의 액정표시장치에서, 드레인 버스라인 (5) 은 상기 실시예의 제조방법에 도시된 바와 같이, 소스/드레인 전극용 Cr 층등의 금속층의 적층막과 제어전극 (6a)(제 1 실시예) 용 ITO 막, 또는 비정질 실리콘층 (4a) 과 n+ 형 비정질 실리콘층 (4b) 의 반도체막과 소스/드레인 전극용 Cr 층등의 금속층의 적층막과 제어전극 6a (제 2 내지 5 실시예) 용 ITO 막으로 이루어져 있다. 따라서, 종래 액정표시장치와 비교해보면, 드레인 버스라인 (5) 의 저항은 작다. 또한, 본 발명의 구조는 전압강하와 배선지연의 방지의 견지에서 우수하다.
상기에서, 전체 패널의 표시의 균일성이 기재되어 있다. 화소의 칼럼을 고려하면, 도 49 에서 최우측상 화소의 칼럼과 다른 화소의 칼럼은 게이트 버스라인 (2) 의 방향으로 각각의 칼럼의 화소의 화소 트랜지스터와 화소의 인접칼럼의 드레인 버스라인 (5) 과 연결된 드레인 버스라인 (5) 에 의해서 사이에 삽입된다. 반면에, 예를 들어, 도 49 의 최우측 또는 최좌측상의 화소의 칼럼내의 드레인 버스라인 중 하나는 아니다.
여기서, 각각의 화소내의 드레인 버스라인 (5) 의 인접한 액정분자는 드레인 버스라인 (5) 의 전위의 영향을 받고 본래 배향방향과 다른 방향을 갖는다. 그러나, 드레인 버스라인 (5) 은 최우측 또는 최좌측 상의 화소칼럼만을 제외하고는 화소칼럼내의 양측에 존재한다. 그러나, 방향은 화소의 좌측구역과 우측구역내에서 대향하는 구역에서 형성된다. 결과적으로, 방향의 대칭성은 유지된다. 화소의 칼럼은 도 좌측에서 드레인 버스라인 (5) 의 영향을 받고 도 우측에서 영향을 받지 않는다. 따라서, 방향의 대칭성을 잃어버리고 색깔문제가 야기된다.
이런 이유로, 더미 (dummy) 드레인 버스라인 (19) 은 최우측 또는 최좌측 상 화소칼럼의 위부에서 제공되어 대칭성은 유지된다. 이러한 방법으로, 패널주위에 야기된 색깔문제를 방지한다. 결과적으로, 표시의 균일성은 개선될 수 있다. 이 경우에, 더미 드레인 버스라인 (5a) 에 인가된 전위는 공통 커패시턴스라인 (10) 의 전위와 같은 전위이고, 인접 드레인 버스라인 (5) 의 전위와 같은 전위이고, 패널내 화소의 관련칼럼에 대향하는 위치상의 화소칼럼과 연결된 드레인 버스라인 (5) 의 전위와 같은 전위, 또는 드레인 버스라인 (5) 에 인가된 평균전위 이다.
예를 들어, 공통 커패시터라인 (10) 의 전위는 회로도상 도 52 의 우측상에 되시된 바와 같이 인가된다. 도 52 에 도시된 바와 같이, 구조상, 더미 드레인 버스라인 (19) 는 게이트 버스라인 (2) 의 끝의 화소칼럼의 우측 또는 좌측에 제공된다. 더미 드레인 버스라인 (19) 과 공통 커패시턴스라인 (10) 은 두개에 제공된 접촉구멍을 통해서 연결된다.
이런 방법으로, 필셀전극 (9) 과 공통 커패시턴스라인 (10) 의 겹쳐진 구역은 드레인단자에서의 거리에 따라 더 작게 만들어져서, 두 전극사이의 커패시턴스는 점점 작아진다. 또한, 드레인단자는 드레인 버스라인의 양단에 제공된다. 이런 방법으로, 드레인 버스라인 (5) 상의 전압강하의 영향과 신호지연의 영향을 방지할 수 있어, 표시가 전체 패널상에 균일하게 되도록 한다. 또한, 더미 드레인 버스라인 (19) 은 게이트 버스라인 (2) 의 방향에서 최우측 또는 최좌측상 화소칼럼의 외부에 제공된다. 따라서, 각각의 화소의 대칭성은 화보되고 패널주위의 색깔문제를 방지할 가능성을 준다.
본 실시예에서, 부의 유전율 이방성을 가지고 수직한 방향을 나타내는 액정분자 VA 모드의 액정표시장치가 기재되어야 한다. 그러나, 본 발명은 상기 실시에에 제한되지 않고, 제 9 실시예과 같은 TN 구조와 IPS 구조의 다른 액정표시장치에 인가될 수 있다.
제 11 실시예
다음으로, 본 발명의 제 11 실시예에 따른 전기적으로 부동하는 화소 전극구 조를 가진 다중도메인 액정표시장치는 도 53a 와 도 53b 를 참조하여 기재될 것이다. 도 53a 와 도 53b 는 다중도메인 액정표시장치를 도시하는 단면도이다. 제 11 실시예에서, 외부 TFT 기판과 전정기적 수단으로 형성된 도전막을 액정표시장치에서 수행한다.
전기적으로 부동하는 화소 전극구조의 다중도메인 액정표시장치에서, 화소전극 (9) 은 전기적으로 부동하는 상태이고 절연막을 통해서 제어전극 (6a) 과 공통 커패시턴스라인 (10) 각각과 함께 커플링 커패시턴스를 형성한다. 따라서, 전기적으로 부동하는 화소 전극구조의 다중도메인 액정표시장치는 일반구조의 종래 액정표시장치와 비교하여 기판에 정전기적 전기와 외부 전기장의 영향을 쉽게 받아들인다.
따라서, 본 실시예에서, 도전막 (21) 은 액정표시장치의 대향기판에서 활성 매트릭스 기판의 대향하는 표면상 또는 위에 형성된다. 예들 들어, 도 53a 에 도시된 바와 같이, 빛을 통과시키고 도전성을 가진 ITO 막과 유기도전막등의 도전막 (21) 은 편광판 (16a) 이 화소 트랜지스터 한측의 TFT 기판상에 놓여진 후에 형성된다. 도전막 (21) 은 기판의 끝에 접지된다. 덧붙여, 도 56b 에 도시되 바와 같이, 도전막 (21) 은 대향기판에서 활성 매트릭스 기판의 대향하는 표면상 또는 위에 형성되고, 다음에 편광판 (16a) 이 도전막 (21) 상에 놓여진다. 따라서, 정전기의 대전과 외부전기장의 영향력을 방지할 수 있다.
도전막 (21) 은 제 11 실시예의 TFT 기판의 한측상에 형성되어야 한다. 그 이유는 대향전극이 대향표면의 전체 내부표면상에 형성되어 전정기 대전과 외부 전기장의 영향력을 방지하기 때문이다. 더욱이, 이 효과를 향상시키기 위해서, 대향기판의 한측상에 도전막 (21) 을 형성시키는 것이 가능하다. 또한, 제 11 실시예의 도전막 (21) 은 수직방향 액정표시장치의 액정표시장치와 VA 모드의 액정표시장치에 덧붙여 TN 구조 또는 IPS 구조의 액정표시장치에 적용할 수 있다. 제 9 및 제 10 실시예와 균일하다.
제 12 실시예
본 발명의 제 12 실시예에 따른 전기적으로 부동하는 화소 전극구조의 다중도메인 액정표시장치의 제조방법은 도 54a 내지 도 60d 를 참조로 기재될 것이다. 도 54a 내지 도 60d 는 다중도메인 액정표시장치의 활성 매트릭스 기판의 제조공정을 도시한다. 도 54a, 55a, 56a, 57a, 58a, 59a 및 60a 각각은 한 화소의 평면도이다. 도 54b, 55b, 56b, 57b, 58b, 59b 및 60b 각각은 평면도의 A-A' 선을 따라자른 TFT 부의 단면도이다. 도 54c, 55c, 56c, 57c, 58c, 59c 및 60c 각각은 평면도의 B-B' 선을 따라자른 게이트 단자부의 단면도이다. 도 54d, 55d, 56d, 57d, 58d, 59d 및 60d 각각은 평면도의 C-C' 선을 따라자른 드레인단자부의 단면도이다.
제 12 실시예에 따른 전기적으로 부동하는 화소 전극구조를 가진 다중도메인 액정표시장치는 부의 유전율 이방성을 가진 액정을 사용하고 액정의 초기방향은 기판면의 호모트로픽 (homeotropic) 방향 (수직) 을 가진 VA (수직으로 정렬된) 모드의 액정표시장치이다. 1개의 화소은 열 (row) 방향으로 확장된 복수의 게이트 버스라인 (2) 과, 칼럼방향으로 확장된 공통 커패시턴스라인 (10) 과 복수의 드레 인 버스라인 (5) 을 둘러싸는 구역으로 이루어져 있다. 각 화소은 TFT, 화소전극 (9) 그리고 제어전극 (6a) 를 가지고 있다. TFT 는 저부 게이트구조이고 비정질층 (a-Si 층) 또는 활성층같은 폴리실리콘층을 사용하여 형성된다. 또한, 화소전극 (9) 은 전기적으로 부동하는상태이다. 화소전극 (9) 은 제 1 절연층 (3) 및/또는 제 2 절연층 (7) 을 통해서 제어전극 (6a) 과 공통 커패시턴스라인 (10) 각각과 함께 소정 커플링 커패시턴스를 형성한다. 또한, 공통전극은 대향기판상에 형성되고, 두 기판은 소정의 간격을 가지도록 지지되고 액정은 이들기판사이에 삽입된다.
전기적으로 부동하는 화소 전극구조의 다중도메인 액정표시장치의 제조방법이 기재될 것이다. 도 54a 내지 54d 에 도시된 바와 같이, Cr 층을 스퍼터링 방법을 사용하여 유리의 투명한 절연기판 (1) 상에 증착시켜 약 200 ㎚ 막두께를 갖도록 한다. 다음에, 레지스트패턴을 제 1 광마스크를 사용하여 게이트 버스라인 (2), 게이트단자 (2a) 그리고 공통 커패시턴스라인 (10) 용 구역을 형성한다. 레지스트패턴으로 미치지 않는 구역내의 Cr 층은 습식에칭방법으로 제거한다.
다음으로, 도 55a 내지 55d 에 도시된 바와 같이, 질화 실리콘 (SiNx) 의 제 1 절연막 (3) 을 CVD 방법으로 투명 절연기판 (1) 상에 증착시켜 약 0.4 ㎛ 막두께를 갖도록 한다. 그리고, a-Si 층 (4a) 과 n+형 a-Si 층 (4b) 을 반도체층으로 증착시켜 각각이 약 0.3 ㎛ 와 약 50 ㎚ 의 막두께를 갖도록 한다. 결과적으로, 소스/드레인 전극용 Cr 층등의 금속층을 스퍼터링방법을 상용하여 증착시켜, 약 200 ㎚ 의 막두께를 갖도록 한다. 그후에, 제 2 광마스크를 사용하여 레지스트패턴을 드레인단자 (5a) 와 소스/드레인 전극 (5b 및 5c) 그리고 드레인 버스라인 (5) 용 구역에 형성시킨다. 노출된 Cr 층은 습식 에칭방법과 건식 에칭방법으로 제거한다.
다음으로, 상기 레지스트패턴을 NMP (N-메틸-2-피롤리돈) 등의 레지스트용 유기용제의 증기분위기에서 노출시켜, 이 레지스트패턴을 도 56a 내지 도 56d 에 도시된 바와 같이 변형시킨다.
다음으로, 노출된 n+형 a-Si 층 (4b) 과 a-Si 층 (4a) 을 변형 레지스트패턴을 사용하여 건식 에칭방법으로 제거한다. 레지스트패턴이 벗겨질 때, 도 57a 내지 도 57d 에 도시된 구조가 얻어진다.
ITO 막등의 투명 전극막 (6) 을 스퍼터링 방법으로 투명 절연기판 (1) 상에 증착시켜 약 50 ㎚ 의 막두께를 갖도록 한다. 그후에, 제 3 광마스크를 사용하여 레지스트패턴을 형성시킨다. 도 58a 내지 도 58d 에 도시된 바와 같이, ITO 막 (6) 을 습식 에칭방법 또는 건식 에칭방법으로 제거한다. 따라서, 제어전극 (6a) 을 소스전극 (5c) 와 연결되도록 형성시킨다. 그후에, 채널구역내의 n+형 a-Si 층 (4b) 과 a-Si 층 (4a) 의 부분을 건식 에칭방법으로 제거하여, ITO 막 (6) 을 사용하여 Cr 소스/드레인 금속층상에 또는 에칭마스크의 소스/드레인 금속층상에 TFT 를 형성시키도록 한다.
다음으로, 질화 실리콘 (SiNx) 의 제 2 절연막 (7) 을 CVD 방법으로 형성시 켜, 약 0.3 ㎛ 의 막두께를 갖도록 한다. 그후에, 제 4 마스크를 사용하여, 레지스트패턴을 형성시켜, 게이트단자 (2a), 드레인 단자 (5a) 및 공통 커패시턴스라인단자에는 개구를 갖도록한다. 노출된 제 2 레지스트막 (7) 과 제 1 절연막 (3) 을 건식 에칭방법으로 제거한다. 도 59a 내지 도 59d 에 도시된 바와 같이, 게이트 단자개구 (8a), 드레인 단자개구 (8b) 및 공통 커패시턴스단자개구 (8c) 를 형성시킨다.
다음으로, ITO 막 (9) 을 스퍼터링 방법으로 투명절연 기판 1 상에 화소전극 (9) 용으로 증착시켜, 약 50 ㎚ 의 막두께를 갖도록 한다. 그후에, 제 5 마스크를 사용하여 노출된 ITO 막 (9) 은 습식 에칭방법 또는 건식 에칭방법으로 제거한다. 도 60a 내지 60d 에 도시된 바와 같이, 화소전극 (9) 를 제어전극 (6a) 상의 제 2 절연막 (7) 을 통해서 전기적으로 부동하는상태에 있도록 형성시킨다. 또한, 소정형의 화소개구 (11) 을 화소전극 (9) 내에 형성시킨다. 또한, 게이트단자 (9a), 드레인단자 (9b), 공통 커패시턴스단자 (9c) 를 게이트단자개구 (8a), 드레인단자개구 (8b) 및 공통 커패시턴스단자개구 (8c) 내에 형성시킨다. 액정표시장치에서, 보호 트랜지스터는 정전기적 파괴를 방지하기 위해서 일반적으로 제공되어야 한다. 그러나, 본 발명의 제조방법의 경우에, 보호 트랜지스터내의 게이트층 (17) 과 드레인층 (18) 의 연결은 도 45a 내에 도시된 구조를 갖는다.
이런 방법으로, 본 실시예의 전기적으로 부동하는 화소구조 다중도메인 액정표시장치의 방법에 따라서, 전기적으로 부동하는 상태내의 화소전극 (9) 를 가진 액정표시장치는 5개의 마스크를 사용하여 형성된다. 화소전극 (9) 은 제 1 절연막 (3) 과 제 2 절연막 (7) 을 통해서 제어전극 (6a) 과 공통 커패시턴스라인 (10) 각각과 함께 커플링 커패시턴스를 형성할 수 있다. 따라서, 제어전극 (6a) 은 각 화소의 TFT 로 제어된다. 이런 방법으로, 제어전극 (6a) 과 화소전극 (9) 의 2개의 전극전위는 1개의 TFT 로 쉽게 제어될 수 있다.
본 실시예에서, 제어전극과 화소전극은 도에 도시된 형태를 갖고 Cr 은 게이트금속과 소스/드레인 전극으로 사용된다. 그러나, 본 발명은 상기 실시에에 제한되지는 않는다. 만약 제어전극과 화소전극이 제어전극과 이러한 방법으로된 형태를 가지기에 충분하다면, 제어전극과 화소전극은 액정방향을 복수의 그룹으로 나눌 수 있다. 또한, 동등한 특성을 가진 다른 재료는 게이트금속, 소스/드레인 전극금속 그리고 제 1 및 제 2 절연막용으로 사용될 수 있다. 예를 들어, Cr/Al, Mo 은 전극금속으로서 사용될 수 있고 Mo 은 소스/드레인 전극금속으로서 사용될 수 있다.
제 13 실시예
본 발명의 제 13 실시예에 따른 전기적으로 부동하는 화소 전극구조와 함께 다중도메인 액정표시장치의 제조방법은 도 54a 내지 도 58d, 도 61a 내지 61d 및 도 62a 내지 62d 를 참조하여 기재될 것이다. 도 54a 내지 도 58d, 도 61a 내지 도 61d 및 도 62a 내지 도 62d 는 다중도메인 액정표시장치의 활성 매트릭스 기판의 제조방법을 도시한다. 도 54a, 55a, 56a, 57a, 58a, 61a 및 62a 각각은 1개 화소의 평면도이다. 도 54b, 55b, 56b, 57b, 58b, 61b 및 62b 각각은 평면 도의 A-A'선 를 따라자른 TFT 부의 단면도이다. 도 54c, 55c, 56c, 57c, 58c, 61c 및 62c 각각은 평면도의 B-B'선을 따라자른 게이트단자부의 단면도이다. 도 54d, 55d, 56d, 57d, 58d, 61d 및 62d 각각은 평면도의 C-C'선을 따라자른 드레인단자부의 단면도이다.
제 13 실시예에 따른 전기적으로 부동하는 화소 전극구조의 다중도메인 액정표시장치는 부의 유전율 이방성을 가진 액정을 사용하고 기판과 호메드로픽 (수직) 방향을 가진 액정의 초기방향인 을 사용하는 VA (수직 정렬된) 모드의 액정표시장치이다. 1개 화소은 열방향으로 확장되는 복수의 게이트 버스라인 (2) 과 칼럼방향으로 확장되는 공통 커패시턴스라인 (10) 과 복수의 드레인 버스라인 (5) 로 둘러싸인 구역으로 형성된다. 각각의 화소은 TFT, 화소전극 (9) 그리고 제어전극 (6a) 를 가진다. TFT 는 저부 게이트 구조이고 비정질 실리콘 (a-Si) 층 또는 활성화층으로서 폴리실리콘층을 사용하여 형성된다. 화소전극 (9) 은 전기적으로 부동하는상태이다. 또한, 화소전극 (9) 은 제 1 절연막 (3) 과 제 2 절연막 (7) 을 통해서 제어전극 (6a) 과 공통 커패시턴스라인 (10) 각각과 함께 소정 커플링 커패시턴스내에 형성된다. 따라서, 공통전극은 대향기판상에 형성되고, 두 기판은 소정 간격을 가지고 액정은 이 기판사이에 삽입된다.
이러한 전기적으로 부동하는 화소 전극구조의 다중도메인 액정표시장치의 제조방법이 기재될 것이다. 도 57a 내지 도 57d 에 도시된 바와 같이, 스퍼터링 방법을 사용하여, Cr 층과 CrN 층을 유리 투명 절연층 (1) 상에 증착시켜, 약 200 ㎚ 의 막두께를 갖도록 한다. 그후에, 레지스트패턴은 제 1 광마스크를 사용하 여 게이트 버스라인 (2), 게이트단자 (2a) 및 공통 커패시턴스라인 (10) 용 구역에 형성된다. 레지스트패턴으로 적용되지 않는 CrN 층과 Cr 층은 습식 에칭방법으로 제거한다.
다음으로, 도 58a 내지 도 58d 에 도시된 바와 같이, 질화 실리콘 (SiNx) 의 제 2 절연막 (3) 을 CVD 방법으로 투명 절연층 (1) 상에 증착시켜, 약 0.4 ㎛ 막두께를 갖도록 한다. 다음에, a-Si 층 (4a) 및 n+형 a-Si 층 (4b) 을 반도체층으로 증착시켜, 각각 약 0.3 ㎛ 및 약 50 ㎚ 막두게를 갖도록 한다. 결과적으로, 소스/드레인 전극용 Cr 층같은 금속층을 스퍼터링 방법을 사용하여 증착시켜, 약 200 ㎚ 의 막두께를 갖도록 한다. 그후에, 레지스트패턴을 제 2 광마스크를 사용하여 소스/드레인 전극 (5b 및 5c) 와 드레인 버스라인 (5) 으로 구역내에 형성시킨다. 노출된 Cr 층은 습식 에칭방법과 건식 에칭방법으로 제거될 수 있다.
다음으로, 상기 절연패턴을 NMP 등의 레지스트용 유기 솔벤트의 증기분위기에서 노출시켜, 레지스트패턴을 도 59a 내지 도 59d 에 도시된 바와 같이 변형시키도록 한다.
다음으로, 노출된 n+형 a-Si 층 (4b) 과 a-Si 층 (4a) 을 변형된 레지스트패턴을 사용하여 건식 에칭방법으로 제거시킨다. 레지스트패턴이 벗겨졌을 때, 도 60a 내지 도 60d 에 도시된 구조를 얻을 수 있다.
다음으로, ITO 막등의 투명전극막 (6) 을 스퍼터링 방법으로 투명절연기판상 에 증착시켜, 50 ㎚ 의 막두께를 갖도록 한다. 그후에, 제 3 광마스크를 사용하여 레지스트패턴을 형성시킨다. 도 61a 내지 도 61d 에 도시된 바와 같이 노출된 ITO 막 (6) 을 습식 에칭방법 또는 건식 에칭방법으로 제거한다. 따라서, 제어전극 (6a) 을 소스전극 (5c) 과 연결시키도록 형성시킨다. 그후에, Cr 의 소스/드레인 금속층상의 ITO 막 또는 에칭마스크의 소스/드레인 금속층을 사용하여, 채널구역의 n+형 a-Si 층 (4b) 과 a-Si 층 (4a) 부분을 건식 에칭방법으로 제거시켜, TFT 를 형성시킨다.
다음으로, 질화 실리콘 (SiNx) 의 제 2 절연막 (7) 을 CVD 방법으로 형성시켜, 약 0.3 ㎛ 막두께를 갖도록 한다. 결과적으로, ITO 막 (9) 을 스퍼터링 방법으로 형성시켜, 화소전극 (9) 이 약 50 ㎚ 막두께를 갖도록 한다. 그후에, 도 61a 내지 도 61d 에 도시된 바와 같이, 제 4 광마스크와 하프톤 노출방법을 사용하여, 약 2 ㎛ 의 두꺼운 레지스트패턴을 화소전극용 ITO 막의 구역에 형성시킨다. 또한, 약 1 ㎛ 의 얇은 레지스트패턴을 상기 화소구역과 다른 구역에 형성시켜, 게이트단자와 드레인단자에 개구를 갖도록 한다. 그리고, 게이트단자와 드레인단자의 개구를 건식 에칭방법으로 형성시킨다. 다음으로, 상기 레지스트패턴의 얇은 부분을 산소 회 방법 (oxygen ashing method) 으로 제거한다. 그후에, 도 62a 내지 도 62d 에 도시된 바와 같이, 상기에 에칭된 두꺼운 레지스트패턴과 화소전극 9 이외의 불필요한 구역의 ITO 막 (9), 게이트단자 개구 (8a), 드레인단자 개구 (8b) 및 공통 커패시턴스단자 개구 (8c) 가 형성된다.
이런 방법으로, 본 실시예의 전기적으로 부동하는 화소구조의 다중도메인 액정표시장치의 제조방법에 따라서, 전기적으로 부동하는상태의 화소전극 (9) 을 가진 액정표시장치는 5개 마스크를 사용하여 형성시킬 수 있다. 화소전극 (9) 은 제 1 절연막 (3) 과 제 2 절연막 (7) 을 통해서 제어전극 (6a) 과 공통 커패시턴스라인 (10) 각각과 함께 커플링 커패시턴스를 형성할 수 있다. 그러므로, 제어전극 (6a) 을 각 화소의 TFT 로 제어한다. 이런 방법으로, 제어전극 (6a) 과 화소전극 (9) 의 두 전극전위을 1개 TFT 로 쉽게 제어할 수 있다.
제 14 실시예
본 발명의 제 14 실시예에 따른 전기적으로 부동하는 화소 전극구조를 가진 다중도메인 액정표시장치의 제조방법은 도 63a 내지 도 68d 를 참조하여 기재될 것이다. 도 63a 내지 도 68d 는 다중도메인 액정표시장치의 활성 매트릭스 기판의 제조방법을 도시하는 도이다. 도 63a, 64a, 65a, 66a, 67a 및 68a 는 1개 화소의 평면도이다. 도 63b, 64b, 65b, 66b, 67b 및 68b 각각은 평면도의 A-A'선을 따라자른 TFT 부의 단면도이다. 도 63c, 64c, 65c, 66c, 67c 및 68c 각각은 평면도의 B-B'선을 따라자른 게이트단자부의 단면의 단면도이다. 도 63d, 64d, 65d, 66d, 67d 및 68d 각각은 평면도 C-C'선을 따라자른 드레인단자부의 단면도이다.
제 14 실시예에 따른 유동 화소 전극구조를 가진 다중도메인 액정표시장치는 부의 유전율 이방성을 가진 액정분자 호모트로픽 방향을 향하도록된 VA 모드의 액정표시장치이다. 열방향으로 확장된 게이트 버스라인 (2) 과 칼럼방향으로 확 장된 드레인 버스라인 (5) 로 둘러싸인 각 화소에서, 화소 트랜지스터, 화소전극 (9), 제어전극 (6a) 이 제공된다. 박막 트랜지스터 (TFT) 는 저부 게이트구조를 가지고 활성화층은 비정질실리콘 (a-Si) 또는 폴리실리콘으로 형성된다. 화소전극 (9) 은 전기적으로 부동하는상태이다. 또한, 화소전극 (9) 을 형성시켜, 제 1 절연막 (3) 과 제 2 절연막 (7) 을 통해서 제어전극 (6a) 과 공통 커패시턴스라인 (10) 을 가진 소정 커플링 커패시턴스을 갖도록 한다. 대향전극은 대향기판상에 형성된다. TFT 기판과 대향기판은 소정 거리로 지지되고 액정은 이 기판들 사이에 삽입된다.
전기적으로 부동하는 화소 전극구조의 다중도메인 액정표시장치의 제조방법이 기재될 것이다.
우선, 도 63a 내지 도 63d 에 도시된 바와 같이, Cr 층을 스퍼터링 방법으로 유리 투명절연기판 (1) 상에 증착시켜 약 200 ㎚ 막두께를 갖도록 한다. 그후에, 제 1 광마스크를 사용하여, 레지스트패턴을 게이트 버스라인 (2), 게이트단자 (2a) 및 공통 커패시턴스라인 (10) 용 구역에 형성시킨다. 그러면, 레지스트패턴으로서 미치지 않는 구역내의 Cr 층은 습식에칭으로 제거된다.
다음에는, 도 64a 내지 도 64d 에 도시된 바와 같이, 질화실리콘 (SiNx) 의 제 1 절연막 (3) 을 CVD 방법으로 전체 투명절연기판 (1) 에 증착시켜, 약 0.4 ㎛ 막두께를 갖도록 한다. 결과적으로, a-Si 층 (4a) 과 n+형 a-Si (4b) 을 스퍼터링 방법으로 반도체층에 증착시켜, 각각 약 0.3 ㎛ 와 약 50 ㎚ 의 막두께를 갖도 록 한다. 그리고, Cr 금속층을 증착시켜 소스/드레인 전극이 약 200 ㎚ 의 막두께를 갖도록 한다. 그후에, 레지스트패턴을 드레인단자 (5a) 그리고 소스/드레인 전극 (5b 및 5c) 를 포함하는 화소 트랜지스터의 반도체층용 구역과 제 2 광마스크를 사용하여 드레인 버스라인 (5) 용 구역에 형성시킨다. 더욱이, 레지스트패턴을 사용하여 노출시킨 Cr 층을 습식 에칭방법으로 제거한 후에, 노출된 n+형 a-Si (4b) 와 a-Si (4a) 를 건식 에칭방법으로 제거한다. 이번에는, 레지스트패턴을 상기 하프톤 노출방법으로 드레인단자 (5a) 와 소스/드레인 전극 (5b 및 5c) 용 구역과 드레인 버스라인 (5) 용 구역에 두껍게 형성시켜, 약 2 ㎛ 막두께를 갖도록 한다. 또한, 화소 트랜지스터의 채널구역내에, 레지스트패턴을 얇게 형성시켜, 약 1 ㎛ 막두께를 갖도록 한다.
다음으로, 레지스트패턴의 얇은 부분을 산소가스를 사용하는 회 방법으로 제거한다. Cr 금속층부분을 습식 에칭방법과 건식 에칭방법으로 제거하여, 마스크 등의 레지스트패턴의 두꺼운 부분을 형성시키도록 한다. 레지스트패턴이 벗겨졌을 때, 도 65a 내지 도 65d 에 도시된 바와 같은 구조를 얻을수 있다.
다음으로, ITO 의 투명도전막 (6) 을 스퍼터링 방법으로 투명절연기판 (1) 의 전체표면에 증착시켜, 약 50 ㎚ 막두께를 갖도록 한다. 그후에, 제 3 광마스크를 사용하여 레지스트패턴을 형성시킨다. 도 66a 내지 도 66d 에 도시된 바와 같이, 레지스트패턴을 사용하여 노출시킨 ITO 막 (6) 을 습식 에칭방법 또는 건식 에칭방법으로 제거하고 제어전극 (6a) 를 형성시켜 소스전극 (5c) 과 연결한 다. 그후에, Cr 소스/드레인 금속층상에 ITO 막 또는 에칭 마스크의 소스/드레인 금속층을 사용하여, 채널구역내의 n+형 a-Si 층 (4b) 과 a-Si 층 (4a) 의 부분을 건식 에칭으로 제거하여, TFT 를 형성시킨다.
다음으로, 질화실리콘 (SiNx) 의 제 2 절연층 (7) 을 CVD 방법으로 증착시켜, 약 0.3 ㎛ 막두께를 갖도록 한다. 그후에, 제 4 마스크를 사용하여, 레지스트패턴을 형성시켜, 게이트단자 (2a), 드레인단자 (5a) 및 공통 커패시턴스라인단자내에 개구단면을 갖도록 한다. 따라서, 레지스트패턴을 사용하여 노출시킨 제 2 절연막 7 과 제 1 절연막 (3) 을 건식 에칭방법으로 제거시키고, 게이트단자 개구 (8a), 드레인단자 개구 (8b) 및 공통 커패시턴스라인 단자 개구 (8c) 를 도 67a 내지 도 67d 에 도시된 바와 같이 형성시킨다.
다음으로, 화소전극 (9) 용 ITO 막을 스퍼터링 방법으로 투명절연기판 (1) 의 전체표면상에 증착시켜, 약 50 ㎚ 막두께를 갖도록 한다. 그후에, 제 5 마스크를 사용하여 노출시킨 ITO 막을 습식 에칭방법 또는 건식 에칭방법으로 제거한다. 도 68a 내지 도 68d 에 도시된 바와 같이, 화소전극 (9) 은 전기적으로 부동하는상태이고 제 2 절연막 (7) 을 통해서 제어전극 (6a) 상에 형성시킨다. 또한, 소정 형태의 화소개구 (11) 을 화소전극 (9) 내에 형성시킨다. 또한, 게이트단자 전극 (9a), 드레인단자전극 (9b) 및 공통 커패시터라인단자 전극 (9c) 을 게이트단자 개구 (8a), 드레인단자 개구 (8b) 및 공통 커패시턴스라인단자 개구 (8c) 내에 형성시킨다. 액정표시장치에서, 정전기적 파괴를 방지하기 위해 보 호 트랜지스터가 일반적으로 제공된다. 본 실시예의 제조방법에 있어서, 보호 트랜지스터내 게이트층 (17) 과 드레인층 (18) 을 연결시켜, 도 45a 에 도시된 연결구조를 갖도록 한다.
이러한 방법으로, 본 실시예에 따른, 유동 화소구조의 다중도메인 액정표시장치를 5개의 마스크를 사용하여 제조할 수 있다. 화소전극 (9) 은 제 2 절연막 (7) 과 제 1 절연막 (3) 을 통해서 제어전극 (6a) 과 공통 커패시턴스라인 (10) 각각과 함께 커패시턴스를 형성한다. 따라서, 각 화소의 TFT 로 제어전극 (6a) 를 제어하여, 제어전극 (6a) 과 화소전극 (9) 의 두 전극전위를 쉽게 제어할 수 있다.
본 실시예에서, 제어전극과 화소전극은 도에 도시된 형태를 가지고, Cr 은 게이트금속으로 사용되고 Cr 은 소스/드레인 전극 금속으로 사용된다. 그러나, 본 발명은 상기 실시예에 제한되지는 않는다. 만약 제어전극과 화소전극이 액정분자를 모아서 복수의 배향방향을 갖도록 할 수 있다면, 이것들은 어떤 형태를 갖는다. 또한, 만약 다른 재료가 게이트금속, 소스/드레인 전극금속과 제 1 및 제 2 절연막 등과 같은 특성을 가진다면, 이 재료가 사용될 수 있다. 예를 들어, Mo, Cr/Al, Mo/Al 이 게이트금속으로 사용될 수 있고, Mo 이 소스/드레인 전극금속으로 사용될 수 있다.
제 15 실시예
본 발명의 제 15 실시에에 따른 전기적으로 부동하는 화소 전극구조를 가진 다중도메인 액정표시장치의 제조방법은 도 63a 내지 도 66d 그리고 도 69a 내지 도 70d 를 참조하여 기재될 것이다. 도 63a 내지 도 66d 그리고 도 69a 내지 도 70d 는 다중도메인 액정표시장치의 활성 매트릭스기판의 제조방법을 도시하는 도이다. 도 63a, 64a, 65a, 66a, 69a 및 70a 은 한 화소의 평면도이다. 도 63b, 64b, 65b, 66b, 69b 및 70b 각각은 평면도의 A-A'선을 따라자른 TFT 부의 단면도이다. 도 63c, 64c, 65c, 66c, 69c 및 70c 각각은 평면도 B-B'선을 따라자른 게이트단자부의 단면도이다. 도 63d, 64d, 65d, 66d, 69d 및 70d 각각은 평면도 C-C'선을 따라자른 드레인단자부의 단면도이다.
제 15 실시예에 따른 유동 화소 전극구조를 가진 다중도메인 액정표시장치는 부의 유전율 이방성을 가진 액정분자가 수직방향을 나타내는 VA 모드의 액정표시장치이다. 열방향으로 확장된 게이트 버스라인 (2) 과 칼럼방향으로 확장된 드레인 버스라인 (5) 둘러싸인 각 화소에, 화소 트랜지스터, 화소전극 (9) 및 제어전극 (6a) 를 제공한다. 박막 트랜지스터 (TFT) 는 저부 게이트 구조를 갖고, 활성층은 비정질실리콘 (a-Si) 또는 폴리실리콘으로 형성된다. 화소전극 (9) 는 전기적으로 부동하는상태이다. 또한, 화소전극 (9) 을 형성시켜, 제 1 절연막 3 과 제 2 절연막 (7) 을 통해서 제어전극 (6a) 과 공통 커패시턴스라인 (10) 과 함께 소정 커플링 커패시턴스를 갖도록 한다. 대향전극은 대향기판상에 형성된다. TFT 기판과 대향기판은 소정 거리에서 지지되고, 액정이 이 기판 사이에 삽입된다.
전기적으로 부동하는 화소 전극구조의 다중도메인 액정표시장치의 제조방법을 기재할 것이다.
우선, Cr 층과 CrN 층을 스퍼터링 방법으로 유리의 투명절연기판 (1) 상에 증착시켜, 도 63a 내지 도 63d 에 도시된 바와 같이, 약 200 ㎚ 와 약 100 ㎚ 의 막두께를 갖도록 한다. 그후에, 제 1 광마스크를 사용하여, 레지스트패턴을 게이트 버스라인 (2), 게이트단자 (2a) 및 공통 커패시턴스라인 (10) 용 구역내에 형성시킨다. 그리고, 레지스트패턴으로 다루지 못하는 Cr 층을 습식 에칭으로 제거한다.
다음으로, 질화실리콘 (SiNx) 의 제 1 절연막 (3) 을 CVD 방법으로 전체 투명절연기판 (1) 에 증착시켜, 도 64a 내지 도 64d 에 도시된 바와 같이, 약 0.4 ㎛ 막두께를 갖도록 한다. 결과적으로, a-Si 층 (4a) 과 n+형 a-Si (4b) 를 스퍼터링 방법을 사용하여 반도체 층으로 증착시켜, 약 0.3 ㎛ 와 50 ㎚ 각각의 막두께를 갖도록 한다. 따라서, Cr 금속층을 증착시켜, 소스/드레인 전극이 약 200 ㎚ 막두께를 갖도록 한다. 그후에, 레지스트패턴을 드레인단자 (5a) 와 소스/드레인 전극 (5b 및 5c) 를 포함하는 화소 트랜지스터의 반도체층용 구역 그리고 제 2 광마스크를 사용하는 드레인 버스라인 (5) 용 구역내에 형성시킨다. 더욱이, 레지스트패턴을 사용하여 노출시킨 Cr 층을 습식 에칭방법으로 제거하고, 노출시킨 n+형 a-Si (4b) 와 a-Si (4a) 를 건식 에칭방법으로 제거한다. 이번에, 레지스트패턴을 드레인단자 (5a) 와 소스/드레인 전극 (5b 및 5c) 용 구역내 그리고 상술된 하프톤 노출방법으로 드레인 버스라인 (5) 용 구역내에 두껍게 형성시켜, 약 2 ㎛ 막두께를 갖도록 한다. 또한, 화소 트랜지스터의 채널용 구역에, 레지 스트패턴을 얇게 형성시켜, 약 1 ㎛ 막두께를 갖도록 한다.
다음으로, 레지스트패턴의 얇은 부분을 산소가스를 사용하여 회 방법으로 제거한다. Cr 금속층의 부분을 습식 에칭방법과 건식 에칭방법으로 제거시켜, 마스크 등의 레지스트패턴의 두꺼운 부분을 사용하여 화소 트랜지스터의 채널구역을 형성시킨다. 레지스트패턴이 벗겨졌을 때, 도 65a 내지 65d 에 도시된 구조를 얻을 수 있다.
다음으로, ITO 의 투명도전막 (6) 을 스퍼터링 방법으로 투명절연기판의 전면에 증착시켜, 약 50 ㎚ 의 막두께를 갖도록 한다. 그후에, 제 3 광마스크를 사용하여 레지스트패턴을 형성시킨다. 도 66a 내지 도 66d 에 도시된 바와 같이, 레지스트패턴을 사용하여 노출시킨 ITO 막 (6) 을 습식 에칭방법 또는 건식 에칭방법으로 제거하고, 제어전극 (6a) 을 형성시켜 소스전극 (5c) 과 연결시킨다. 그후에, Cr 소스/드레인 금속층상에 ITO 막 또는 에칭 마스크같은 소스/드레인 금속층을 사용하여, 채널구역내의 n+형 a-Si 층 (4b) 과 a-Si 층 (4a) 부분을 건식에칭방법으로 제거시켜, TFT 를 형성시킨다.
다음으로, 질화실리콘 (SiNx) 의 제 2 절연막 (7) 을 CVD 방법으로 증착시켜, 약 0.3 ㎛ 막두께를 갖도록 한다. 다음에, 화소전극 (9) 용 ITO 막을 스퍼터링 방법으로 증착시켜, 약 50 ㎚ 막두께를 갖도록 한다. 그후에, 제 4 마스크와 하프톤 노출방법을 사용하여, 두꺼운 레지스트패턴을 형성시켜, 도 69a 내지 도 69d 에 도시된 바와 같이, 화소 전극 구역용 ITO 막의 일부상에 약 2 ㎛ 막두께 를 갖도록 한다. 또한, 얇은 레지스트패턴을 화소전극구역이외의 구역에 형성시켜, 약 1 ㎛ 막두께를 갖도록 하고 게이트 단자 (2a) 와 드레인 단자 (5a) 의 개구단면을 갖도록 한다. 그다음, 게이트단자 (2a) 와 드레인단자 (5a) 용 개구를 건식 에칭방법으로 형성시킨다. 다음으로, 얇은 레지스트패턴을 산소 회 방법으로 제거시킨다. 그후에, 도 70a 내지 도 70d 에 도시된 바와 같이, 두꺼운 레지스트패턴이 미치지 않는 ITO 막을 에칭방법으로 제거하고, 화소전극 (9), 게이트단자 개구단면 (8a), 드레인단자 개구단면 (8b) 및 공통 커패시턴스라인 단자개구단면 (8c) 을 형성시킨다.
이런 방법으로, 본 실시예에서 따른, 유동 화소구조의 다중도메인 액정표시장치를 4개의 마스크를 사용하여 제조할 수 있다. 화소전극 (9) 은 제 2 절연막 (7) 과 제 1 절연막 (3) 을 통해서 제어전극 (6a) 과 공통 커패시턴스라인 (10) 각각과 함께 커패시턴스를 형성한다. 따라서, 각 화소의 TFT 로 제어전극 (6a) 를 제어함으로서, 제어전극 (6a) 과 화소전극 (9) 의 두 전극전위를 쉽게 제어할 수 있다.
또한, 제 12 내지 제 15 실시예의 제조방법에서, 액정표시장치는 4개 또는 5개의 마스크를 사용하여 제조하여, 공정의 수를 줄일 수 있다. 또한, 제어전극 형성방법에서, ITO 막을 드레인 버스라인상에 형성시키는 것은 중복 배선을 형성하게된다. 따라서, 드레인 버스라인의 돌출을 감소시켜 생산수율을 향상시킨다. 즉, 본 발명은 종래 예에 도시된 바와 같이, 화소전극이 제 2 절연막상에 형성된 종래 액정표시장치의 결점을 제거할 수 있다.
상술된 본 발명의 여러 실시예로, 2개 이상의 실시예는 모순없는 범위에서 결합될 수 있다. 또한, 제거전극과 화소전극의 커패시턴스를 제 1 및 제 2 절연막 (3 내지 7) 을 사용하여 형성시킨다. 그러나, 1개 이상의 제 1 및 제 2 절연막 (3 내지 7) 을 사용하여 형성시킨다.
상술된 바와 같이, 본 발명에 따른 액정표시장치는 박막트랜지스터가 게이트 버스라인과 드레인 버스라인의 교차점, 화소전극 그리고 박막트랜지스터 각각의 소스단자와 연결된 제어전극에 인접하여 제공된 다중도메인 액정표시장치이다. 화소전극은 제어전극이 제공된 제 2 절연막을 통해서 커패시턴스를 형성한다. 제어전극으로 인가시킨 전압을 커패시턴스를 통해서 화소전극에 적용시킨다. 드레인 버스라인을 박막트랜지스터의 반도체층, 소스/드레인 전극의 Cr 막 그리고 제어전극용 ITO 의 전극막을 포함하는 적층막으로 형성시킨다.
또한, 본 발명에 따른 액정표시장치에서, 화소를 칼럼방향 또는 드레인 버스라인 방향에서 쌍으로 형성시킨다. 쌍 화소용 버스라인을 화소사이의 중앙부분에 정렬시킨다. 공통 커패시턴스라인은 쌍의 한 화소과 한 화소의 외부화소로서 공통으로 사용된다. 이런 방법으로, 개구율을 향상시킨다.
또한, 박막트랜지스터는 칼럼방향에서 화소의 중앙선상에 제공된다. 드레인 전극은 어느 한면상이던지 대칭으로 확장된다. 따라서, 화소의 대칭성을 확보한다. 또한, 게이트 버스라인이 나오지 않도록 박막트랜지스터를 형성시켜, 역광영향을 없엔다.
또한, 본 발명에 따른, 액정표시장치에서, 부분적으로 소정 폭만큼 겹치도록 화소전극과 공통 커패시턴스라인을 형성시켜, 커패시턴스를 형성시킨다. 게이트 버스라인의 방향으로 정렬된 화소에서, 겹친부분에 따른 커패시턴스에 기초하여 게이트 신호의 전압강하를 보상하여, 피드스루 전압상수를 유지한다. 즉, 화소전극과 공통 커패시턴스라인을 형성시켜, 게이트단자에서의 거리에 따라 겹친 폭 또는 구역을 줄인다.
또한, 본 발명에 따른 액정표시장치는, 1개 이상의 더미 버스라인을 제공시켜, 화소를 2개의 버스라인 사이에 삽입한다. 더미 버스라인에 소정 전위를 가한다. 또한, 드레인 버스라인을 드레인 버스라인의 양단에 제공하여, 드레인 버스라인의 영향을 제거하도록 한다.
또한, ITO 막 또는 유기도전막등의 도전막을 편광판 또는 TFT 기판과 대향기판과 대향하는 기판측상의 편광판사이에 제공한다. 따라서, 외부 전기장의 영향과 충전을 방지할 수 있다.
이런 방법으로, 본 발명에서, 화소전극이 커패시턴스를 통해서 제어전극과 공통 커패시턴스라인과 연결되는 유동 화소구조를 가진 다중도메인 액정표시장치는 더 적은 공정수로도 제조할 수 있다. 본 발명에서, a-Si 층과 n+형 a-Si 층의 반도체층을 증착시킨후, 소스/드레인 금속층을 증착시킨다. 제어전극을 형성시키는 경우에 레지스트패턴을 사용하여 이 층을 에칭시킨다. 또한, 제 2 절연막을 증착시킨 후에, 화소전극막을 증착시키고, 단자개구를 형성시킨다. 1개의 하프톤 마스크를 사용하여 단자개구용 구역과 화소전극구역이외의 구역을 에칭시킨다.
또한, 본 발명에서, 화소전극과 제어전극을 올바른 크기로 형성시킨다. 이런 목적으로, 마스크등의 레지스트패턴을 사용하여 ITO 막을 바로 에칭시키는 대신에, Cr 도전막을 ITO 막상에 형성시키고, 도전막을 마스크등의 레지스트패턴을 사용하여 에칭시키고, ITO 막을 마스크등의 에칭된 도전막을 사용하여 에칭시킨다. 다른 방법으로, ITO 막을 레지스트패턴을 사용하여 습식에칭시키고, 도전막을 에칭된 ITO 막의 수직부분 주위에 형성시킨다. 그렇지 않다면, 제어전극 또는 화소전극의 구역용 외부경계에 도전막이 전에 형성되어 있어서, ITO 막을 증착시킨다.
또한, 공통 커패시턴스라인을 2개의 화소사이에 정렬시키고 2개의 화소에 공통으로 사용된다. 따라서, 배선구역을 감소시켜 개구율을 증가시킨다.
또한, 본 발명에서, 표시는 전체패널상에 균일하게 만들어 질 수 있다. 이런 목적으로, 박막트랜지스터를 칼럼방향으로 화소의 대칭선상에 형성시킨다. 또한, 더미 버스라인을 제공하여, 각 화소을 2개의 드레인 버스라인 도는 드레인 버스라인과 더미 버스라인의 한 세트사이에 삽입한다. 이런 방법으로, 화소의 대칭성을 고정시켜, 소스/드레인 전극의 전위영향과 드레인 버스라인의 전위영향을 대칭으로 만들어질 수 있도록 한다. 덧붙여, 화소전극과 공통 커패시턴스라인사이에 겹친 폭 또는 구역을 조정하여, 게이트신호단자에서의 거리에 따라 더 작게 한다. 또한, 드레인단자를 드레인 버스라인의 양단에 제공한다. 따라서, 버스라인의 전압강하와 신호지연의 영향을 방지한다.
또한, 본 발명에 있어서, 도전층을 TFT 기판의 외부측상에 제공하여, 정전기적 대전의 영향과 외부전기장의 영향을 방지한다.

Claims (87)

  1. 액정 디스플레이 장치에 있어서,
    제 1 기판;
    제 2 기판; 및
    상기 제 1 기판과 상기 제 2 기판사이에 개재된 액정층을 포함하고,
    상기 제 1 기판은, 상기 제 2 기판과 대향하는 표면 상에
    로우 방향으로 연장하는 다수의 게이트 버스 라인들;
    칼럼 방향으로 연장하는 다수의 드레인 버스 라인들; 및
    매트릭스에 배치된 다수의 화소들을 구비하며,
    상기 다수의 화소들의 각각은
    상기 화소와 연관된 상기 다수의 게이트 버스 라인들중 하나의 게이트 버스 라인의 일부;
    상기 화소와 연관된 상기 다수의 드레인 버스 라인들중 하나의 드레인 버스 라인의 일부;
    상기 화소와 연관된 커패시턴스 라인의 일부;
    소스, 및 상기 연관된 드레인 버스 라인과 연결된 드레인을 갖는 화소 트랜지스터;
    상기 소스와 연결되며 상기 화소 영역의 적어도 일부에 형성되는 제어 전극; 및
    제 1 절연막 및 제 2 절연막중 하나 이상의 절연막을 통하여 상기 커패시턴스 라인의 일부 및 상기 제어 전극을 커버하도록 형성되며, 전기적으로 부동하는 상태에 있는 화소 전극을 구비하는 것을 특징으로 하는 액정 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 화소에서, 제 1 커패시턴스는 상기 화소 전극 및 상기 제어 전극으로부터 형성되며, 제 2 커패시턴스는 상기 화소 전극 및 상기 커패시턴스 라인으로부터 형성되며,
    상기 연관된 게이트 버스 라인과 연관된 상기 화소들의 로우에서, 상기 연관된 게이트 버스 라인의 게이트 신호 공급 단자로부터의 거리에 의존하는 상기 제 2 커패시턴스들은 서로 다른 것을 특징으로 하는 액정 디스플레이 장치.
  3. 제 2 항에 있어서,
    상기 화소들의 로우에서, 상기 제 1 커패시턴스들 및 상기 제 2 커패시턴스들중 하나 이상의 커패시턴스가 상기 게이트 신호 공급 단자로부터의 게이트 신호의 전압 강하를 보상하여 상기 화소 트랜지스터의 피드스루 (feed-through) 전압을 일정하게 유지하도록 변경되는 것을 특징으로 하는 액정 디스플레이 장치.
  4. 제 2 항에 있어서,
    상기 화소들의 로우에서 상기 제 2 커패시턴스는 상기 게이트 신호 공급 단 자로부터의 거리에 의존하여 감소되는 것을 특징으로 하는 액정 디스플레이 장치.
  5. 제 2 항에 있어서,
    상기 커패시턴스 라인부와 중첩하는 상기 화소 전극의 영역은 상기 화소들의 로우에서 상기 게이트 신호 공급 단자로부터의 거리에 의존하여 감소되는 것을 특징으로 하는 액정 디스플레이 장치.
  6. 제 1 항에 있어서,
    상기 제어 전극은,
    도전층; 및
    상기 도전층의 주변부에 형성된 경계층 (bordering layer) 을 포함하는 것을 특징으로 하는 액정 디스플레이 장치.
  7. 제 1 항에 있어서,
    상기 화소들 사이에서 상기 칼럼 방향에 인접한 화소들은 상기 로우 방향으로 연장하는 라인에 대하여 대칭적인 것을 특징으로 하는 액정 디스플레이 장치.
  8. 제 7 항에 있어서,
    상기 연관된 게이트 버스 라인부는 상기 인접한 화소들의 상부 화소의 하부 부분에 제공되며, 상기 연관된 게이트 버스 라인부는 상기 인접한 화소들의 하부 화소의 상부 부분에 제공되는 것을 특징으로 하는 액정 디스플레이 장치.
  9. 제 7 항에 있어서,
    상기 커패시턴스 라인부는 상기 인접한 화소들의 상부 화소의 상부 부분에 제공되며, 상기 커패시턴스 라인부는 상기 인접한 화소들의 하부 화소의 하부 부분에 제공되는 것을 특징으로 하는 액정 디스플레이 장치.
  10. 제 8 항에 있어서,
    상기 연관된 드레인 버스 라인은 상기 상부 화소의 상기 하부 부분에 형성된 상기 연관된 게이트 버스 라인부와 상기 하부 화소의 상기 상부 부분에 형성된 상기 연관된 게이트 버스 라인부 사이에서, 상기 로우 방향으로 연장하는 2 개의 드레인 라인들을 가지며,
    상기 상부 및 하부 화소들의 상기 화소 트랜지스터들은 각각 상기 2 개의 드레인들에 연결되도록 형성되는 것을 특징으로 하는 액정 디스플레이 장치.
  11. 제 10 항에 있어서,
    상기 2 개의 드레인 라인들은 상기 로우 방향으로 인접한 상기 화소들과 연관된 상기 드레인 버스 라인을 향하여 연장하는 것을 특징으로 하는 액정 디스플레이 장치.
  12. 제 1 항에 있어서,
    상기 다수의 화소들 각각은 상기 연관된 드레인 버스 라인부를 제외하고 상기 칼럼 방향으로 연장하는 화소의 중심 라인에 대하여 대칭적인 것을 특징으로 하는 액정 디스플레이 장치.
  13. 제 1 항에 있어서,
    상기 다수의 화소들 각각의 상기 화소 트랜지스터는 상기 화소 트랜지스터가 상기 연관된 게이트 버스 라인부로부터 밀려 나오지 않도록 형성되는 것을 특징으로 하는 액정 디스플레이 장치.
  14. 제 1 항에 있어서,
    상기 로우 방향의 상기 화소들의 최좌측 칼럼의 왼쪽 부분 및 상기 화소들의 최우측 칼럼의 오른쪽 부분중 하나 이상의 부분이 제공된 하나 이상의 더미 라인을 더 포함하는 것을 특징으로 하는 액정 디스플레이 장치.
  15. 제 14 항에 있어서,
    상기 더미 라인에는 상기 커패시턴스 라인의 전위와 동일한 전위, 상기 다수의 드레인 버스 라인들중 인접한 라인의 전위와 동일한 전위, 상기 다수의 드레인 버스 라인들에서 상기 연관된 드레인 버스 라인에 대향하는 하나의 드레인 버스 라인의 전위와 동일한 전위, 및 상기 다수의 드레인 버스 라인들의 평균 전위중 어느 한쪽이 인가되는 것을 특징으로 하는 액정 디스플레이 장치.
  16. 제 1 항에 있어서,
    상기 제 2 기판의 대향측 상의 상기 제 1 기판의 표면 상에 또는 그 위에 제공되는 도전막을 더 포함하는 것을 특징으로 하는 액정 디스플레이 장치.
  17. 제 1 항에 있어서,
    상기 화소 전극은 개구부를 가지는 것을 특징으로 하는 액정 디스플레이 장치.
  18. 제 1 항 내지 제 17 항중 어느 한 항에 있어서,
    상기 화소 트랜지스터는,
    상기 연관된 게이트 버스 라인;
    상기 연관된 게이트 버스 라인을 커버하도록 형성된 제 1 절연막;
    상기 제 1 절연막상에 형성된 반도체층;
    상기 반도체층상에 형성된 드레인 컨택트층 및 소스 컨택트층; 및
    상기 드레인 컨택트층에 연결된 드레인 전극 및 상기 소스 컨택트층에 연결된 소스 전극을 포함하는 것을 특징으로 하는 액정 디스플레이 장치.
  19. 제 18 항에 있어서,
    상기 다수의 드레인 버스 라인들 각각은 상기 화소 트랜지스터의 상기 드레인 전극 또는 상기 소스 전극의 재료와 동일한 재료로 형성된 금속막 및 상기 제어 전극의 재료와 동일한 재료로 형성된 도전막으로 구성된 적층막인 것을 특징으로 하는 액정 디스플레이 장치.
  20. 제 18 항에 있어서,
    상기 다수의 드레인 버스 라인들 각각은 상기 반도체층의 재료와 동일한 재료로 형성된 반도체층, 상기 화소 트랜지스터의 상기 소스 전극 및 상기 드레인 전극의 재료와 동일한 재료로 형성된 금속막, 및 상기 제어 전극의 재료와 동일한 재료로 형성된 도전막으로 구성된 적층막인 것을 특징으로 하는 액정 디스플레이 장치.
  21. 제 1 항 내지 제 17 항중 어느 한 항에 있어서,
    상기 화소 트랜지스터는,
    상기 제 2 기판의 상기 대향면인 상기 제 1 기판의 상기 제 1 절연막상에 형성되는 소스 전극 및 드레인 전극;
    상기 절연막 부분, 상기 소스 전극, 및 상기 드레인 전극상에 형성된 반도체층;
    상기 반도체층상에 형성된 제 3 절연막;
    상기 제 3 절연막상에 형성된 상기 게이트 전극; 및
    상기 제 1 기판 및 상기 제 1 절연막사이에 제공되는 차광막을 포함하는 것을 특징으로 하는 액정 디스플레이 장치.
  22. 제 21 항에 있어서,
    상기 연관된 버스 라인은,
    상기 반도체층의 재료와 동일한 재료로 형성된 반도체층;
    상기 제 3 절연막의 재료와 동일한 재료로 형성된 절연막; 및
    상기 게이트 전극의 재료와 동일한 재료로 형성된 도전막을 구비하는 적층막을 포함하는 것을 특징으로 하는 액정 디스플레이 장치.
  23. 제 21 항에 있어서,
    상기 소스 전극은 상기 제어 전극의 일부인 것을 특징으로 하는 액정 디스플레이 장치.
  24. 제 18 항에 있어서,
    상기 제어 전극 및 상기 화소 전극의 각각은 투명한 도전막으로 형성되며,
    상기 소스 전극 및 상기 드레인 전극의 각각은 고용융점 금속막으로 형성되는 것을 특징으로 하는 액정 디스플레이 장치.
  25. 제 24 항에 있어서,
    상기 고용융점 금속은 Cr, Mo 로 구성된 그룹으로부터 선택된 재료 및 주요성분으로서 Cr, Mo 중 하나 이상을 포함하는 합금인 것을 특징으로 하는 액정 디스플레이 장치.
  26. 제 1 항 내지 제 17 항중 어느 한 항에 있어서,
    드레인 단자는 상기 다수의 드레인 버스 라인들의 각 단부에 형성되는 것을 특징으로 하는 액정 디스플레이 장치.
  27. 다수의 화소들이 칼럼 방향 및 로우 방향으로 매트릭스에 배치되는 액정 디스플레이 장치의 제조 방법에 있어서,
    (a) 기판상에 다수의 게이트 버스 라인들 및 다수의 커패시턴스 라인들을 형성하는 단계;
    (b) 적어도 상기 기판 및 상기 다수의 게이트 버스 라인들을 커버하도록 제 1 절연막을 형성하는 단계;
    (c) 상기 제 1 절연막상에 다수의 드레인 버스 라인들을 형성하는 단계;
    (d) 상기 다수의 화소들 각각의 영역에서, 상기 제 1 절연막을 통하여 상기 다수의 게이트 버스 라인들중 연관된 게이트 버스 라인 상에 소스 및 드레인을 갖는 화소 트랜지스터를 형성하는 단계로서, 상기 화소 트랜지스터의 상기 드레인은 상기 다수의 드레인 버스 라인들중 연관된 드레인 버스 라인과 연결되는 상기 화소 트랜지스터의 형성 단계;
    (e) 상기 화소 영역의 일부에, 상기 화소 트랜지스터의 상기 소스와 연결되는 제어 전극을 형성하는 단계;
    (f) 적어도 상기 제 1 절연막, 상기 화소 트랜지스터, 및 상기 다수의 드레인 버스 라인들을 커버하도록 제 2 절연막을 형성하는 단계; 및
    (g) 상기 화소 영역에, 상기 제 1 절연막 및 상기 제 2 절연막중 하나 이상을 통하여 상기 커패시턴스 라인의 일부 및 상기 제어 전극을 커버하도록 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  28. 제 27 항에 있어서,
    상기 (d) 단계는,
    (h) 상기 제 1 절연막을 통하여 상기 연관된 게이트 버스 라인상에 반도체층 및 컨택트층을 형성하는 단계;
    (i) 상기 화소 트랜지스터의 영역에 기초하여 상기 반도체층 및 상기 컨택트층을 아일랜드 형상으로 패턴화하는 단계;
    (j) 상기 컨택트층 및 상기 반도체층을 커버하도록 전극층을 형성하는 단계; 및
    (k) 소스 및 드레인을 형성하도록 상기 전극층을 에칭하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  29. 제 28 항에 있어서,
    상기 제어 전극을 형성하는 상기 (e) 단계는 상기 (k) 단계에 이어서 수행되 는 것을 특징으로 하는 제조 방법.
  30. 제 27 항에 있어서,
    상기 드레인 버스 라인을 형성하는 상기 (c) 단계는,
    상기 (j) 단계와 동시에 상기 제 1 절연막상에 제 1 도전막을 형성하는 단계; 및
    상기 제어 전극을 형성하는 상기 (e) 단계와 동시에 상기 제 1 도전층상에 또는 상기 제 1 도전층을 커버하도록 제 2 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  31. 제 27 항에 있어서,
    상기 (d) 단계는,
    (l) 상기 제 1 절연막을 통하여 상기 연관된 게이트 버스 라인상에 반도체층, 컨택트층 및 전극층을 순차적으로 증착하는 단계;
    (m) 상기 화소 트랜지스터의 영역에 기초하여 상기 반도체층, 상기 컨택트층 및 상기 전극층을 아일랜드 형상으로 패턴화하는 단계;
    (n) 상기 전극층, 상기 컨택트층 및 상기 반도체층을 커버하도록 제어 전극막을 증착하는 단계; 및
    (o) 상기 제어 전극막 , 상기 전극층 및 상기 컨택트층을 에칭하고, 소스 컨택트층, 상기 소스 컨택트층상의 하부 소스 전극, 및 상기 하부 소스 전극상의 상 부 소스 전극으로 구성된 소스 전극 그리고 드레인 컨택트층, 상기 드레인 컨택트층상의 하부 드레인 전극, 및 상기 하부 드레인 전극상의 상부 드레인 전극으로 구성된 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  32. 제 31 항에 있어서,
    상기 제어 전극을 형성하는 상기 (e) 단계는 상기 (n) 단계 및 상기 (o) 단계와 동시에 수행되는 것을 특징으로 하는 제조 방법.
  33. 제 27 항에 있어서,
    상기 드레인 버스 라인을 형성하는 상기 (c) 단계는,
    상기 (m) 단계와 동시에 상기 반도체층, 상기 컨택트층, 및 상기 전극층으로 구성된 제 1 적층막을 패턴화하는 단계; 및
    상기 (n) 단계 및 상기 (o) 단계와 동시에, 상기 제 1 적층막위에 또는 상기 제 1 적층막을 커버하도록 제 1 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  34. 제 31 항에 있어서,
    상기 (m) 단계는,
    상기 각각의 화소 영역에서, 상기 반도체층, 상기 컨택트층, 상기 전극층, 및 상기 제 1 절연막을 패턴화하는 단계를 포함하며,
    상기 (n) 단계는,
    상기 전극층 및 상기 기판을 커버하도록 상기 제어 전극막을 증착하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  35. 제 27 항에 있어서,
    상기 (d) 단계는,
    (p) 상기 제 1 절연막을 통하여 상기 게이트 버스 라인상에 제 1 적층막으로서 반도체층, 컨택트층, 및 전극층을 순차적으로 증착하는 단계;
    (q) 소스 전극 및 드레인 전극을 형성하도록 레지스트 패턴을 사용하여 상기 전극층을 패턴화하는 단계;
    (r) 유기 용제를 사용하여 상기 레지스트 패턴을 변형시키는 단계; 및
    (s) 상기 변형된 레지스트 패턴을 사용하여 상기 화소 트랜지스터의 영역에 대하여 상기 컨택트층 및 상기 반도체층을 아일랜드 형상으로 패턴화하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  36. 제 35 항에 있어서,
    상기 제어 전극을 형성하는 상기 (e) 단계는 상기 (s) 단계에 이어서 수행되는 것을 특징으로 하는 제조 방법.
  37. 제 35 항에 있어서,
    상기 드레인 버스 라인을 형성하는 상기 (c) 단계는,
    상기 (q) 단계와 동시에 상기 제 1 적층막을 패턴화하는 단계; 및
    상기 (e) 단계와 동시에 상기 제 1 적층막위에 또는 상기 제 1 적층막을 커버하도록 제 2 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법
  38. 제 27 항에 있어서,
    상기 (d) 단계는,
    (t) 상기 제 1 절연막을 통하여 상기 게이트 버스 라인상에 제 1 적층막으로서 반도체층, 컨택트층, 및 전극층을 순차적으로 증착하는 단계;
    (u) 노광량의 적분치를 변경시킴으로써 두꺼운 부분과 얇은 부분을 가지는 레지스트층을 상기 전극층상에 형성하는 단계;
    (v) 상기 레지스트 패턴을 사용하여 상기 전극층, 상기 컨택트층, 및 상기 반도체층을 아일랜드 형상으로 패턴화하는 단계; 및
    (w) 상기 레지스트층의 상기 얇은 부분을 애싱 공정(ashing process)에 의해 제거한 후, 상기 레지스트층의 상기 두꺼운 부분을 사용하여 상기 화소 트랜지스터의 채널 영역의 상기 전극층을 제거하여 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  39. 제 27 항에 있어서,
    상기 제어 전극을 형성하는 상기 (e) 단계는 상기 (w) 단계에 이어서 수행되 는 것을 특징으로 하는 제조 방법.
  40. 제 35 항에 있어서,
    상기 드레인 버스 라인을 형성하는 상기 (c) 단계는,
    상기 (v) 단계와 동시에 상기 제 1 적층막을 패턴화하는 단계; 및
    상기 (e) 단계와 동시에 상기 제 1 적층막위에 또는 상기 제 1 적층막을 커버하도록 제 2 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  41. 제 27 항에 있어서,
    상기 제어 전극을 형성하는 상기 (g) 단계는,
    화소 전극막을 증착하는 단계;
    노광량의 적분치를 변경시킴으로써, 두꺼운 부분 및 얇은 부분을 가지는 레지스트층을 상기 화소 전극막상에 형성하는 단계;
    상기 레지스트층을 사용하여 소정 영역의 상기 화소 전극막, 상기 제 2 절연막 또는 상기 제 2 절연막과 상기 제 1 절연막의 세트를 순차적으로 제거하는 단계;
    애싱 공정에 의해 상기 레지스트층의 얇은 부분을 제거하는 단계; 및
    상기 레지스트층의 두꺼운 부분을 사용하여 상기 화소전극막을 패턴화함으로써 상기 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  42. 제 27 항에 있어서,
    상기 제어 전극을 형성하는 상기 (e) 단계는,
    제어 전극막을 증착하는 단계;
    상기 제어 전극막상에 도전막을 증착하는 단계;
    레지스트 패턴을 사용하여 상기 도전막을 패턴화하는 단계; 및
    마스크로서 상기 패턴화된 도전막을 사용하여 상기 제어 전극막을 패턴화하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  43. 제 27 항에 있어서,
    상기 (e) 단계는,
    제어 전극막을 증착하는 단계;
    상기 제어 전극막을 패턴화하는 단계; 및
    상기 패턴화된 제어 전극막의 주변부에 도전막을 형성하여 상기 제어 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  44. 제 27 항에 있어서,
    상기 (e) 단계는,
    도전막을 증착하는 단계;
    루프를 가지도록 상기 도전막을 패턴화하는 단계;
    상기 패턴화된 도전막상에 제어 전극막을 증착하는 단계; 및
    상기 제어 전극막의 에지 부분이 상기 패턴화된 도전막상에 있도록 상기 제어 전극막을 패턴화하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  45. 제 27 항에 있어서,
    상기 화소 전극을 형성하는 상기 (g) 단계는,
    화소 전극막을 증착하는 단계;
    상기 화소 전극막상에 도전막을 증착하는 단계;
    레지스트 패턴을 사용하여 상기 도전막을 패턴화하는 단계; 및
    상기 패턴화된 도전막을 사용하여 상기 화소 전극막을 패턴화하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  46. 제 27 항에 있어서,
    상기 화소 전극을 형성하는 상기 (g) 단계는,
    화소 전극막을 증착하는 단계;
    상기 화소 전극막을 패턴화하는 단계; 및
    상기 패턴화된 화소 전극막의 주변부에 도전막을 형성하여 상기 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  47. 제 27 항에 있어서,
    상기 화소 전극을 형성하는 상기 (g) 단계는,
    도전막을 증착하는 단계;
    루프를 가지도록 상기 도전막을 패턴화하는 단계;
    상기 패턴화된 도전막상에 화소 전극막을 증착하는 단계; 및
    상기 패턴화된 화소 전극막의 에지 부분이 상기 패턴화된 도전막상에 있도록 상기 제어 전극막을 패턴화하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  48. 제 27 항 내지 제 47 항중 어느 한 항에 있어서,
    상기 각각의 화소에서, 제 1 커패시턴스는 상기 화소 전극 및 상기 제어 전극으로부터 형성되고, 제 2 커패시턴스는 상기 화소 전극 및 상기 커패시턴스 라인으로부터 형성하며,
    상기 화소 전극을 형성하는 상기 (g) 단계는,
    상기 연관된 게이트 버스 라인과 연관된 상기 화소들의 로우에서, 상기 연관된 게이트 버스 라인과 연결된 게이트 신호 공급 단자로부터의 거리에 의존하여, 상기 제 2 커패시턴스들이 서로 다르게 되도록 상기 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  49. 제 48 항에 있어서,
    상기 화소 전극을 형성하는 상기 (g) 단계는,
    연관된 상기 화소들의 로우에서, 상기 연관된 게이트 버스 라인에 연결된 게이트 신호 공급 단자로부터의 거리에 의존하여, 상기 제 2 커패시턴스들이 감소하 도록 상기 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  50. 제 48 항에 있어서,
    상기 화소 전극을 형성하는 상기 (g) 단계는,
    상기 게이트 신호 공급 단자로부터의 거리에 의존하여 상기 화소 전극 및 상기 커패시턴스 라인 부분중 중첩되는 영역이 감소하도록 상기 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  51. 제 27 항 내지 제 47 항중 어느 한 항에 있어서,
    상기 화소는, 상기 칼럼 방향으로 인접한 화소들이 상기 화소들사이에서 상기 로우 방향으로 연장하는 라인에 대하여 대칭되도록 형성되는 것을 특징으로 하는 제조 방법.
  52. 제 51 항에 있어서,
    상기 연관된 게이트 버스 라인부는 상기 인접한 화소들의 상부 화소의 하부 부분에 제공되며, 상기 연관된 게이트 버스 라인부는 상기 인접한 화소들의 하부 화소의 상부 부분에 제공되는 것을 특징으로 하는 제조 방법.
  53. 제 51 항에 있어서,
    상기 커패시턴스 라인부는 상기 인접한 화소들의 상부 화소의 상부 부분에 제공되며, 상기 커패시턴스 라인부는 상기 인접한 화소들의 하부 화소의 하부 부분에 제공되는 것을 특징으로 하는 제조 방법.
  54. 제 52 항에 있어서,
    상기 드레인 버스 라인을 형성하는 상기 단계는,
    상기 상부 화소의 상기 하부 부분에 형성된 상기 연관된 게이트 버스 라인부와 상기 하부 화소의 상기 상부 부분에 형성된 상기 연관된 게이트 버스 라인부사이에 상기 로우 방향으로 연장하는 2 개의 드레인 라인을 형성하는 단계를 포함하고,
    상기 상부 및 하부 화소들의 상기 화소 트랜지스터들은 각각 상기 2 개의 드레인 라인들에 연결되도록 형성되는 것을 특징으로 하는 제조 방법.
  55. 제 54 항에 있어서,
    상기 2 개의 드레인 라인들은 상기 로우 방향에 인접한 상기 화소들과 연관되는 상기 드레인 버스 라인을 향하여 연장되도록 형성되는 것을 특징으로 하는 제조 방법.
  56. 제 27 항 내지 제 47 항중 어느 한 항에 있어서,
    상기 다수의 화소들 각각은 상기 연관된 드레인 버스 라인부를 제외하고, 상기 칼럼 방향으로 연장하는 화소의 중심선에 대하여 대칭되도록 형성되는 것을 특 징으로 하는 제조 방법.
  57. 제 27 항 내지 제 47 항중 어느 한 항에 있어서,
    상기 다수의 화소들 각각의 상기 화소 트랜지스터는 상기 화소 트랜지스터가 상기 연관된 게이트 버스 라인부로부터 밀려나오지 않도록 형성되는 것을 특징으로 하는 제조 방법.
  58. 제 27 항 내지 제 47 항중 어느 한 항에 있어서,
    상기 로우 방향의 상기 화소들의 최좌측 칼럼의 왼쪽 부분과 상기 화소들의 최우측 칼럼의 오른쪽 부분중 하나 이상에 대하여 하나 이상의 더미 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 제조 방법.
  59. 제 27 항 내지 제 47 항중 어느 한 항에 있어서,
    상기 제 2 기판의 대향측인 상기 제 1 기판의 표면에 또는 그 표면위에 도전막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 제조 방법.
  60. 제 27 항 내지 제 47 항중 어느 한 항에 있어서,
    상기 드레인 버스 라인을 형성하는 상기 단계는,
    상기 다수의 드레인 버스 라인들 각각의 양측단부들에 드레인 단자들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 제조 방법.
  61. 로우 방향 및 칼럼 방향으로 매트릭스에 다수의 화소들을 포함하는 액정 디스플레이 장치의 제조 방법에 있어서,
    (a) 기판상에 다수의 차광층들을 형성하는 단계;
    (b) 적어도 상기 기판과 상기 다수의 차광층들을 커버하도록 제 1 절연막을 형성하는 단계;
    (c) 다수의 드레인 버스 라인들을 형성하는 단계;
    (d) 상기 다수의 화소들 각각의 영역의 일부에 제어 전극을 형성하는 단계;
    (e) 상기 화소 영역에서, 상기 다수의 차광층들중 연관된 차광층 위에 화소 트랜지스터를 형성하는 단계로서, 상기 화소 트랜지스터는 상기 제어 전극에 연결된 소스, 상기 다수의 드레인 버스 라인들중 연관된 드레인 버스 라인과 연결된 드레인, 및 다수의 게이트 버스 라인들중 연관된 게이트 버스 라인을 포함하는 상기 화소 트랜지스터의 형성 단계;
    (f) 다수의 커패시턴스 라인들을 형성하는 단계;
    (g) 적어도 상기 제 1 절연막, 상기 화소 트랜지스터, 및 상기 다수의 게이트 버스 라인들을 커버하도록 제 2 절연막을 형성하는 단계;
    (h) 상기 화소 영역에서, 상기 제 1 절연막 및 상기 제 2 절연막 중 하나 이상의 절연막을 통하여 상기 제어 전극 및 상기 커패시턴스 라인의 일부를 커버하도록 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  62. 제 61 항에 있어서,
    상기 (e) 단계는,
    (i) 상기 제 1 절연막을 통하여 상기 연관된 차광층상에 소스 전극 및 드레인 전극을 형성하는 단계;
    (j) 5가 원소의 플라즈마 처리를 수행한 후에, 반도체층, 제 3 절연막, 전극층을 순차적으로 증착하는 단계;
    (k) 상기 전극층, 상기 제 3 절연막, 및 상기 반도체층을 패턴화하여 상기 다수의 게이트 버스 라인들을 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  63. 제 62 항에 있어서,
    상기 다수의 커패시턴스 라인들을 형성하는 상기 (f) 단계는 상기 (k) 단계와 동시에 수행되는 것을 특징으로 하는 제조 방법.
  64. 제 62 항에 있어서,
    상기 제어 전극을 형성하는 상기 (d) 단계는,
    상기 제어 전극 및 상기 소스 전극이 일체적으로 형성되도록 상기 (i) 단계와 동시에 수행되는 것을 특징으로 하는 제조 방법.
  65. 제 61 항에 있어서,
    상기 다수의 드레인 버스 라인들을 형성하는 상기 (c) 단계는,
    상기 (a) 단계와 동시에 수행되는 것을 특징으로 하는 제조 방법.
  66. 제 62 항에 있어서,
    상기 다수의 드레인 버스 라인들을 형성하는 상기 (c) 단계는 상기 (i) 단계와 동시에 수행되는 것을 특징으로 하는 제조 방법.
  67. 제 61 항 내지 제 66 항중 어느 한 항에 있어서,
    상기 제어 전극 및 상기 화소 전극의 각각은 투명한 도전막으로부터 형성되는 것을 특징으로 하는 제조 방법.
  68. 제 61 항 내지 제 66 항중 어느 한 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극의 각각은 고용융점 금속막으로부터 형성되는 것을 특징으로 하는 제조 방법.
  69. 제 61 항 내지 제 66 항중 어느 한 항에 있어서,
    상기 제어 전극을 형성하는 상기 (d) 단계는,
    제어 전극막을 증착하는 단계;
    상기 제어 전극막상에 도전막을 증착하는 단계;
    레지스트 패턴을 사용하여 상기 도전막을 패턴화하는 단계; 및
    마스크로서 상기 패턴화된 도전막을 사용하여 상기 제어 전극막을 패턴화하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  70. 제 61 항 내지 제 66 항중 어느 한 항에 있어서,
    상기 (d) 단계는,
    제어 전극막을 증착하는 단계;
    상기 제어 전극막을 패턴화하는 단계; 및
    상기 패턴화된 제어 전극의 주변부에 도전막을 형성하여 상기 제어 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  71. 제 61 항 내지 제 66 항중 어느 한 항에 있어서,
    상기 (d) 단계는,
    도전막을 증착하는 단계;
    루프를 가지도록 상기 도전막을 패턴화하는 단계;
    상기 패턴화된 도전막상에 제어 전극막을 증착하는 단계; 및
    상기 제어 전극막의 에지 부분이 상기 패턴화된 도전막상에 있도록 상기 제어 전극막을 패턴화하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  72. 제 61 항 내지 제 66 항중 어느 한 항에 있어서,
    상기 화소 전극을 형성하는 상기 (h) 단계는,
    화소 전극막을 증착하는 단계;
    상기 화소 전극막상에 도전막을 증착하는 단계;
    레지스트 패턴을 사용하여 상기 도전막을 패턴화하는 단계; 및
    상기 패턴화된 도전막을 사용하여 상기 화소 전극막을 패턴화하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  73. 제 61 항 내지 제 66 항중 어느 한 항에 있어서,
    상기 화소 전극을 형성하는 상기 (h) 단계는,
    화소 전극막을 증착하는 단계;
    상기 화소 전극막을 패턴화하는 단계; 및
    상기 패턴화된 화소 전극막의 주변부에 도전막을 형성하여 상기 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 제조 방법.
  74. 제 61 항 내지 제 66 항중 어느 한 항에 있어서,
    상기 화소 전극을 형성하는 상기 (h) 단계는,
    도전막을 증착하는 단계;
    루프를 가지도록 상기 도전막을 패턴화하는 단계;
    상기 패턴화된 도전막상에 화소 전극막을 증착하는 단계; 및
    상기 패턴화된 화소 전극막의 에지 부분이 상기 패턴화된 도전막상에 있도록 상기 제어 전극막을 패턴화하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  75. 제 61 항 내지 제 66 항중 어느 한 항에 있어서,
    상기 각각의 화소에서, 제 1 커패시턴스는 상기 화소 전극 및 상기 제어 전극으로부터 형성되고, 제 2 커패시턴스는 상기 화소 전극 및 상기 커패시턴스 라인으로부터 형성되며,
    상기 화소 전극을 형성하는 상기 (h) 단계는,
    상기 연관된 게이트 버스 라인에 연결된 게이트 신호 공급 단자로부터의 거리에 의존하여 상기 제 2 커패시턴스들이 서로 다르게 되도록, 상기 연관된 게이트 버스 라인과 연관된 상기 화소들의 로우에서 상기 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  76. 제 75 항에 있어서,
    상기 화소 전극을 형성하는 상기 (h) 단계는,
    연관된 상기 화소들의 로우에서 상기 연관된 게이트 버스 라인과 연결된 상기 게이트 신호 공급 단자로부터의 거리에 의존하여 상기 제 2 커패시턴스들이 감소하도록 상기 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  77. 제 75 항에 있어서,
    상기 화소 전극을 형성하는 상기 (h) 단계는,
    상기 게이트 신호 공급 단자로부터의 거리에 의존하여 상기 화소 전극 및 상기 커패시턴스 라인부중 중첩되는 영역이 감소하도록 상기 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  78. 제 61 항 내지 제 66 항중 어느 한 항에 있어서,
    상기 화소는, 상기 칼럼 방향으로 인접한 화소들이 상기 화소들사이에서 상기 로우 방향으로 연장하는 라인에 대하여 대칭되도록 형성되는 것을 특징으로 하는 제조 방법.
  79. 제 78 항에 있어서,
    상기 연관된 게이트 버스 라인부는 상기 인접한 화소들의 상부 화소의 하부 부분에 제공되며, 상기 연관된 게이트 버스 라인부는 상기 인접한 화소들의 하부 화소의 상부 부분에 제공되는 것을 특징으로 하는 제조 방법.
  80. 제 78 항에 있어서,
    상기 커패시턴스 라인부는 상기 인접한 화소들의 상부 화소의 상부 부분에 제공되며, 상기 커패시턴스 라인부는 상기 인접한 화소들의 하부 화소의 하부 부분에 제공되는 것을 특징으로 하는 제조 방법.
  81. 제 78 항에 있어서,
    상기 다수의 드레인 버스 라인들을 형성하는 상기 단계는,
    상기 상부 화소의 상기 하부 부분에 형성된 상기 연관된 게이트 버스 라인부와 상기 하부 화소의 상기 상부 부분에 형성된 상기 연관된 게이트 버스 라인부사이에 상기 로우 방향으로 연장하는 2 개의 드레인 라인들을 형성하는 단계를 포함하며,
    상기 상부 및 하부 화소들의 상기 화소 트랜지스터들은 각각 상기 2 개의 드레인 라인들과 연결되도록 형성되는 것을 특징으로 하는 제조 방법.
  82. 제 81 항에 있어서,
    상기 2 개의 드레인 라인들은 상기 로우 방향으로 인접한 상기 화소들과 연관되는 상기 드레인 버스 라인을 향하여 연장되도록 형성되는 것을 특징으로 하는 제조 방법.
  83. 제 61 항 내지 제 66 항중 어느 한 항에 있어서,
    상기 다수의 화소들 각각은 상기 연관된 드레인 버스 라인부를 제외하고 상기 칼럼 방향으로 연장하는 화소의 중심선에 대하여 대칭되도록 형성되는 것을 특징으로 하는 제조 방법.
  84. 제 61 항 내지 제 66 항중 어느 한 항에 있어서,
    상기 다수의 화소들 각각의 상기 화소 트랜지스터는 상기 화소 트랜지스터가 상기 연관된 게이트 버스 라인부로부터 밀려나오지 않도록 형성되는 것을 특징으로 하는 제조 방법.
  85. 제 61 항 내지 제 66 항중 어느 한 항에 있어서,
    상기 로우 방향의 상기 화소들의 최좌측 칼럼의 왼쪽 부분과 상기 화소들의 최우측 칼럼의 오른쪽 부분중 하나 이상에 대하여 하나 이상의 더미 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 제조 방법.
  86. 제 61 항 내지 제 66 항중 어느 한 항에 있어서,
    상기 제 2 기판의 대향측인 상기 제 1 기판의 표면에 또는 그 표면위에 도전막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 제조 방법.
  87. 제 61 항 내지 제 66 항중 어느 한 항에 있어서,
    상기 다수의 드레인 버스 라인들을 형성하는 상기 (c) 단계는,
    상기 다수의 드레인 버스 라인들 각각의 양측단부에 드레인 단자들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 제조 방법.
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