KR100599946B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 상부 금속층 표면에 하드 마스크 작용을 하는 제 1 산화막 및 감광막 패턴을 형성한 후 금속 배선 패턴을 형성한다. 이때, 상기 제 1 산화막 및 감광막 패턴의 이중 마스크를 사용하여 상기 감광막 패턴의 두께를 낮출 수 있으며, 상기 감광막 패턴과의 계면 반응이 금속에 비해 상대적으로 작은 산화막 상부에서 패터닝을 진행하기 때문에 미세한 패터닝이 가능하다. 또한, 상부 금속층 및 알루미늄층을 식각한 후 상기 금속 배선 패턴을 포함한 반도체 기판 전면에 제 2 산화막을 형성하고 전면 식각을 진행하여 상기 금속 배선 패턴에 스페이서를 형성한 후 상기 스페이서를 마스크로 상기 하부 금속층 및 소정 깊이의 반도체 기판을 식각하여 상기 알루미늄층의 측벽을 보호함으로써 측벽 깎임을 방지하는 기술을 나타낸다.
Description
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법을 도시한 단면도들.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 상부 금속층 표면에 하드 마스크 작용을 하는 제 1 산화막 및 감광막 패턴을 형성한 후 금속 배선 패턴을 형성한다. 이때, 상기 제 1 산화막 및 감광막 패턴의 이중 마스크를 사용하여 상기 감광막 패턴의 두께를 낮출 수 있으며, 상기 감광막 패턴과의 계면 반응이 금속에 비해 상대적으로 작은 산화막 상부에서 패터닝을 진행하기 때문에 미세한 패터닝이 가능하다. 또한, 상부 금속층 및 알루미늄층을 식각한 후 상기 금속 배선 패턴을 포함한 반도체 기판 전면에 제 2 산화막을 형성하고 전면 식각을 진행하여 상기 금속 배선 패턴에 스페이서를 형성한 후 상기 스페이서를 마스크로 상기 하부 금속층 및 소정 깊이의 반도체 기판을 식각하여 상기 알루미늄층의 측벽을 보호함으로써 측벽 깎임을 방지하는 기술을 나타낸다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법을 도시한 단면도 및 사진이다.
도 1a를 참조하면, 반도체 기판(10) 상부에 하부 금속층(20), 알루미늄층(30) 및 상부 금속층(40)을 순차적으로 형성하고, 상부 금속층(40) 상부에 감광막 패턴(50)을 형성한다. 여기서, 상기 하부 금속층(20) 및 상기 상부 금속층(40)은 티타늄(Ti) 및 티타늄 질화막(TiN)의 적층 구조로 형성되어 있다.
여기서, 하부 금속층(20) 및 상부 금속층(40)의 티타늄(Ti)은 접착막 역할을 수행하며, 알루미늄층(30)은 전기 신호를 전달하는 도전층 역할을 하며, 하부 금속층(20) 및 상부 금속층(40)의 티타늄 질화막(TiN)은 감광막 패터닝시 빛의 반사를 줄여주는 반사 방지막 역할을 한다. 이때, 감광막 패턴(50)은 후속 식각 공정을 진행하는 동안 마스크 역할을 수행함에 있어 충분히 두껍게 형성하는 것이 바람직하다.
도 1b를 참조하면, 감광막 패턴(50)을 마스크로 하부 금속층(20), 알루미늄층(30), 상부 금속층(40) 및 소정 깊이의 반도체 기판(10)을 식각하여 금속 배선을 형성한다.
이때, 활성화된 플라즈마를 사용하여 건식식각 공정을 수행함으로써 식각된 금속층의 측벽이 깎이는 현상이 발생하게 된다. 상기 측벽 깎임 현상이 더 심하지면 상기 금속 배선이 쓰러지거나 리프팅되는 경우도 발생하게 된다.
상술한 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법에서, 금속 배 선의 선폭이 작아지면서 감광막 패터닝 및 활성화된 플라즈마를 이용한 금속 배선 형성시 티타늄 질화막(TiN), 티타늄(Ti), 알루미늄 및 티타늄(Ti)의 서로 다른 식각 선택비로 인하여 상기 알루미늄층의 측벽이 깎이는 현상이 발생한다. 이러한 측벽 깎임(Sidewall Attack) 현상은 금속 배선의 집적도가 높아질수록 더 심하게 발생하는 문제점이 있다.
상기 문제점을 해결하기 위하여, 상부 금속층 표면에 하드 마스크 작용을 하는 제 1 산화막 및 감광막 패턴을 형성한 후 금속 배선 패턴을 형성한다. 이때, 상기 제 1 산화막 및 감광막 패턴의 이중 마스크를 사용하여 상기 감광막 패턴의 두께를 낮출 수 있으며, 상기 감광막 패턴과의 계면 반응이 금속에 비해 상대적으로 작은 산화막 상부에서 패터닝을 진행하기 때문에 미세한 패터닝이 가능하다. 또한, 상부 금속층 및 알루미늄층을 식각한 후 상기 금속 배선 패턴을 포함한 반도체 기판 전면에 제 2 산화막을 형성하고 전면 식각을 진행하여 상기 금속 배선 패턴에 스페이서를 형성한 후 상기 스페이서를 마스크로 상기 하부 금속층 및 소정 깊이의 반도체 기판을 식각하여 상기 알루미늄층의 측벽을 보호함으로써 측벽 깎임을 방지하는 반도체 소자의 금속 배선 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법은
반도체 기판 상부에 하부 금속층, 알루미늄층 및 상부 금속층을 형성하는 단계와,
상기 상부 금속층 상부에 제 1 산화막 및 금속 배선을 정의하는 감광막 패턴을 형성하는 단계와,
상기 감광막 패턴을 식각 마스크로 제 1 산화막을 식각하는 단계와,
상기 감광막 패턴 및 제 1 산화막을 마스크로 상기 상부 금속층 및 알루미늄층을 식각하여 금속 배선 패턴을 형성하는 단계와,
상기 감광막 패턴을 제거하고 상기 금속 배선 패턴을 포함하는 반도체 기판 전면에 제 2 산화막을 형성하는 단계와,
전면 식각을 수행하여 상기 금속 배선 패턴 상부 및 측벽의 제 2 산화막만 남기는 단계와,
상기 제 2 산화막을 마스크로 하부 금속층 및 소정 두께의 반도체 기판을 식각하는 단계
를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 상부에 하부 금속층(110), 알루미늄층(120) 및 상부 금속층(130)을 형성한 후 상부 금속층(130) 상부에 제 1 산화막(140) 및 감광막 패턴(150)을 형성한다. 여기서, 상부 금속층(130) 및 하부 금속층(110)은 티타늄(Ti) 및 티타늄 질화막(TiN)의 적층 구조로 형성하며, 제 1 산화막 (140)은 실리콘 옥시 질화막(SiOxNy), 실리콘 질화막(Si3N4) 및 PE-CVD 방식의 산화막을 사용하여 형성하는 것을 바람직하다. 또한, 감광막 패턴(150)은 금속 배선의 형태로 패터닝하며, 금속층 상부에서 보다 산화막 상부에서 더 정확하게 패터닝된다.
도 2b를 참조하면, 감광막 패턴(150)을 마스크로 제 1 산화막(140)을 식각한 후 감광막 패턴(150) 및 제 1 산화막(140)을 마스크로 상부 금속층(130) 및 알루미늄층(120)을 식각하여 금속 배선을 형성한다.
여기서, 제 1 산화막(140)의 식각 공정은 CxFy 기체를 주성분으로 CHFx, O2 및 Ar가 첨가된 활성화된 플라즈마를 사용하여 수행하며, 상부 금속층(130) 및 알루미늄층(120)의 식각 공정은 각각 Cl2, BCl3 및 N2의 조합 기체를 주성분으로 하는 활성화된 플라즈마를 사용하여 수행하는 것이 바람직하다.
이때, 금속 배선의 측벽이 플라즈마에 노출되는 시간을 짧게 함으로써 알루미늄층 측벽의 금속성 폴리머가 상기 금속 배선 측벽을 보호하여 상기 금속 배선 측벽의 깎임 현상을 방지한다.
도 2c를 참조하면, 감광막 패턴(150)을 제거하고 제 1 산화막(140)을 재증착시켜 상기 금속 배선을 포함하는 반도체 기판(100) 전면에 제 2 산화막(160)을 형성한다. 일반적으로 산화막의 증착 초기 단계에서는 하부 표면 굴곡을 그대로 따라 증착되기 때문에 도 2c와 같이 상기 금속 배선의 상부, 하부 및 측벽을 감싸도록 형성된다.
도 2d를 참조하면, 전면 식각을 수행하여 상기 금속 배선 상부 및 측벽의 제 2 산화막(160)만 남겨 스페이서를 형성한다. 상기 전면 식각 공정은 각각 CHFx, O2 및 Ar의 조합된 기체를 사용하여 상기 금속 배선의 측벽에 제 2 산화막 스페이서가 형성되도록 한다. 또한, 상기 금속 배선의 상부에 증착시켰던 제 1 산화막도 남겨지도록 한다.
도 2e를 참조하면, 제 2 산화막(160)을 마스크로 하부 금속층(110) 및 소정 두께의 반도체 기판(100)을 식각하여 금속 배선을 형성한다. 하부 금속층 및 소정 두께의 반도체 기판을 식각하는 단계는 Cl2, BCl3 및 N2의 혼합 기체를 사용하여 수행하는 것이 바람직하다. 이때, 상기 금속 배선 측벽의 스페이서가 형성되었기 때문에 측벽 깎임 현상이 발생하지 않는다. 또한, 하부 금속층(110)을 완벽하게 제거하기 위해 충분한 과도 식각을 진행하여도 상기 금속 배선 측벽 깎임 현상이 발생하지 않는다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 상부 금속층 표면에 하드 마스크 작용을 하는 제 1 산화막 및 감광막 패턴을 형성한 후 금속 배선 패턴을 형성한다. 이때, 상기 제 1 산화막 및 감광막 패턴의 이중 마스크를 사용하여 상기 감광막 패턴의 두께를 낮출 수 있으며, 상기 감광막 패턴과의 계면 반응이 금속에 비해 상대적으로 작은 산화막 상부에서 패터닝을 진행하기 때문에 미세한 패터닝이 가능하다. 또한, 상부 금속층 및 알루미늄층을 식각한 후 상기 금속 배선 패턴을 포함한 반도체 기판 전면에 제 2 산화막을 형성하고 전면 식각을 진행하여 상기 금속 배선 패턴에 스페이서를 형성한 후 상기 스페이서를 마스크로 상기 하부 금속층 및 소정 깊이의 반도체 기판을 식각하여 상기 알루미늄층의 측벽을 보호함으로써 측벽 깎임을 방지하는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (6)
- 반도체 기판 상부에 하부 금속층, 알루미늄층 및 상부 금속층을 형성하는 단계;상기 상부 금속층 상부에 제 1 산화막 및 금속 배선을 정의하는 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 마스크로 제 1 산화막을 식각하는 단계;상기 감광막 패턴 및 제 1 산화막을 식각 마스크로 상기 상부 금속층 및 알루미늄층을 식각하여 금속 배선 패턴을 형성하는 단계;상기 감광막 패턴을 제거하고 상기 금속 배선 패턴을 포함하는 반도체 기판 전면에 제 2 산화막을 형성하는 단계;전면 식각을 수행하여 상기 금속 배선 패턴 상부 및 측벽의 제 2 산화막만 남기는 단계; 및상기 제 2 산화막을 마스크로 하부 금속층 및 소정 두께의 반도체 기판을 식각하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 상부 및 하부 금속층은 티타늄(Ti) 및 티타늄 질화막(TiN)의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 제 1 산화막은 실리콘 옥시 질화막(SiOxNy), 실리콘 질화막(Si3N4) 및 PE-CVD 방식의 산화막을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 산화막 식각 공정은 각각 CxFy 기체를 주성분으로 CHFx, O2 및 Ar을 첨가하여 수행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 알루미늄층 및 상부 금속층 식각 공정은 각각 Cl2, BCl3 및 N2를 혼합하여 사용하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 전면 식각 공정은 CHFx, O2 및 Ar의 조합된 기체를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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