KR100591127B1 - 반도체 소자의 게이트 유전층 형성 방법 - Google Patents

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Abstract

반도체 소자의 게이트 유전층 형성 방법을 제시한다. 본 발명의 일 관점에 따르면, 실리콘 기판에 질소 이온 주입을 수행하고, 산소 이온 주입을 수행한다. 이온 주입들이 수행된 실리콘 기판을 어닐링(annealing)하여 이온 주입된 산소 도펀트(dopant)와 기판의 실리콘이 반응하도록 허용하여 실리콘 산화층을 형성하고, 질소 도펀트와 기판의 실리콘 및 산소 도펀트가 반응하도록 허용하여 실리콘 산질화층을 형성한다.
게이트 산화층, 이온 주입, 질소 이온 주입, 산소 이온 주입

Description

반도체 소자의 게이트 유전층 형성 방법{Method for fabricating gate dielectric layer of semiconductor device}
도 1 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 게이트 유전층 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
본 발명은 반도체 소자 제조에 관한 것으로, 특히, 이온 주입(ion implantation)을 이용한 게이트 유전층 형성 방법에 관한 것이다.
반도체 기술에 있어 고도의 집적화가 이루어지면서, 게이트 유전층(또는 게이트 산화층)의 두께 변화가 초래되고 있다. 내성이 강하면서 두께가 보다 얇고 또한 전압 항복(breakdown) 특성을 향상시킬 수 있는 게이트 유전층 구조가 요구되고 있다.
종래의 게이트 유전층의 형성은 확산로(furnace)에서 행해지고 있으며, 고순도의 산소 가스(O2)와 질소 가스(N2) 등을 제공하여, 이들과 기판 실리콘(Si)과의 반응을 통하여 게이트 산화층을 형성하고 있다. 이러한 게이트 유전층의 형성은 기 판 실리콘 상에 존재하는 산화막을 습식 세정(wet cleaning) 공정을 진행하여 제거하고, 산소 가스를 이용하여 대략 30 내지 400Å 두께로 게이트 산화층을 형성하고 있다.
그럼에도 불구하고, 보다 내성이 강하면서 두께가 보다 얇고 또한 개선된 전압 항복 특성을 가지는 게이트 유전층이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 보다 개선된 품질 특성을 가질 수 있는 반도체 소자의 게이트 유전층을 형성하는 방법을 제공하는 데 있다.
상기의 기술적 과제들을 달성하기 위한 본 발명의 일 관점은, 실리콘 기판에 질소 이온 주입을 수행하는 단계, 상기 실리콘 기판에 산소 이온 주입을 수행하는 단계, 및 상기 이온 주입들이 수행된 상기 실리콘 기판을 어닐링(annealing)하여 상기 이온 주입된 산소 도펀트(dopant)와 상기 기판의 실리콘이 반응하도록 허용하여 실리콘 산화층을 형성하고 상기 질소 도펀트와 상기 기판의 실리콘 및 상기 산소 도펀트가 반응하도록 허용하여 실리콘 산질화층을 형성하는 단계를 포함하는 반도체 소자의 게이트 유전층 형성 방법을 제시한다.
상기 실리콘 산질화층이 상기 실리콘 산화층과 상기 실리콘 기판의 계면에 위치하도록 상기 실리콘 기판에 상기 질소 이온 주입 또는 상기 산소 이온 주입 시 상기 질소 도펀트 또는 상기 산소 도펀트의 분포를 조절할 수 있다.
상기 실리콘 산질화층이 상기 실리콘 산화층 내에 위치하도록 상기 실리콘 기판에 상기 질소 이온 주입 또는 상기 산소 이온 주입 시 상기 질소 도펀트 또는 상기 산소 도펀트의 분포를 조절할 수 있다.
상기 어닐링은 급속 열처리 과정(RTP) 또는 확산로(furnace) 과정으로 수행될 수 있다.
상기 어닐링은 850℃ 내지 1050℃ 온도 범위에서 수행될 수 있다.
상기 어닐링은 질소 가스(N2) 분위기에서 수행될 수 있다.
본 발명에 따르면, 고순도의 산화층 형성 및 산화층과 기판 실리콘의 계면에 실리콘 산질화층을 형성할 수 있다. 이에 따라, 게이트 유전층의 품질 개선을 구현할 수 있고, 또한, 보론 침투(boron penetration)를 방지할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 게이트 유전층 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 1 내지 도 3을 참조하면, 반도체 기판(100)에 활성 영역(active region)을 설정하는 소자 분리 영역을 설정한다. 이러한 소자 분리는 얕은 트렌치 소자 분리로서 수행될 수 있다. 이에 따라, 버퍼층(buffer layer:151)을 개재하는 소자 분 리막(150)이 반도체 기판(100)에 형성된다.
소자 분리막(150)의해 설정된 활성 영역에 트랜지스터(transistor) 형성에 필요한 이온 주입 과정들을 수행한다. 예를 들어, 문턱 전압(VT) 조절을 위한 이온 주입, 펀치 쓰루(punch through) 방지를 위한 이온 주입, 채널 스톱(channel stop) 이온 주입 및 웰(well) 이온 주입 등을 P웰(110) 영역 및 N웰(120) 영역 지역에 실시한다. 즉, 도 1에 제시된 바와 같이 제1포토레지스트 패턴(310)을 도입하여 NMOS가 형성될 지역에 보론(Boron) 등을 이온 주입하여 P웰(110)을 형성하고, 다시, 도 2에 제시된 바와 같이 제2포토레지스트 패턴(320)을 도입하여 PMOS가 형성될 지역에 인(P) 등을 이온 주입하여 N웰(120)을 형성하는 이온 주입 과정들을 수행할 수 있다.
이때, 이온 주입 과정들이 수행될 때, 실리콘 기판(100) 상에는 패드(pad) 산화막(200)이 도입될 수 있다. 이러한 패드 산화막(200)은 이온 주입 공정에 의한 실리콘 기판(100)의 파손을 방지하는 역할을 하기도 하며, 또한, 이온 주입의 깊이 프로파일(depth profile)을 결정하는 주요 변수로서 작용하기도 한다.
이와 같은 이온 주입 과정들이 수행된 후, 이온 주입 마스크로 사용된 포토레지스트 패턴들을 도 3에 제시된 바와 같이 선택적으로 제거된다.
도 4를 참조하면, 질소(nitrogen) 이온 주입을 반도체 기판(100) 전면에 실시하여, 기판(100) 표면 아래에 질소 이온 주입층(130)을 형성한다.
이러한 질소 이온 주입층(130)은, 차후 산소(oxygen)와 기판(100)의 실리콘(Si)이 반응을 하여 형성하게 되는 실리콘 산화층과 기판(100)의 실리콘과의 경계 또는 계면(interface)에 위치하도록 할 수 있으며, 또는, 이러한 계면에서 산화층 내로 분포하도록, 즉, 실리콘 산화층 내에 해당되는 위치에 질소 이온 주입층(130)이 분포하도록 할 수 있다. 이러한 질소 이온 주입층(130)의 분포 프로파일 등은 질소 이온 주입의 조건들을 조절하여 조절할 수 있다.
이러한 주입된 질소의 주요한 역할을 차후에 게이트 등으로 도입되는 P형으로 도핑(doping)된 폴리 실리콘(poly silicon)의 도펀트(dopant)인 보론(boron)으로부터 게이트 유전층으로 이용될 실리콘 산화층의 품질을 유지하도록 허용하기 위해서이다. 즉, 보론의 침투(penetration)를 방지하는 효과를 얻기 위해서이다.
도 5를 참조하면, 반도체 기판(100)에 산소 이온 주입을 실시한다. 이에 따라, 기판(100) 표면 아래에 산소 이온 주입층(140)이 형성된다. 이러한 주입된 산소 이온은 게이트 유전층으로 사용될 실리콘 산화층을 형성하기 위해서 준비된다.
형성할 게이트 유전층의 두께에 따라, 이러한 산소 이온 주입층(140)의 분포 프로파일 및 그 양이 조절될 수 있는 데, 이는 실리콘 기판(100)의 표면과 요구되는 필요한 실리콘 산화층의 두께를 고려하여, 이러한 주입된 산소 이온의 분포 및 그 양을 조절한다.
도 6을 참조하면, 이제까지 이온 주입 과정들에서 실리콘 기판(100) 표면 보호용으로 사용된 패드 산화층(200)을 선택적으로 제거한다. 패드 산화층(200)의 제거는 습식 세정 장비를 사용하여 수행될 수 있다.
도 7을 참조하면, 어닐링(annealing) 공정을 실시한다. 이러한 어닐링 공정 은 RTP(Rapid Thermal Process) 설비나 확산로 등을 이용할 수 있으며, 대략 850 내지 1050℃ 정도 온도에서 질소 가스(N2) 분위기에서 진행될 수 있다.
이러한 어닐링 공정은 크게 두 가지 효과를 구현하기 위해서 수행된다. 먼저, 이온 주입 시의 실리콘 기판(100)의 손상을 회복 또는 완화하기 위해서이다. 이와 함께, 이온 주입된 질소 및 산소 도펀트들이 기판(100) 실리콘과 반응하도록 유도한다. 이때, 산소 원자는 실리콘과 반응하여 산화층(141)을 형성하게 되고, 동시에 질소 원자도 또한 산화층(141)과 기판(100) 실리콘과의 계면 또는 산화층(141)의 아래 부분에서 기판(100) 실리콘과 산소 등과 반응하여, 실리콘 산질화(SiON)층(131)을 형성하게 된다.
도 7에서는 이러한 실리콘 산질화층(131)이 실리콘 산화층(141)과 기판(100)의 실리콘과의 계면 또는 그 아래에 형성되는 바를 나타내고 있으나, 앞서 설명한 바와 같이 질소 이온 주입시 질소 도펀트의 분포 프로파일을 조절하여, 실리콘 산질화층(131)이 실리콘 산화층(141) 중간에 또는 실리콘 산화층(141) 내에 형성되도록 조절할 수도 있다.
이와 같이 형성된 실리콘 산화층(141) 및 실리콘 산질화층(131)의 구조를 게이트 유전층으로 이용한다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 게이트 유전층 형성 시에 질소 이온 주입 및 산소 이온 주입 후 어닐링을 통해, 실리콘 산화층 및 실리콘 산질화층을 포함하는 게이트 유전층을 형성할 수 있다. 고순도의 산화층 형성과 또한 산화층과 기판과의 계면에 실리콘 산질화층의 형성을 동시에 할 수 있어, 고집적화에 부합되는 높은 품질의 게이트 유전층을 형성할 수 있다. 또한, 실리콘 산질화층의 형성에 따라 보론 침투 현상을 효과적으로 방지할 수 있다.
이에 따라, 많은 비용 절감과 생산성 향상을 또한 구현할 수 있다.

Claims (6)

  1. 패드 산화층이 형성된 실리콘 기판에 질소 이온 주입을 수행하는 단계;
    상기 실리콘 기판에 산소 이온 주입을 수행하는 단계;
    상기 질소 및 산소 이온이 주입된 상기 실리콘 기판에서 상기 패드 산화층을 제거하는 단계; 및
    상기 이온 주입들이 수행된 상기 실리콘 기판을 어닐링(annealing)하여 상기 이온 주입된 산소 도펀트(dopant)와 상기 기판의 실리콘이 반응하도록 허용하여 실리콘 산화층을 형성하고 상기 질소 도펀트와 상기 기판의 실리콘 및 상기 산소 도펀트가 반응하도록 허용하여 실리콘 산질화층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 유전층 형성 방법.
  2. 제 1항에 있어서,
    상기 실리콘 산질화층이 상기 실리콘 산화층과 상기 실리콘 기판의 계면에 위치하도록 상기 실리콘 기판에 상기 질소 이온 주입 또는 상기 산소 이온 주입 시 상기 질소 도펀트 또는 상기 산소 도펀트의 분포를 조절하는 것을 특징으로 하는 반도체 소자의 게이트 유전층 형성 방법.
  3. 제 1항에 있어서,
    상기 실리콘 산질화층이 상기 실리콘 산화층 내에 위치하도록 상기 실리콘 기판에 상기 질소 이온 주입 또는 상기 산소 이온 주입 시 상기 질소 도펀트 또는 상기 산소 도펀트의 분포를 조절하는 것을 특징으로 하는 반도체 소자의 게이트 유 전층 형성 방법.
  4. 제 1항에 있어서,
    상기 어닐링은 급속 열처리 과정(RTP) 또는 확산로(furnace) 과정으로 수행되는 것을 특징으로 하는 반도체 소자의 게이트 유전층 형성 방법.
  5. 제 1항에 있어서,
    상기 어닐링은 850℃ 내지 1050℃ 온도 범위에서 수행되는 것을 특징으로 하는 반도체 소자의 게이트 유전층 형성 방법.
  6. 제 1항에 있어서,
    상기 어닐링은 질소 가스(N2) 분위기에서 수행되는 것을 특징으로 하는 반도체 소자의 게이트 유전층 형성 방법.
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