KR100582484B1 - 크기가 축소된 집적 회로의 제조에 사용하기에 적합한가스 주입 레이저 어닐링 방법 - Google Patents

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Abstract

본 발명은, 거의 투명한 분리 소자들 (102) 에 의해 분리되는 복수개의 얕은 접합 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)들의 제조방법에 관한 것이다. 이 방법은, 실리콘 웨이퍼에서의 실리콘의 선택된 깊이 (200) 의 비결정화를 포함한다. 유전체의 상부 적층과 높은 방사 흡수 재료는, 비결정화가 요하지 않는 영역을 보호하기 위해 증착된다. 용융된 실리콘이 냉각되고 재결정화된 후, 높은 흡수 재료의 상부층은 제거된다.
분리 소자, 결정질 실리콘, LTA 공정

Description

크기가 축소된 집적 회로의 제조에 사용하기에 적합한 가스 주입 레이저 어닐링 방법{GAS IMMERSION LASER ANNEALING METHOD SUITABLE FOR USE IN THE FABRICATION OF REDUCED-DIMENSION INTEGRATED CIRCUITS}
본 발명은 집적 회로(IC)의 제조에 관한 것으로, 더욱 자세하게는, 얕은 접합 형성을 이용하는 금속 산화물 반도체 전계 효과 트랜지스터 (MOSFET) 를 포함하는 IC의 제조에 관한 것이다.
1997년 1월 31일 출원되고 본 출원의 양수인에게 양도된 미국 특허 출원 번호 08/792,107호를 여기서 참고로 할 수 있다. 본 발명과 상술한 특허 출원은, 0.25㎛부터 0.18㎛까지만 크기가 축소되는 게이트 길이를 갖는 MOSFET(예컨대, CMOS 전계 효과 트랜지스터)의 제조에서 발생하는 문제에 대한 대체 해결책에 관한 것이다. 0.18㎛ CMOS 기술에 있어서, 반도체 공업 협회(The Semiconductor Industry Association)의 “The National Technical Roadmap for Semiconductors”(1995) 에서는, 80㎚보다 작은 접합 깊이를 제시하고 있다.
이들 대체 해결책들의 각각의 제 1 단계는 각 MOSFET의 결정 실리콘의 선택된 표면층을 선택된 깊이로 비결정화하는 것이다. 그러나, 이들 대체 해결책 각각의 나머지 단계들은 서로 상이하다.
상술한 특허 출원에 개시된 해결책의 경우에서, 도핑 재료의 선택된 양을, 실리콘의 선택된 비결정화 표면층의 표면 상에 막으로서 증착시킨 다음, (비결정화된 실리콘의 용융 온도가 거의 결정질 실리콘의 온도보다 아래에 있으므로) 실리콘의 선택된 비결정화 표면층의 적어도 일 부분을, 특정시간 동안, 비결정화된 실리콘을 용융시키기에는 충분하나 결정질 실리콘을 용융시키기에는 불충분한 온도까지, 종래 기술의 투입 가스 주입 레이저 도핑(P-GILD)을 이용하여 일시적으로 가열한다. P-GILD 는, 현재 공정에서 11개 단계까지를 생략하게 하는 실리콘 도핑에 대한 관련 분야에서 알려진 비교적 새로운 기술로서, 넓은 범위의 도핑 농도를 커버하며 매우 얕고 뚜렷하게 규정된 도핑영역을 제조할 수 있다. 실리콘내의 정확한 위치에 불순물을 주입하기 위한 혁신적인 접근방법에서, P-GILD 는 주입 전에 도핑될 영역을 규정하기 위해 웨이퍼 상에 마스크를 구축할 필요성을 없앤다. 상술한 특허 출원의 교시에 따라, 도핑 깊이(즉, 선택된 표면층에 형성될 접합들의 깊이)는 선택된 용융 비결정화 표면층의 깊이에 의해서만 결정된다. 특정 가열 시간의 종료 후에, 가열된 부분의 용융된 실리콘을 냉각시켜, 선택된 표면층의 상기 부분의 실리콘의 재결정화를 발생시킨다. 마지막으로, 선택된 표면층의 상기 부분의 재결정화된 실리콘을 어닐링시킬 수 있다.
알려진 바와 같이, 비결정화 주입은 점결함의 과포화를 발생시킨다. 어닐링시에, 점결함 주입은 확장 결함들의 핵형성을 일으킨다. 종래의 급속한 열 처리들에 의해 선택된 시간(예컨대, 1050℃에서 10초간)동안에 인가된 임계 어닐링 온도는 확장 결함을 어닐링하여 제거하도록 요구된다. 그러나, P-GILD 도핑 동작에 의한 비결정화된 실리콘의 레이저 용융은, 본질적으로 어닐링을 특정량만큼 제공한다. 또, 레이저 공정 후에 나타나는 소수의 점결함들로 인해, 접합들은 이러한 열 사이클의 결과로서 그렇게 많이 움직이지는 않는다. 그러므로, 상술한 특허 출원에서, 레이저 어닐링된 접합들을 위한 추가적인 어닐링이 더 필요하지 않음을 예상할 수 있다. 그러나, 상술한 특허 출원에서, 임의의 추가적인 어닐링이 필요한지를 결정하기 위해, 레이저 어닐링 후 확산의 정확한 크기를 실험적으로 결정할 필요가 있음을 예상할 수 있다.
본 발명에 의해 제공된 해결책은, 실리콘의 선택된 비결정화 표면층의 적어도 일부에서 종래 기술의 불순물의 이온 주입을 이용하고, (비결정화된 실리콘의 용융점이 거의 결정질 실리콘의 용융점 아래에 있으므로) 일정한 시간 동안에 비결정화된 실리콘을 용융시키기에는 충분하나 결정질 실리콘을 용융시키기에는 불충분한 온도까지 레이저 열 어닐링(LTA)을 사용하여 실리콘의 표면층을 일시적으로 가열하는 것이다. 특정 가열 시간의 완료 후에, 가열된 부분의 용융된 실리콘을 냉각시켜, 선택된 표면층의 상기 부분의 실리콘의 재결정화를 발생시킨다.
비록, LTA 공정이 특정 관점에서는 P-GILD 공정과 유사하지만, LTA 공정은 다른 면에선 P-GILD 공정과 크게 상이하다. 양쪽 공정에서, 실리콘 웨이퍼의 선택된 영역이 가스내에 주입되고 주입된 가스와, 레이저 방사에 의해 조사될 웨이퍼 표면의 소정 영역을 가열하기 위해 고전력으로 투사된 레이저 방사를 사용한다. 그러나, P-GILD 공정에서 이용된 주입 가스는, 기화된 불순물들을 포함하는 활성 가스이고, LTA 공정에서 이용된 주입 가스는 질소와 같은 상대적으로 비활성인 가스이다. 또, P-GILD 공정에서, 투사 광학장치의 분해능은, 실리콘 웨이퍼의 엄밀하게 규정되어 이격되어진 도핑 영역의 대응 그룹 상에, 이격되어진 레티클(reticle) 패턴의 그룹을 정확하게 이미징시킬 정도로 충분히 높아야만 한다. 그러나, LTA 공정에서, 투사 광학장치의 분해능(실리콘 웨이퍼의 전체 선택된 영역을 조명 방사로 조사하기에 충분한 정도로만 필요한)은 P-GILD 공정에 의해 필요한 광학장치의 높은 분해능보다는 현저히 낮다. 그러므로, LTA 공정에서 사용하기에 적합한 투사 광학장치는, P-GILD 공정에서 사용하기에 적합한 투사 광학장치보다 더 간단하고 비용이 덜 든다는 점은 명백하다. 그러나, 얕은 접합 형성을 이용하는 MOSFET의 제조에서 LTA 공정이 제조가능하기 위해서는, 공정 마진이 레이저 조사 에너지 요동을 수용하도록 충분히 커야한다. 이러한 조건은 레이저의 올바른 선택과 레이저 조사의 적절한 공간적인 균질성을 만족해야만 한다.
그럼에도 불구하고, 비결정화된 실리콘층에서 불순물의 주입 후에 제조 공정의 관점에서, 실리콘 웨이퍼 표면에 직접 LTA 공정을 적용할 경우, 얕은 접합들을 이용하는 MOSFET의 제조에서 문제가 발생한다. 이들 문제점들은 실리콘 웨이퍼 표면이 입사 방사의 균일한 흡수체가 아니기 때문이다. 이러한 비균일성은 빛이 충분히 방사되는 선택된 영역에 걸쳐, 제조될 얕은 접합 MOSFET의 임계 용융점의 변동과 이동을 일으키는 기하학적인 효과를 초래한다. 이러한 임계 용융점 이동은, 알려진 바와 같이 LTA 공정을 실행 하기에는 너무나 많은 변수를 발생시킨다.
본 발명은, 이러한 임계 용융점 이동이라는 단점을 고려하여, 실질적으로 투명한 분리 소자들에 의해 서로 이격되어 있는 복수개의 얕은 접합 MOSFET의 제조에서 제조 가능한 LTA 공정을 실시한다.
기판의 표면층의 선택된 영역 상에서, 복수개의 이격된 MOSFET들의 소스 및 드레인 접합들의 적어도 소정 부분들의 제조방법의 개선점이 개시되어 있다. 선택된 영역은, 복수개의 제조될 MOSFET들중에서 결정질 실리콘 재료의 인접한 MOSFET들간에 배치되는 선택된 파장의 레이저 방사에 실질적으로 투명한 제 1 선택 재료로 이루어진 분리 소자를 포함한다. 상술한 방법에서의 한 단계는, 복수개의 제조될 MOSFET들의 결정질 실리콘 재료의 표면층을 선택된 깊이까지 비결정화하는 단계를 포함한다. 상술한 방법에 있어서의 개선점은 다음 단계들을 더 포함한다.
비결정화 단계의 전 또는 후에 제조될 복수개의 n채널 또는 p채널 MOSFET들의 실리콘 표면층에서 적절한 종류의 도펀트의 선택된 주입량을 이온 주입하는 단계;
기판의 표면층의 전체 선택영역에 걸쳐, 선택된 제 1 두께로 된 하나 이상의 제 2 선택 재료층을 증착하는 단계로, 상기 제 2 선택 재료층은
(1)그 위에 입사하는 선택된 파장 레이저 방사의 흡수제이고,
(2)결정질 실리콘의 용융점보다 더 높은 용융점을 가지고,
(3)입사하는 선택된 파장 레이저에 대해 노출된 위치에 있는 표면을 가지며, 이러한 제 2 선택 재료층 표면의 전체 선택영역을, 선택된 파장의 실질적으로 일정한 에너지 레이저 방사의 선택된 값으로 조사되며, 선택된 영역의 밑에 있는 실리콘이 비결정화된 실리콘을 용융시키기에는 충분하나 결정질 실리콘을 용융시키기에는 불충분한 온도까지 가열되도록 하는 단계를 구비한다.
용융된 실리콘을 냉각시 재결정화함으로써, 복수개의 이격된 MOSFET들의 소스 및 드레인 접합들의 소정 부분의 깊이가, 비결정화된 표면층의 선택된 깊이에 의해서만 결정되도록 보장한다.
도 1 (상술한 특허 출원의 도 1 과 동일하다)은 최신 실리콘 CMOS 기술에 따라 제조된 n채널과 p채널 FET의 구조를 도식적으로 보여주고 있다.
도 2 는, (1)FET 분리 소자들의 제조, (2)FET 웰들의 도핑, (3)FET 실리콘 표면층들의 비결정화, 및 (4)완성된 FET들의 소스 및 드레인들의 도핑을 포함한 이들 과정의 이후 발생하는 제조 단계에서, 본 발명의 방법 단계들에 따라 제조될 2개의 도 1의 FET들의 구조를 도식적으로 보여주고 있다.
도 2a 는, 도 2 구조의 표면이 LTA 공정에 따라 직접 조사된다면 발생할 임계 용융점 이동 가열 10 문제를 설명하기 위해 사용될 것이다.
도 2b 는, SiO2의 반사율이 일정한 것에 대한 두께의 함수로서의 SiO2의 반사율의 다양성을 두께의 함수로서 예시한다.
도 3 은, 도 2 에 도시된 것보다 더 나중의 제조 단계에서, 본 발명의 방법 단계들에 따라 제조될 2개의 도 1 FET들의 구조를 도식적으로 보여주고 있다.
도 3a 는, LTA 공정에 따라 직접 조사될 도 3 의 구조 20 표면에 의해 발생되는 가열 효과를 설명하기 위해 사용될 것이다.
도 1 을 참조하면, 실리콘 기판 (100), 분리 소자들 (102; SiO2로 이루어진), 및 상보 FET들 (104a, 104b) 로 이루어지는 2개의 상보 CMOS 구조들이 도시되어 있다. 상보 FET들 (104a, 104b) 의 구조는, FET (104a) 가 n웰 (106a), p+소스 (108a), 및 p+드레인 (110a) 을 구비하고, FET (104b) 는 p웰 (106b), n+소스 (108b), 및 n+드레인 (110b) 을 구비한다는 점만 상이하다. 모든 다른 관점에서, 상보 MOSFET (104a, 104b) 의 구조는 유사하다. 특히, 상보 MOSFET (104a, 104b) 모두, (1)SiO2의 얇은 층 (114) 에 의해 상기 MOSFET의 웰로부터 절연된 게이트 폴리 (112), (2)MOSFET (104a, 104b) 각각의 게이트 폴리 (112) 를 지지하는 측벽 스페이서들 (116), (3)각 게이트 폴리, 각 상보 MOSFET (104a, 104b) 의 소스와 드레인의 상부 위에 위치한 실리사이드 전기 접점 (117), 및 (4)상보 MOSFET (104a, 104b) 각각의 소스와 드레인을 게이트 폴리 밑의 채널 영역에 결합시키는 엷게 도핑된 연장부 (118) 를 포함한다.
도 1 에서, 가장 얕은 접합들은 약하게 도핑된 연장부 (118) 들이며, 이 연장부는 깊은 소스들과 드레인들을 게이트 폴리 채널에 접속시킨다. 연장부 (118) 는 드레인 유도 장벽 강하(DIBL)와 펀치스루(punchthrough)를 방지하기 위해 필요하다.
상술한 특허 출원에서 개시된 방법과 도 1 의 상보 MOSFET (104a, 104b) 제조를 위한 본 발명의 방법 모두에 있어서의 가장 초기 단계는, 각 웰들 (106a, 106b) 을 형성하기 위해 실리콘 기판 (100) 을 도핑한 후, SiO2의 얇은 층 (114) 에 걸쳐 위치한 게이트 폴리 (112) 를 제조하는 것을 포함한다. 도 2 에 도시된, 상술한 특허 출원에 개시된 제조방법과 본 발명의 방법 모두의 다음 단계는, 제조되는 연장부 (118) 의 원하는 매우 얕은 깊이까지, 게이트 폴리 (112) 의 상부 다결정질 실리콘층 (200) 과 웰 (106) 의 상부 결정질 실리콘 표면층들 (202a, 202b, 204a, 및 204b (이 표면층들 (202a, 202b, 204a, 및 204b) 은 제조될 MOSFET의 소스와 드레인 (108a, 108b, 110a, 및 110b) 에 포함되어짐)) 을 포함하는 제조될 도 1 의 MOSFET 의 영역들을 비결정화하는 단계를 포함한다. 비결정화는 아르곤, 실리콘 또는 게르마늄과 같은 무거운 원자의 이온 주입에 의해 달성할 수 있다. 그러나, 게르마늄은, 실리콘을 결정화하기 위해 낮은 도즈량을 요하고, 비결정과 결정질간의 명확한 계면을 생성하는 무거운 원자이며, 실리콘 격자에서 등전자이기 때문에, 바람직하다.
좀더 구체적으로, 도 2 에 도시된 바와 같이 비결정화될, 게이트 폴리 (112) 양측 상의 표면층들 (202a, 202b, 204a, 및 204b) 은 분리 소자 (102) 까지 줄곧 연장한다. 예를 들어, 비결정화될 이들 층들의 원하는 매우 얕은 깊이가 거의 30㎚(80㎚보다 작은)라고 가정하면, 2×1014원자/㎠의 도즈량이 이러한 30㎚ 비결정화의 원하는 깊이를 달성하기 위해 요구된다. 2×1014원자/㎠의 양으로 20keV 게르마늄 주입을 하면, 원하는 30㎚ 비결정화 깊이의 층 (202, 204) 을 얻는다. 이러한 주입 조건은 현존하는 높은 전류 주입기를 이용하여 용이하게 얻을 수 있다. 그러나, 원하는 비결정 깊이에 따라, 주입량의 범위는 1×1013원자/㎠와 1×1016원자/㎠ 사이가 되고, 주입 에너지의 범위는 5keV와 400keV 사이가 된다.
본 발명의 방법의 다음 단계에서, 비결정화된 층 (202a, 204a) 에는, 내부에 p+도즈량의 도펀트 (예컨대, 보론) 를 이온 주입하고, 층 (202b, 204b) 에는, 내부에 n+도즈량의 도펀트 (예컨대, 인 또는 비소) 를 이온주입한다. 엷게 주입된 연장부의 전형적인 주입량은 5×1014원자/㎠이다. 보론, 인, 및 비소에 관한 주입 에너지는 전형적으로 각각 250, 2000, 및 5000 eV이다. 더 일반적으로, 이온 주입 투여량은 1013 내지 1016원자/㎠이고, 주입 에너지들은 10 내지 100,000 eV 사이의 범위에 있다.
이제, 도 2a 를 참조하면, 도 2 구조의 표면이 LTA 공정에 따라 직접 조사받는 경우 나타나게 되는 용융-임계값-이동 가열 문제가 도시되어 있다. 도 2a 에서, 도 2 구조는 점선으로 도시되어 있다. 이러한 구조의 전체 상부 표면은, 실질적으로 균일한 전력 레이저 방사 (206) 로 조사된다. 출원인은, 비록 또다른 유형의 엑시머 레이저(예컨대, 193㎚ ArF레이저, 248㎚ KrF레이저 또는 351㎚ XeF레이저) 를 대신 사용할 수도 있지만, 방사 (206) 유도를 위해, 308㎚의 파장에서 동작하는 펄스형 XeCl 엑시머 레이저를 이용하였다. 레이저 조사용 변동 범위가 모든 방향으로 0.05 Joules/㎠ 내지 1.0 Joules/㎠에 걸쳐 확장하는 한편, 비결정 실리콘을 그것의 용융점까지 가열하기에는 충분하나, 결정질 실리콘 그것의 용융점까지 가열하기에는 불충분한, 가장 가능성 있는 방사 변동량은 0.6Joules/㎠이다.
분리 소자 (102) 는 308㎚ 방사의 입사에 실질적으로 투명한 SiO2로 이루어져 있다는 점을 주목해야 한다. 산화물 두께에 따라, 일반적으로 입사한 빛은 산화물 분리 소자 밑에 있는 실리콘에 선택적으로 흡수되거나 분리 소자에 의해 반사된다. 이것은, 산화층 두께의 함수로서 실리콘의 상부에 있는 실리콘 산화층의 반사율을 보여주는 도 2b 에 도식적으로 예시되어 있다. 반사되지 않은 빛은 밑에 있는 실리콘에 흡수된다. 308㎚ 방사의 입사에 대한 코팅되지 않은 실리콘의 반사율은 상수 0.6이므로, 틀린 두께의 산화물층은 거의 2배를 흡수할 수 있다. SiO2 분리 소자 (102) 가 흡수용으로 최적의 두께인 경우에, 밑에 있는 실리콘은 내부를 통과하는 고전력 레이저 방사 (206) 에 의해 크게 가열되고 용융시켜 분리 구조에 바람직하지 않은 변화를 일으킬 수 있다. 도 2a 에서의 실선은 (1)직접 입사하는 고전력 레이저 방사 (206) 에 수직인 실리콘의 상부 표면에 흡수된 열 에너지의 상대적으로 큰 양을 나타내는 두꺼운 윤곽선 성분 (208a), (2)흡수용 최적 두께의 분리 소자들로부터의 전달된 열 에너지에 반응하여 SiO2 분리 소자 (102) 의 하부와 접촉하고 있는 실리콘의 표면에 흡수된 열 에너지의 상대적으로 큰 양을 나타내는 두꺼운 윤곽선 성분 (208b), 및 (3) 입사 방사에 거의 평행한 실리콘의 표면에 흡수된 열 에너지의 상대적으로 무시할 수 있는 양을 나타내는 얇은 윤곽선 성분 (208c) 으로 이루어져 있다.
비록, 실리콘 게이트 높이와 길이는 엄격한 허용 한도에 묶여있지만, SiO2 분리 소자 (102) 의 두께에서의 큰 변화량이 일반적으로 발생함을 예측할 수 있다. 그러므로, SiO2 분리 소자 (102) 의 하부와 접촉하고 있는 실리콘 표면의 가열을 제어할 수 없다. 분리영역에서의 여분의 열은 웰에서의 도펀트의 바람직하지 않은 확산을 야기시켜 소스,드레인 및 게이트의 비결정화된 영역을 용융시키는데 요구되는 열 에너지를 감소시킬 수 있다. 임계값 저하의 정도는, 소스/드레인 영역들과 SiO2 분리 소자 (102) 와의 근접도와, SiO2 분리 소자 (102) 와 접촉하고 있는 실리콘에 흡수된 308㎚ 방사의 입사량을 결정하는 산화물 분리 소자들의 두께에 의존한다. 이는 장치의 기하학적인 배치와 처리 조건들이, 도 2 의 구조의 표면에서의 원하는 용융 깊이를 생성하는데 요구되는 열 에너지의 양에 크게 영향을 주는 용융-임계값-이동 가열 문제을 일으킨다.
상술한 용융-임계값-이동 가열 문제에 관한 출원인의 해결책은, 도 2 에 도시된 구조의 전체 상부 표면을, 모든 308㎚ 방사 입사의 높은 흡수체이며 실리콘의 용융점보다 더 높은 용융점을 갖는 대부분의 금속, 금속 산화물, 금속 질화물, 금속 카바이드, 카본과 같은, 불투명한 재료 증착층으로 커버함으로써 균일한 방사의 표면 흡수를 행하는 것이다. 도 3 에 도시된 본 발명의 바람직한 실시예에서, 선택된 불투명 재료층은 티타늄 질화물로 이루어져 있는데 이는, 이들 재료의 낮은 반사율, 높은 흡수율 및 실리콘 처리와의 양립성 때문이다. 불투명층용의 다른 바람직한 재료들은 텅스텐과 탄탈륨이다. 좀더 구체적으로는, 도 3 에서 도시된 바람직한 실시예에서, SiO2 분리 소자 (102) 의 상부 표면과 비결정화된 실리콘 (200) 의 상부 표면 (200, 202a, 202b, 204a, 204b) 을 SiO2 의 상대적으로 얇은 층 (310;15㎚)으로 먼저 커버한 다음, 이 SiO2 의 얇은 층을 탄탈륨 질화물의 상대적으로 두꺼운 층 (312;30㎚) 으로 커버한다. 좀더 일반적으로, SiO2층의 두께는 5㎚와 50㎚ 사이에 있고, 탄탈륨 질화물층의 두께는 그 위에 모든 308㎚ 방사 입사를 흡수할 정도로 충분한 것이 바람직하며 20㎚와 150㎚ 사이인 범위일 수 있다. 일반적으로, 불투명한 재료 증착층의 두께는 적어도 그 위에 선택된 파장 레이저 방사 전체의 50%보다 크게 흡수할 정도로 충분해야 한다. 어떤 경우에도, 탄탈륨 질화물이 실리콘 표면과 직접적으로 접촉하고 있을 때 발생하는 실리콘의 오염을 방지하기 위해서, 비결정화된 실리콘과 탄탈륨 질화물층 사이에 위치한 SiO2층에 대한 필요성이 대두된다.
알려져 있는 바와 같이, 비결정 실리콘은 결정질 실리콘보다 인수 10만큼 더 낮은 열 전도율, 300℃ 더 낮은 용융점 온도, 및 30% 더 낮은 반사율을 갖는다. 도 3a 를 참조하면, 높은 흡수율의 탄탈륨 질화물층 (312) 의 상부 표면 상에 입사하는 고전력 레이저 방사 (206) 는 상대적으로 높은 온도까지 층 (312) 을 가열하기에 충분하다. 얇은 SiO2층 (310) 을 통하여 비결정화된 실리콘 (200, 202a, 202b, 204a, 204b) 의 상부 표면까지 전달될 때의 열은 비결정화된 실리콘 (200, 202a, 202b, 204a, 204b) 을 용융시키기에는 충분하나, 도 3a 에서의 영역들 (202a, 202b, 204a, 및 204b) 아래에서 비결정화된 실리콘 밑에 있는 결정질 실리콘을 용융시키기에는 불충분하다.
SiO2는 상대적으로 좋지 않은 열전도체이며, 입사 방사를 직접 흡수하지는 않는다. 그러므로, 얇은 실선 (308) 으로 도 3a 에 표시된 바와 같이, 분리 소자들 (102) 의 양측과 접촉하고 있는 실리콘은, 탄탈륨 질화물층 (312) 의 상부 표면 상에 입사하는 고전력 레이저 방사 (206) 의 결과로서 무시할 수 있을 정도로만 가열된다.
용융된 비결정화된 실리콘층이 냉각되도록 허용된 후에야, 이 층의 재결정화가 이루어지고, 탄탈륨 질화물층 (312) 이 박리된다.
도 3 과 도 3a 에 도시된 LTA 공정을 포함하는, 본 발명의 제조방법의 지금까지 기술된 단계들은, 연장부 (118) 의 매우 얕은(바람직하게는 30㎚ 깊이) 접합을 형성하기 위해 이용된다. 그러나, 도 1 에 도시된 CMOS FET 의 깊은 소스와 드레인 영역들을 제조하는데 유사한 단계들이 그 다음 사용될 수 있다. 특히, 연장부 (118) 의 매우 얕은 접합들의 제조 후에, 측벽 스페이서들 (116) 이 제조된다. 그 후, 각 측벽 스페이서 (116) 와 분리 소자 (102) 사이에 위치한 깊은 소스와 드레인 영역들 각각은 상술한 원래의 비결정화보다 더 깊은 원하는 깊이까지 다시 비결정화된다. 이것은 높은 에너지(예컨대, 40KeV)와 높은 도즈량(예컨대, 6×1014원자/㎠)의 게르마늄 주입으로 달성될 수 있다. 이러한 재 비결정화 후, 부가적인 도펀트들의 주입이 이온 주입에 의해 깊은 소스와 드레인에 가해지는데, 바람직하게는 총도즈량이 1×1015원자/㎠가 되도록 한다. 최종적으로 제조된, 깊은 소스와 깊은 접합 깊이들은 그것들의 비결정화 깊이에 의해서만 제어되므로, 보론, 인, 및 비소에 대한 주입 에너지들은 각각 250, 2000, 및 5000 eV로 유지된다. 비결정화 단계는 도펀트 주입 단계의 전 또는 후에 행해질 수 있다. 깊은 소스와 드레인 접합을 제조하는 최종 단계들은, 비결정화된 실리콘만을 용융시키는데 효과적인 308㎚ 방사에 그것의 상부 표면을 노출시킨 탄탈륨 질화물층을 증착한 다음, 탄탈륨 질화물층을 박리시켜 제조된 CMOS FET의 용융된 실리콘 깊이에 의해서만 결정되는 원하는 깊이까지 소스와 드레인 접합들을 형성하는 것을 포함하는 LTA 공정을 다시 이용하는 단계를 포함할 수 있다. 원하는 깊이는 120㎚인 것이 바람직하고, 원하는 깊이의 범위는 80㎚와 200㎚ 사이이다.
상술한 본 발명의 바람직한 실시예의 방법에서, 깊은 소스와 드레인의 제조는, 이들 기제조된 매우 얕은 접합들이 측벽 스페이서들 (116) 까지 줄곧 연장하므로, 기제조된 매우 얕은(즉, 150㎚ 깊이보다 작은) 접합들의 비결정화를 수반한다. 그러나, 매우 얕은 접합들의 연장은 연장부의 위치에만 한정되고, 따라서 깊은 소스와 드레인의 위치들은 이를 포함하지 않는다. 이 경우, 소스와 드레인 위치들에 대한 비결정화는 연장 위치들에 대한 비결정화에는 무관하여, 소스와 드레인 위치들에 대한 비결정화는 연장부 위치들에 대한 비결정화의 전 또는 후에 발생할 수 있다. 또한, 본 발명은 양쪽 모두에 있어서보다는 MOSFET의 연장부 또는 MOSFET의 깊은 소스와 드레인의 제조에만 이용될 수 있다.
종합해보면, 실리콘 웨이퍼 표면 상에 흡수층을 증착시킴으로써 전체 웨이퍼 표면에 걸쳐 레이저 방사의 동일한 흡수를 보장한다. 이는, 분리 소자들에서의 레이저 방사의 흡수가 발생하는 경우 일어나는 예측불가능성을 제거한다. 또, 열원이 웨이퍼 표면으로 이동되고 따라서, 분리 소자들에 인접한 실리콘에서의 열 흡수에 기인한, 열 트래핑(trapping)이 발생하지 않는다. 그러므로, 본 발명은 복수개의 분리되어 이격되어 있는 매우 얕은 접합 MOSFET들을 실리콘 웨이퍼의 선택된 영역 상에서 제조하는 경우 유용한 LTA 공정을 실시할 수 있다.

Claims (15)

  1. 기판 표면층의 선택된 영역 상에 이격되어 있는 복수개의 MOSFET들 각각의 소스와 드레인 접합들의 소정 부분들을 제조하는 방법으로서,
    상기 이격되어 있는 각각의 MOSFET 은, n 및 p채널들중에서 개별적으로 자체 선택된 채널로 이루어지며, 상기 선택된 영역은 상기 복수개의 제조될 MOSFET중 인접한 MOSFET들의 결정질 실리콘 재료 사이에 배치되는 선택된 파장 레이저 방사에 투명한 제 1 선택 재료로 이루어진 분리 소자를 포함하며,
    상기 방법은,
    (a) 제조될 상기 복수개의 MOSFET들의 상기 결정질 실리콘 재료의 선택된 깊이까지 표면층을 비결정화하는 단계;
    (b) 상기 이격되어 있는, 제조될 상기 복수개의 MOSFET의 각 개별 MOSFET에 대응하는 비결정화된 실리콘 표면층에, 개별 MOSFET에 대하여 n 또는 p 형 도펀트의 선택된 주입량만큼을 선택적으로 이온 주입하는 단계;
    (c) 상기 기판의 상기 표면층의 전체 선택영역에 걸쳐, 선택된 제 1 두께로 된 하나 이상의 제 2 선택 재료층을 증착하는 단계; 및
    (d) 상기 제 2 선택 재료층 표면의 전체 선택영역을, 상기 선택된 파장의 일정한 에너지 레이저 방사의 선택된 값으로 조사하여, 상기 용융된 실리콘이 냉각된 후에 재결정화하는 단계를 포함하되,
    상기 선택된 값은 선택된 영역의 밑에 있는 실리콘을, 비결정화된 실리콘을 용융시키기에는 충분하나 결정질 실리콘을 용융시키기에는 불충분한 온도까지 가열하도록 하는 값이며,
    상기 제 2 선택 재료는,
    (1) 상부에 입사하는 선택된 파장 레이저 방사의 흡수제이고,
    (2) 결정질 실리콘의 용융점보다 더 높은 용융점을 갖는 것을 특징으로 하는 제조방법.
  2. 제 1 항에 있어서,
    상기 단계 (c) 는
    상기 제 2 선택 재료의 증착 전에, 선택된 제 2 두께로 된 제 3 선택 재료층을 증착시키는 단계를 포함하며, 상기 제 3 선택 재료는 비결정화된 실리콘 표면층이 상기 제 2 선택 재료와의 직접적인 접촉에 의해 오염되는 것을 방지하는 특성을 나타내는 것을 특징으로 하는 제조방법.
  3. 제 2 항에 있어서,
    상기 제 1 선택 재료 및 제 3 선택 재료 각각은 SiO2 를 포함하고, 상기 제 2 선택재료는 탄탈륨 질화물을 포함하는 것을 특징으로 하는 제조방법.
  4. 제 3 항에 있어서,
    상기 레이저 방사의 상기 선택된 파장은 308㎚ 인 것을 특징으로 하는 제조방법.
  5. 제 4 항에 있어서,
    티타늄 질화물 제 2 선택 재료의 상기 제 1 두께는 20㎚ 내지 150㎚의 범위 내에 있고, 상기 SiO2 제 3 선택 재료의 상기 제 2 두께는 5㎚ 내지 50㎚의 범위 내에 있는 것을 특징으로 하는 제조방법.
  6. 제 5 항에 있어서,
    상기 제 1 두께는 30㎚이고, 상기 제 2 두께는 15㎚인 것을 특징으로 하는 제조방법.
  7. 제 2 항에 있어서,
    상기 제 1 선택 재료 및 제 3 선택 재료 각각은 SiO2 를 포함하며, 상기 제 2 선택재료는 금속, 금속 산화물, 금속 질화물, 금속 카바이드, 카본, 텅스텐 또는 탄탈륨중에서 선택된 하나를 포함하는 것을 특징으로 하는 제조방법.
  8. 제 1 항에 있어서,
    상기 제 1 선택 두께는 상기 제 2 선택 재료가 상부에 입사하는 상기 선택된 파장 레이저 방사 전체의 50%보다 크게 흡수하기에 충분한 것을 특징으로 하는 제조방법.
  9. 제 1 항에 있어서,
    상기 MOSFET의 각각은 게이트 부분을 포함하고,
    MOSFET의 상기 소스 및 드레인 접합들의 상기 소정 부분은 MOSFET의 게이트 부분과 인접하는 관계로 공간 배치된 상기 소스 및 드레인 접합의 150㎚ 미만 깊이의 연장부를 포함하는 것을 특징으로 하는 제조방법.
  10. 제 1 항에 있어서,
    MOSFET 의 상기 소스와 드레인 접합들의 상기 소정 부분은, 80㎚ 내지 200㎚ 범위의 깊이를 갖는 특정부를 더 포함하는 것을 특징으로 하는 제조방법.
  11. 제 10 항에 있어서,
    상기 소스와 드레인 접합들의 상기 특정부는, 120㎚의 깊이를 갖는 것을 특징으로 하는 제조방법.
  12. 제 1 항에 있어서,
    MOSFET의 상기 소스와 드레인 접합들의 상기 소정 부분은, 80㎚ 내지 200㎚ 범위의 깊이를 갖는 상기 소스와 드레인 접합의 특정부를 포함하는 것을 특징으로 하는 제조방법.
  13. 제 12 항에 있어서,
    상기 소스와 드레인 접합들의 상기 특정부는, 120㎚의 깊이를 갖는 것을 특징으로 하는 제조방법.
  14. 제 3 항에 있어서,
    상기 방법은,
    상기 용융된 실리콘이 재결정화된 후에, 상기 제 2 선택 재료의 상기 증착층을 박리하는 단계를 더 포함하는 것을 특징으로 하는 제조방법.
  15. 제 1 항에 있어서,
    제조될 상기 복수개의 MOSFET중 인접한 MOSFET들은, 한쌍의 CMOS 전계 효과 트랜지스터들을 포함하는 것을 특징으로 하는 제조방법.
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