KR100564981B1 - 메모리 장치를 위한 개선된 조절 방법 - Google Patents

메모리 장치를 위한 개선된 조절 방법 Download PDF

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Abstract

메모리 장치에서의 사용을 위한 개선된 스타트/리셋 조절(calibration) 장치 및 방법이 개시된다. 복수개의 데이터 경로 중 하나가 클럭 신호에 관련하여 비트방향으로 조절되고 그후 모든 데이터 경로의 직렬 및 병렬 비트 정합을 이루기 위하여 데이터 복수개의 데이터 경로의 다른 것들이 이전에 조절된 데이터 경로에 비트방향으로 정합된다.
메모리, 데이터, 경로, 클럭, 조절, 정합

Description

메모리 장치를 위한 개선된 조절 방법{IMPROVED CALIBRATION TECHNIQUE FOR MEMORY DEVICES}
본 발명은 메모리 장치, 예를 들어 싱크링크 디램(SLDRAM) 메모리 장치의 제어 신호와 데이터 신호의 타이밍을 조절(calibration)하는데 유용한 개선된 바이너리(binary) 조절 기술에 관한 것이다.
메모리 장치는 고속과 고밀도의 방향으로 끊임없이 발전하고 있다. 이것 때문에 다이내믹 랜덤 액세스 메모리(dynamic random access memory: DRAM) 장치는 간단한 디램 장치에서부터 이디오(EDO), 에스램(SRAM), 디디알 에스램(DDR SRAM), 에스엘 디램(SLDRAM)으로 발전하여 왔고, 상기 SLDRAM은 현대 산업이 많은 관심을 갖고 있는 것이다. 상기 SLDRAM은 높은 유지 가능한 대역폭(bandwidth), 레이턴시(latency), 낮은 전원(power), 사용자 업그레이드성(upgradability) 및 큰 계층적 메모리 응용을 위한 지지를 갖고 있다. 상기 SLDRAM은 또한 다중의 독립적인 뱅크(bank), 고속의 리드(read)/라이트(write) 버스 전환 및 소형의 충분히 파이프라인된 버스트(fully popelined burst)에 대한 가능성을 제공한다.
상기 SLDRAM의 하나의 특징은 상기 SLDRAM이 데이터를 리드하고 데이터를 메모리 셀에 라이트하기 위해 그리고 메모리 콘트롤러로부터 명령어와 프래그(FLAG) 데이터를 수신하기 위해 클럭 싸이클의 포지티브 에지(positive dege)와 네거티브 에지(negative edge)를 모두 사용하는 더블 데이트 레이트(double date rate) 장치라는 것이다.
상기 SLDRAM 장치의 개요가 1997년 SLDRAM 학회(1997.8.29)에서 "SLDRAM Architectural and Functional Overview"라는 제목으로 발표된 Gillingham의 논문에서 찾을 수 있고, 그 내용은 참조로 본 명세서에 포함되어 있다.
상기 SLDRAM과 기타 현대의 메모리 장치의 필수적인 고속 동작 때문에 스타트(start-up) 또는 리셋과 같은 초기화 때에 시스템 타이밍과 출력 신호 구동 레벨 조정은 각 장치 변수의 폭넓은 변화를 보상하는 상기 장치의 동작의 매우 중요한 특징이다.
현재의 SLDRAM 장치에서 수행되는 여러 가지 조정 절차 중의 하나는 입력 데이터를 정확하게 샘플하도록 명령어 클럭 신호(CCLK)와 데이터 클럭 신호(DCLK)를 (CCLK 신호를 위한) 입력 명령어 경로(CA) 및 프래그(FLAG) 경로와, (DCLK 신호를 위한) 데이터 경로(DQ)에 제공되는 데이터와 타이밍 동기화하는 것이다.
현재, 메모리 콘트롤러는 연속적인 클럭 신호(CCLK)와 데이터 클럭 신호(DCLK)의 천이(transition)를 그 클럭 경로에 전송하고 상기 데이터 경로(DQ), 상기 명령어 경로(CA) 및 상기 프래그 경로의 각각에 15 비트의 반복적인 의사(pseudo) 랜덤 SYNC 시퀀스 "111101011001000"의 반전 및 비반전 버전(version)을 전송함으로써 시스템 초기화 때에 상기 타이밍 조절을 달성한다. 상기 SLDRAM은 상기 프래그 비트에 나타나는 2개의 연속적인 "1"에 의해 상기 의사 랜덤 시퀀스를 인식하고 상기 공지의 비트 패턴을 최적으로 샘플링하기 위해 클럭당 데이터에 관련되는 CCLK와 DCLK에 대하여 최적의 상대적인 내부 지연을 결정한다. 이러한 최적의 지연은 상기 클럭에 관련되는 원하는 비트 정합을 달성하기 위해 상기 수신된 데이트 비트의 임시 위치를 조정함으로써 달성된다. 이는 상기 수신된 데이터가 상기 클럭에 의해 적절하게 샘플링되고 내부적으로 인식될 때까지 상기 수신된 데이터의 수신 경로에서의 지연을 조정함으로써 성취된다. 일단 동기가 달성되면, 즉, 상기 데이터 수신 경로에서의 적절한 지연이 결정되면, 상기 메모리 콘트롤러는 상기 SYNC 패턴을 전송하는 것을 중단하고, 상기 SLDRAM은 모든 조정이 완료된 후 정상적인 메모리 리드와 라이트 액세스에 사용될 수 있다.
상술한 바와 같은 조절 비트 패턴을 사용하는 종래의 동기 스킴(scheme)에 있어서, 모든 입력 데이터는 상기 데이터 지연을 상기 데이터가 입력 데이터 경로에서 유효한 데이터 "눈(eye)" 또는 "창(window)"의 중앙에 또는 중앙 근처에 위치시키기 위해 상기 클럭(CCLK 또는 DCLK)에 관련되는 샘플링 클럭 에지를 조정함으로써 상기 데이터에서 랫치하는데 사용된 클럭에 대하여 적절하게 정합될 수 있다.
하지만, 이러한 조절 절차는 각 입력 데이터 경로에 대하여 독립적으로 실시되는데, 이는 약간의 시간을 소요할 수 있고, 또한 심한 경우, 상이한 입력 데이터 경로의 데이터 "eye"를 클럭 신호의 상이한 에지에서 정합되게 할 수 있다.
예를 들면, 도 1은 대표적인 프래그 데이터 경로(FLAG)와 3개의 명령어 버스 데이터 경로(CA<0>,CA<1>,CA<2>)(실제로는 전형적인 SLDRAM 명령어 버스에 대하여 10개의 데이터 경로가 있다.)를 위한, 메모리 콘트롤러로부터 SLDRAM 모듈로 입력 하는 가공하지 않은 데이터를 나타낸다. 도시된 바와 같이, 대표적인 FLAG와 CA<0>,CA<1>,CA<2> 데이터 경로의 각각에 도달하는 데이터 위치는 모두 서로에 관련하여 스큐(skew)된다.
종래의 조절 절차가 상술한 15 비트 의사 랜덤 패턴을 사용하여 수행될 때, 각 입력 데이터 경로의 각 데이터 비트는 전형적인 데이터 경로(FLAG),(CA<0>),(CA<1>),(CA<2>)에 대하여 도 2에 도시된 바와 같이, 클럭 신호(CCLK)에 적절하게 직렬로 정합된다. 즉, 상기 클럭(CCLK) 에지는 각 데이터 경로의 각 데이터 비트에 대하여 상기 데이터 "eye" 또는 "window"의 중앙에 또는 중앙 근처에 있다. 하지만, 또한 도 2에 도시된 바와 같이, 하나의 데이터 경로의 데이터 비트는 또 다른 데이터 경로의 데이터 비트에 적절하게 정합되지 않는다. 예를 들면, 상기 CA<0> 데이터 경로의 데이터와 상기 FLAG 데이터 경로의 데이터의 위치가 서로 적절하게 정합되었을지라도 상기 데이터 둘은 CA<0>,CA<1>,CA<2> 데이터 경로의 데이터 비트에 관하여 부정합된다. 따라서, 비록 상기 클럭(CCLK)에 관련되는 각 데이터 라인의 직렬 조절이 달성되더라도 모든 데이터 경로를 가로지르는 병렬 방향으로 부정합의 가능성이 여전히 있다.
본 발명은 메모리 모듈, 예를 들어 SLDRAM을 입력하는, 복수의 입력 데이터 경로의 데이터의 정확한 정합을 직렬 방향과 병렬 방향의 양쪽 방향으로 제공한다. 우선, 직렬 데이터 정합이 입력 데이터 경로 중의 하나에 대하여 얻어지고, 그 다음에 나머지 데이터 경로가 이전에 정합된 데이터 경로에 병렬로 비트 방향으로(bit wise) 정합된다.
본 발명의 상기한 이점과 다른 이점 및 상기한 특징과 다른 특징은 첨부된 도면과 함께 제공되는 본 발명의 이하의 상세한 설명으로부터 더욱 명확히 이해될 것이다.
도 1은 메모리 장치의 4개의 상이한 입력 데이터 경로에 입력하는 가공하지 않은 데이터를 나타낸다.
도 2는 도 1에 도시된 상이한 데이터 경로에 입력하는 데이터 비트의 직렬 정합을 나타낸다.
도 3은 본 발명에 사용될 수 있는 SLDRAM 버스 토포로지(topology)를 나타낸다.
도 4는 도 3에 도시된 SLDRAM 모듈의 일부분을 나타낸다.
도 5는 도 4 회로의 동작에 사용된 타이밍 신호의 일부분을 나타낸 단순화된 타이밍도.
도 6은 도 3의 SLDRAM 시스템의 하나의 데이터 경로를 동기하는데 사용된 동기 기술의 그래픽 예를 나타낸다.
도 7은 본 발명에 사용된 동기를 위한 받아들일 수 있는 지연값의 패턴을 나타낸다.
도 8은 도 1에 도시된 입력 데이터 경로의 직렬 및 병렬 데이터 정합을 나타낸다.
도 9는 본 발명의 제 1 실시예를 구현하기 위한 전형적인 회로를 나타낸다.
도 10은 본 발명의 제 2 실시예를 구현하기 위한 전형적인 회로를 나타낸다.
도 11은 본 발명에 사용될 수 있는 2N 개의 16 비트 코드를 발생하기 위한 대표적인 회로도이다.
도 12는 본 발명에 따라 조절 구조와 프로세스 방법론을 적용하는 SLDRAM 메모리를 사용한 프로세서 기반 시스템을 나타낸다.
데이터 경로를 클럭 신호에 정합하는 개선된 방법이 2000년 5월 10일자로 출원된 미국 특허 출원번호 09/568,155(변리사 DOCKET NO. M4065.0269)에 상세하게 기술되어 있는데, 그 내용은 참조로 본 명세서에 포함되어 있다. 본 발명의 전후 관계를 제공하기 위해 상기 출원의 관련 부분이 설명될 것이다.
본 발명이 사용될 수 있는 SLDRAM 시스템이 도 3에 도시되어 있다. 상기 SLDRAM 시스템은 메모리 콘트롤러(13)에 의해 액세스되고 제어되는 복수개의 SLDRAM 모듈(11a,..,11n)을 포함한다. 상기 메모리 콘트롤러(13)는 반전 및 비반전 클럭 신호 경로의 클럭 신호(CCLK), 프래그 데이터 경로의 1 비트 프래그 신호(FLAG) 및 10 비트 명령어 버스(CAO-9)를 포함하는 SLDRAM 모듈(11a,..,11n)의 각각에 명령어 링크(COMMAND LINK)를 제공한다. 덧붙여, SLDRAM 입/출력 인에이블 신호(SI),(SO)가 상기 메모리 콘트롤러(13)에서 데이지(daisy) 체인 형태로 상기 SLDRAM 모듈(11a,..,11n)로 제공된다. 덧붙여, 양방향 데이터 버스(DQ0-17)가 양방 향 데이터 클럭(DCLK0),(DCLK1)과 마찬가지로 상기 메모리 콘트롤러(13)와 상기 SLDRAM 모듈(11a,..,11n)의 각각 사이에 제공된다. 상기 클럭(DCLK0)은 입/출력 데이터를 상기 SLDRAM 모듈로 그리고 상기 SLDRAM 모듈로부터 스트로브(strobe)하는데 사용되고, 상기 DCLK1 신호 경로를 위한 프로세스가 또한 간헐적으로 사용된다.
도 4는 SLDRAM 모듈(11a,..,11n) 중의 하나의 단순화된 관련 부분을 나타낸다. 이는 제어 로직 회로(21), 랫치(23),(25),(49),(59), 링 지연 장치이어도 좋은 지연장치(27),(29),(31),(55),(57),버퍼(35),(37),(39),(33),(45),(47),(51),(53), 지연 로크 루프(41), 멀티플렉서(43), 파이프라인 회로(61),(63), SRAM 입/출력 회로(65),(67) 및 각각의 메모리 뱅크Bank0 및 Bank1(69),(71). 2개의 메모리 뱅크가 도 4에 도시되었을지라도 이는 어떠한 갯수의 메모리 뱅크가 사용될 수 있는 바와 같이 단지 예시적이라는 것을 주지하여야 한다.
제어 로직 회로(21)는 상기 버스(CA0-9)의 명령어를 수신하여 분석하고 상기 메모리 뱅크(69),(71)의 입/출력 액세스 동작을 제어한다. 상기 제어 로직 회로(21)는 또한 상기 프래그 신호(FLAG)와 상기 클럭 신호(CCLK),(DCLK)를 수신한다.
상기 명령어 버스 경로(CA0-9) 각각의 신호는 상기 신호가 버퍼(39)에 의해 버퍼되고, 지연 장치(31)에 의해 지연되고, 버퍼(33)에 의해 버퍼된 클럭 신호(CCLK)에 의해 랫치됨에 따라 각각의 조정 가능한 링 지연 회로(27)를 거쳐서 각각의 랫치(23)로 전달된다.
상기 신호(CCLK)는 또한 버퍼(39)로부터 멀티플렉서(43)로 16개의 클럭 신호 를 제공하는 지연 로크 루프 회로(41)에 전달한다. 상기 멀티플렉서(43)는 18개의 클럭 출력 신호를 각각의 버퍼(45)를 거쳐 상기 메모리 뱅크(69),(71)로부터 출력되는 데이터를 랫치하는 18개의 랫치(49)에 제공한다. 상기 메모리 뱅크(69),(71)로부터의 출력 데이터는 I/O 버퍼로서 작용하는 SRAM(65),(67)로 전달되고 랫치(49)에 로딩되기 전에 파이프라인 회로(61)를 통과한다. 상기 랫치(49)에서 랫치된 출력 데이터는 각각의 버퍼 증폭기(47)에 제공되고 상기 버퍼 증폭기(47)로부터 데이터 버스(DQ)를 거쳐 도 3의 메모리 콘트롤러(13)로 전달된다.
메모리 뱅크(69),(71)에 입력되어야 할 데이터는 도 3의 메모리 콘트롤러(13)에 의해 데이터 버스(DQ)에 공급되고, 상기 데이터 버스의 각 경로의 게이트된(gated) 버퍼(51)를 통과하고 링 지연 장치(57)를 통과하여 랫치(59)로 전달되고, 파이프라인(63)을 통과한다. 상기 파이프라인(63)으로부터 상기 데이터 버스(DQ)의 입력 데이터가 버퍼 SRAM(65),(67)로 입력되고 메모리 뱅크(69),(71)로 입력된다.
상기 제어 로직 회로(21)는 또한 상기 메모리 콘트롤러가 명령어 버스(CA0-9)의 데이터의 라이트(WRITE) 명령어로 메모리 액세스 라이트(WRITE) 동작을 나타낼 때마다 인에이블(enable) 명령어(RXEN)를 발생시킨다. 상기 명령어(RXEN)는 상기 데이터 입력 버퍼(51)와 데이터 클럭 입력 버퍼(53)를 인에이블시킨다. 상기 데이터 클럭(DCLK)은 게이트된 버퍼(53), 지연 회로(55)를 통과하고, 상기 데이터 버스(DQ)의 입력 데이터를 랫치하기 위해 랫치(59)를 제어하는데 사용된다.
상기 SLDRAM 모듈(11a,..,11n)에 의해 수행되는 여러 가지 메모리 동작의 적 절한 타이밍을 보장하기 위해 도 4 회로는 입력 데이터가 클럭 신호(CCLK),(DCLK)에 의해 적절하게 타이밍되는 것을 보장하기 위해 동기되어야 한다. 이것 때문에, 그리고 2000년 5월 10일 미국 특허 출원 번호 09/568,155(변리사 docket M4065,0269)에 따라 2N개의 비트 동기 패턴은 상기 데이터 패턴이 상기 지연된 클럭 신호(CCLK)에 의해 랫치(23),(25)에서 샘플링되는 동안 데이터 입력 경로(CA0-9)의 각각과 프래그(FLAG)에 인가된다. 상기 제어 로직 회로(21)는 상기 데이터 샘플링이 수행됨에 따라 링 지연(27),(29)의 모든 가능한 지연 지점을 통과위치를 스텝하고, 상기 2N 개의 비트 패턴의 정확한 샘플링과 인식을 위해 상기 링 지연(27),(29)에 대한 지연값이 제공하는 것을 나타내는 패턴을 저장한다. 이러한 방식으로 제어 로직 회로(21)가 상기 명령어 데이터 경로(CA0-9)에 대한 상기 링 지연(27)의 각각과, 상기 프래그 입력 경로에 대한 링 지연(29)에 대한 받아들일 수 있는 지연의 "eye" 또는 "window"를 구축한다. 일단 받아들일 수 있는 지연의 "window"가 상기 링 지연(27)의 각각과 상기 링 지연(29)에 대해 알려지면, 상기 제어 로직 회로(21)는 "최적(best)" 지연값을 대략 상기 창(window)의 중간에 있는 값으로 결정한다. 상술한 바와 같이, 2N 개의 16 비트가 이러한 목적을 위해 사용될지라도 조절은 또한 상기 참조된 SLDRAM 명세서에 기술된 바와 같이, 예를 들어 15개의 비트 의사 랜덤 패턴을 갖는 2N-1 개의 비트 패턴을 사용함으로써 달성될 수 있다.
상기 조절 프로세스를 설명하기 위해 상기 플래그 데이터 경로(FLAG)에 나타 나는 데이터의 조절을 2N 개의 16 비트 동기 패턴을 사용하여 설명하기로 하고, 동일한 조절 프로세스가 또한 상기 명령어 버스(CA0-9)의 데이터 경로의 하나와 상기 데이터 버스(DQ)(상기 DQ 버스 데이터 경로에 대해 상기 신호(DCLK)가 클럭킹을 위해 사용될지라도)의 수신 데이터 경로의 하나에서 실시될 수 있는 것으로 이해되어야 한다. 도 5는 상기 클럭 신호(CCLK), 상기 프래그 신호(FLAG), 상기 명령어 버스 신호(CMD), 데이터 버스 신호(DQ/DBUS) 및 데이터 스트로브 신호(DCLK)의 타이밍 관계를 보여주는 단순화된 타이밍도를 나타낸다. 도시된 바와 같이, 상기 데이터 버스(DBUS)의 경로(DQ)의 4 비트 데이터는 상기 데이터 스트로브 신호(DCLK)의 초기 프리앰블(PREAMBLE) 부분이 나타난 후 상기 데이터 클럭 신호(DCLK)의 4개의 일련의 포지티브와 네거티브 천이에서 클럭된다. 상기 명령어 신호 경로(CA0-9)와 상기 프래그 경로(FLAG)에 있는 데이터는 상기 명령어 클럭 신호(CCLK)의 일련의 포지티브와 네거티브 천이에 의해 클럭된다.
도 4로 돌아가면, 상기 프래그 신호 경로에 입력하는 데이터는 링 지연 회로(29)를 통과하고 상기 명령어 클럭 신호(CCLK)에 의해 랫치(25)에서 랫치되는 것을 알 수 있다. 이러한 데이터는 그 다음에 직렬로 제어 로직 회로(21)에 인가된다. 조절 주기 동안에 공지의 2N 비트 동기 패턴이 도 7의 프리 러닝 클럭 신호(CCLK)와 함께 도 3의 메모리 콘트롤러(13)에 의해 상기 프래그 경로에 인가된다. 상기 제어 로직 회로(21)는 2N 개의 비트 조절 패턴이 상기 제어 로직 회로(21) 에서 저장 및 생성됨에 따라 상기 2N 개의 비트 조절 패턴이 무엇인지를 인지하고 상기 프래그 데이터 경로의 입력하는 반복 패턴을 랫치(25)로부터 될 1 비트씩 읽는다. 이렇게 할 때 상기 제어 로직 회로(21)가 먼저 상기 프래그 경로에 대한 링 지연(29)을 하나의 공지된 지연 셋팅(setting)으로 정한다. 그 다음에, 상기 제어 로직 회로(21)는 랫치(25)로부터 연속 수신되는 비트 패턴이 상기 인지된 동기 비트 패턴에 매치(match)하는 지 여부를 알기 위해 상기 연속 수신되는 비트 패턴을 검사한다. 상기 프래그 경로의 상기 동기 패턴 데이터의 타이밍이 상기 CCLK 신호의 천이와 정합하면, 정확한 비트 패턴이 랫치(25)의 출력에서 인식되지 않고 상기 제어 로직 회로(21)가 링 지연(29)의 이전의 지연 셋팅으로부터 임의의 양만큼 옵셋된 그 다음의 지연 셋팅에 링 지연(29)을 조정할 것이다. 제어 로직 회로(21)는 랫치(25)로부터 나타나는 비트 패턴이 상기 인지된 동기 비트 패턴에 매치하는 지 여부를 알기 위해 상기 랫치(25)로부터 나타나는 비트 패턴을 또 다시 계속 검사할 것이다. 그렇지 아니하면, 제어 로직 회로(21)는 정확한 2N 개의 비트가 인식될 때까지 상기 링 지연(29)의 지연값을 계속 증가시키고 샘플링과 검사 프로세스를 반복한다. 상기 정확한 동기 비트 패턴이 랫치(25)의 출력에서 인식될 때 상기 조절 프로세스를 중단하는 대신에 상기 제어 로직 회로(21)는 실제적으로 링 지연(29)의 모든 가능한 지연값을 스텝(step through)하고 어느 지연이 상기 2N 개의 비트 동기 패턴의 적절한 인식을 했는 지를 기억한다. 그 다음에, 상기 제어 로직 회로(21)가 상기 2N 개의 비트 동기 패턴의 적절한 인식을 만들은 모든 지연값 사이의 개략적인 중앙에 있는 값을 상기 링 지연(29)에 대한 최종 지연값으로서 선택한다.
도 6은 랫치(25)에서 데이터와 랫치하는 클럭 신호(CCLK)와 함께 2N 비트 동기 패턴의 4개의 연속적인 비트(<0>,<1>,<2>,<3>)에 대한 데이터 엔비로프(envelope) 또는 "eye"를 나타낸다. 상기 데이터 엔비로프와 제어 데이터 클럭(CCLK)의 관련 타이밍은 10개 가능성의 CCLK1...10 즉, 링 지연 장치(29)에 대한 10개의 가능한 지연값으로 나타난다. 상기 데이터 엔비로프의 시작과 끝은 상기 프래그 경로의 데이터가 불안정하여 상기 데이터의 잘못된 샘플링을 가져오는 곳이다. 도시된 바와 같이, 신뢰할만한 데이터 캡처(DATA CAPTURE)가 관련 타이밍 지점(C4 내지 C7)에서 발생하는 한편, 신뢰하지 못할 데이터 캡처가 관련 타이밍 지점(C1, ..C3과 C8...C10)에서 발생한다. 이들은 제어 로직 회로(21)에서 상기 2N 비트 동기 패턴이 적절하게 인식된 지연값(D4,...D7)으로서 나타난다.
도 7은 2N 비트 동기 패턴이 인식되지 않았음을 나타내는 "0" 로직 스테이트와, 상기 2N 비트 동기 패턴의 적절한 인식을 나타내는 지연값(D4..D7)에 대한 로직 스테이트 "1"을 보여주는 제어 로직 회로(21)에서 지연값(D1...D3과 D8..D10)이 어떻게 나타나는 지를 도시한다. 간단함을 위해 상기 명령어 클럭 신호(CCLK)에 대한 단지 10개만의 데이터의 관련 지연 스테이트가 도시되었을지라도 실제로는 링 지연 장치(29)를 위한 더욱 많은 가능한 지연 스테이지와 도 7에 도시된 지연 스테 이트 패턴이 있을 수 있다.
일단 도 7에 도시된 상기 지연 스테이트 패턴이 제어 로직 회로(21)에 의해 개발되면, 제어 로직 회로(21)는 링 지연 장치(29)의 최종 지연값으로서 상기 2N 비트 동기 패턴의 적절한 인식을 만들은 상기 지연값, 예를 들면 D4..D7의 중앙에 개략적으로 있는 지연값을 선택한다. 도시된 예에서는 최종의 지연이 D5 또는 D6으로서 선택될 것이다. 일단 상기 값이 링 지연 장치(29)에 대하여 정해지면, 상기 프래그 데이터 경로가 조절된다.
상기 동일한 조절 절차가 또한 CMD 데이터 경로(CA0-9)의 각각 및 DQ 버스의 데이터 경로의 각각에 인가될 수 있을지라도, (상기 DQ 버스에 대하여 상기 데이터 클럭(DCLK)이 상술한 바와 같이, 상기 DQ 버스의 데이터 경로의 각각에 있는 랫치(59)의 데이터를 랫치하는데 사용되는 것을 제외하면) 이는 모든 입력 데이터 경로를 가로지르는 병렬 데이터 정합을 보장하지 않을 것이다.
앞서 언급한 바와 같이, 심한 경우 데이터 경로의 독립적인 직렬 정합은 도 2를 도 8과 비교함으로써 알 수 있는 데이터 라인의 병렬 방향으로 비트(bit wise) 에러를 만들어낼 수 있다. 도 2는 데이터 경로(FLAG,CA<0>,CA<1>,CA<2>)가 각 직렬의 정합을 가지나 병렬의 정합을 갖지 않는 예를 나타낸다. 그 결과는 각 데이터 경로가 클럭에 정합하여 상기 클럭의 (도 2에 상측부에 도시된) 상승 에지와 하강 에지에 각 데이터 경로에 대하여 각 데이터 눈(eye)의 중앙에 정합한다. 하지만, 상기 CA<1>,CA<2>의 초기의 비트는 부정확한 클럭 에지에 정합하여 나머지 데이터 경로에 관련된 병렬 정합 에러를 가져온다.
이에 반하여, 도 8은 직렬 및 병렬 정합을 한 후의 동일한 데이터 경로(FLAG,CA<0>,CA<1>,CA<2>)를 나타낸다. 각 데이터 경로는 상승 에지 또는 하강 에지에(직렬 정합) 정확하게 중심하는 데이터 눈(eye)과, 모든 데이터 경로를 가로지르는(병렬 정합) 해당 비트 매치를 갖는다.
따라서, 본 발명에서는 데이터 라인의 하나, 예를 들어 프래그(FLAG)는 먼저 도 1 내지 도 7을 참조하여 상술한 절차를 사용하여 직렬 조절된다. 그 다음에, 동일 방식으로 나머지 데이터 라인을 조절하는 대신에 상기 나머지 데이터 라인은 이전에 조절된 데이터 라인, 예를 들어 프래그 데이터 경로에 조절된다. 이를 실시하는 방식은 도 9와 도 10을 참조하여 다음에 설명될 것이다.
도 9는 데이터 경로(FLAG, CA0-9, DQ0-17)를 대표하는 데이터 경로(FLAG,CA<0>,CA<1>,CA<2>)에 대하여 복수개의 비교 회로(73a),(73b),(73c)를 포함하는 제어 로직 회로(21)의 일부분을 나타낸다. 상기 데이터 경로(FLAG, CA0-9)가 CCLK에 정합되는 한 상기 데이터 경로(DQ0-17)가 DCLK에 정합된다.
입력 데이터 경로의 하나, 예를 들어 프래그(FLAG)가 도 1 내지 도 7을 참조하여 상술한 방식으로 직렬 정합된 후 상기 제어 로직 회로(21)는 그 다음에 상기 정합된 데이터 경로, 예를 들어 프래그(FLAG)의 새로이 정합된 조절 패턴을 정합되어야 할 데이터 라인, 예를 들어 CA<0>로부터의 조절 패턴과 비교한다. 상기 로직 제어 회로(21)는 상기 CA<0>의 링 지연(29a)에 대하여 초기의 지연값을 정하고, 이전에 정합된 데이터 경로의 랫치 회로(23)로부터의 출력을 상기 조절을 겪은 데이 터 경로의 랫치 회로(25a)의 출력과 비교한다. 비교 회로(73a)에 의해 검출된 바와 같이, 패턴 매치가 없으면, 상기 로직 제어 회로(21)는 링 지연(29a)을 증가시키고 또 다시 랫치(23),(25a)로부터 나타나는 조절 패턴의 비교를 검사한다. 상기 링 지연(29a)을 증가시키고 상기 랫치(23),(25a)로부터의 조절 패턴의 매치를 검사하는 상기 프로세스는 매치가 발견될 때까지 계속할 것이다. 일단 매치가 발견되면, 상기 로직 제어 회로(21)는 여전히 계속하여 상기 링 지연(29a)을 증가시키고 조절 패턴을 비교하고 상기 로직 제어 회로(21)가 패턴 매치가 발견되지 않는 지연값을 포함하여 모든 가능한 지연값을 거쳐 상기 링 지연(29a)을 증가시킬 때까지 매치가 발생하는 지 여부를 파악할 것이다. 이는 데이터 경로(CA<0>)의 데이터가 상기 프래그 데이터 경로의 데이터와 병렬 정합될 뿐만 아니라 직렬 정합된다. 상기 로직 제어 회로(21)는 그 다음에 링 지연(29a)에 대한 지연값을 상기 랫치(23),(25a)로부터 나타나는 조절 패턴의 매치를 만들은 지연값의 중앙 또는 중앙 근처의 값으로 정할 것이다. 상기 데이터 (CA<0>)가 상기 이전의 정합된 프래그 데이터 경로에 정합되는 한, 나머지 데이터 경로, 예를 들어 CA<1>,CA<2>는 동일한 동시 정합을 겪을 수 있다. 상기 나머지 데이터 경로를 동시에 조절하는 대신에 상기 이전의 정합된 프래그 데이터 경로에 각각 연속적으로 정합하는 것이 또한 가능하다.
또한, 상기 로직 제어 회로(21)는 또한 조절되어야 할 다음의 데이터 경로를 방금 조절된 데이터 경로에 비교하고 최종 지연값이 선택될 때까지 상술한 방식으로 새로운 데이터 경로에 대해 상기 링 지연의 증가 조정을 제어하도록 구성될 수 있다. 이는 이전에 정합된 데이터 경로, 예를 들어 링 지연(29a)을 포함하는 DQ<0> 가 링 지연(57b)을 포함하는 일련의 다음 데이터 경로(DQ<1>)와 정합되는 도 10에 도시된다. 상기 실시예는 DQ0-17 데이터 버스에 대하여 데이터 경로를 사용하는 것으로 도시되어 있다. 일단 제 1 데이터 경로, 예를 들어 DQ0가 도 1 내지 도 7을 참조하여 기술된 기술을 사용하여 DCLK에 직렬 정합되면, 나머지 DQ1-17 데이터 경로는 그 다음에 뒤이은 부정합된 데이터 경로의 조절 패턴을 이전에 정합된 데이터 경로에 있는 조절 패턴에 비교함으로써 정합될 수 있다. 하나의 예에서, 각 데이터 경로는 직전의 방금 정합된 데이터 경로에 정합될 수 있다. 따라서, 상기 DQ0가 제 1 직렬 정합된 데이터 경로이면, 그 다음 데이터 경로(DQ1)가 그 이전의 정합된 DQ0 경로에 정합된다. 이것 때문에 제어 로직 회로(21)는 정합된 데이터 경로(DQ0)의 조절 패턴을 상기 DQ1 데이터 경로의 조절 패턴과 비교함으로써 링 지연(57b)을 포함하는 DQ1 데이터 경로를 링 지연(57a)을 포함하는 이전의 정합된 DQ0 데이터 경로에 정합하는 비교 회로(83a)를 포함한다. 상술한 바와 같이, 상기 제어 로직 회로(21)는 링 지연(57b)의 모든 가능한 지연값을 스텝(step through)하여 데이터 경로(DQ<0>,DQ<1>)의 조절 패턴의 일치를 만드는 지연을 파악하고, 받아들일 수 있는 중앙에 또는 중앙 근처에 있는, 지연(57b)에 대한 최종 지연값을 선택한다. 마찬가지로, 비교 회로(83b)는 링 지연(57c)을 포함하는 데이터 경로(DQ<2>)의 조절 패턴을 링 지연(57b)을 포함하는 이전의 정합된 데이터 경로(DQ<1>)의 조절 패턴과 정합한다.
동일 방식으로 기타 부정합된 데이터 경로(DQ<X>)가 앞서 정합된 데이터 경로(DQ<X-1>)에 정합된다. 따라서, 상기 제어 로직 회로(21)는 모든 데이터 경로를 스텝(step through)하여 모든 데이터 경로가 조절될 때까지 직전의 조절된 데이터 경로에 조절 중인 경로의 링 지연을 정합시킨다.
언급된 바와 같이, 제 1 데이터 경로, 예를 들어 DQ<0>에 대한 직렬 정합 절차는 2000년 5월 10일자로 출원된 미국 특허 출원번호 09/568,155(변리사 DOCKET NO. M4065.0269)에 기술된 개선된 2N 개의 조절 패턴 또는 상기한 SLDRAM 명세서에 기술된 2N-1 개의 조절 패턴을 사용할 수 있다.
반복하는 16 비트 패턴을 만들기 위해 N=4인 2N 비트 패턴을 생성하기 위한 회로가 도 11에 도시되어 있다. 상기 회로는 비트 포지션<0><1><2><3>을 갖는 4단 시프트 레지스터(51), 시프트 레지스터(51)의 <0><1><2> 출력에 각각 연결된 3개의 입력을 갖는 노아(NOR) 게이트(53), 시프트 레지스터(51)의 출력<3>과 노아 게이트(53)의 출력에 각각 연결된 2개의 입력을 갖는 배타적 오아 게이트(55) 및 배타적 오아 게이트(55)의 출력과 시프트 레지스터(51)의 제 2단 출력<0>에 각각 연결된 1쌍의 입력을 갖는 배타적 오아 게이트(57)를 포함한다. 상기 배타적 오아 게이트(57)의 출력이 시프트 레지스터(51)의 단<0>에 입력으로서 인가된다. 상기 클럭 신호(CLK)(또는 DCLK)가 시프트 레지스터(51)에 인가된다. 상기 시프트 레지스터(51)가 초기에 단<0><1><2><3>에서 모두 제로 "0"으로 시드(seed)될 수 있고 상기 시프트 레지스터(51)가 반복하는 16 비트 패턴 "1111010110010000"을 생성할 것이다. 상기 패턴은 상기 SLDRAM 명세서에 기술된 15 의사 랜덤 비트 패턴 "111101011001000"과 유사하지만, 추가 비트, 예를 들어 상기 15 비트에 추가된 "0"을 포함한다. 회로에서 상기 반복하는 비트 패턴을 생성하는 대신에 상기 패턴은 또한 조절 동안에 도 3의 메모리 콘트롤러(13)에 저장될 수 있고 반복적으로 독출될 수 있다.
상술한 바와 같이 상기 조절 구조와 동작을 포함하는 메모리 장치는 도 12에 도시된 형태의 프로세서 기반 시스템에 사용될 수 있다. 상기 프로세서 기반 시스템(90)은 프로세서(94), 메모리 회로(96) 및 입/출력 장치(92)를 포함한다. 상기 메모리 회로(96)는 본 발명에 따라 설명된 바와 같은 상기 조절 구조 동작을 포함한다. 상기 메모리 회로는 SLDRAM을 포함하는 어떠한 형태의 DRAM 장치가 될 수 있다. 덧붙여, 상기 프로세서(94) 자체는 본 발명의 조절 구조를 포함하는 온 칩(on-chip) 메모리 장치를 사용하고 본 발명에 따라 동작하는 집적화된 프로세서가 될 수 있다.
이상의 설명에서 본 발명의 장치와 방법은 클럭 싸이클당 2번 즉, 상기 클럭의 상승 에지와 하강 에지에서 데이터를 클럭하는(즉, 데이터를 리드하거나 라이트하는) 메모리 장치에 관하여 설명되었다. 하지만, 본 발명은 클럭 싸이클당 1번, 예를 들어 상기 클럭의 상승 에지 또는 하강 에지 중 하나에서 데이터를 클럭하는 장치를 포함하는, 조절이 수행되는 어떠한 메모리 장치에 사용될 수 있다.
본 발명이 전형적인 실시예를 참조하여 설명되고 도시되었지만, 본 발명의 사상이나 영역을 벗어나지 않으면서 여러 가지 변형이 이루어질 수 있고, 동등물이 대체될 수 있다. 따라서, 본 발명은 상술한 설명에 의해 제한되는 것으로 이해되어서는 아니 되고 첨부된 청구범위의 영역에 의해 제한되어야만 한다.

Claims (104)

  1. 메모리 장치의 데이터 경로를 조절하는 방법에 있어서,
    상기 메모리 장치의 제 1 데이터 경로의 데이터를 클럭하기 위한 클럭 신호에 관련되는 상기 제 1 데이터 경로에 있는 데이터를 정합하기 위해 상기 메모리 장치의 제 1 데이터 경로를 조절하는 단계; 및
    상기 제 1 데이터 경로로부터의 조절된 데이터를 사용하여 상기 클럭 신호에 관련되는 상기 메모리 장치의 제 2 데이터 경로에 있는 데이터를 정합하기 위해 상기 제 2 데이터 경로를 조절하는 단계를 포함하되,
    상기 제 1 데이터 경로의 조절은
    반복하는 제 1 조절 패턴을 주기 동안 생성시키는 단계;
    상기 제 1 조절 패턴을 상기 제 1 데이터 경로에 인가하는 단계; 및
    상기 인가된 제 1 조절 패턴과 상기 클럭 신호를 사용하여, 상기 제 1 데이터 경로의 지연 요소를 제 1 조절 패턴의 신뢰할 수 있는 검출을 이루는 지연값으로 조정하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 데이터 경로를 조절하는 방법.
  2. 제 1 항에 있어서, 상기 제 1, 2 데이터 경로 중의 하나로부터의 조절된 데이터를 사용하여 상기 클럭 신호에 관련되는 상기 메모리 장치의 제 3 데이터 경로에 있는 데이터를 정합하기 위해 상기 제 3 데이터 경로를 조절하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 데이터 경로를 조절하는 방법.
  3. 제 2 항에 있어서, 상기 제 3 데이터 경로가 상기 제 1 데이터 경로로부터의 조절된 데이터를 사용하여 조절되는 것을 특징으로 하는 메모리 장치의 데이터 경로를 조절하는 방법.
  4. 제 2 항에 있어서, 상기 제 3 데이터 경로가 상기 제 2 데이터 경로로부터의 조절된 데이터를 사용하여 조절되는 것을 특징으로 하는 메모리 장치의 데이터 경로를 조절하는 방법.
  5. 제 1 항에 있어서, 상기 제 1 데이터 경로가 프래그 데이터 경로와 명령어 버스의 데이터 경로 중 하나이고, 상기 제 2 데이터 경로가 상기 프래그 데이터 경로와 상기 명령어 버스의 데이터 경로 중 다른 하나인 것을 특징으로 하는 메모리 장치의 데이터 경로를 조절하는 방법.
  6. 제 1 항에 있어서, 상기 제 1 데이터 경로가 데이터 버스의 데이터 경로이고 상기 제 2 데이터 경로가 상기 데이터 버스의 또 다른 데이터 경로인 것을 특징으로 하는 메모리 장치의 데이터 경로를 조절하는 방법.
  7. 제 1 항에 있어서, 상기 제 2 데이터 경로의 상기 조절은 상기 제 1, 2 데이터 경로의 조절 데이터의 일치를 이루기 위해 상기 제 1 데이터 경로로부터의 조절된 데이터를 상기 제 2 데이터 경로로부터의 조절되지 않은 데이터와 비교하고 상기 제 2 데이터 경로의 지연을 조정하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 데이터 경로를 조절하는 방법.
  8. 제 2 항에 있어서, 상기 제 3 데이터 경로의 상기 조절은 상기 제 3 데이터 경로와 상기 1, 2 데이터 경로 중의 하나의 조절 데이터의 일치를 이루기 위해 상기 제 1, 2 데이터 경로 중 하나로부터의 조절 데이터를 상기 제 3 데이터 경로로부터의 조절되지 않은 데이터와 비교하고 상기 제 3 데이터 경로의 지연을 조정하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 데이터 경로를 조절하는 방법.
  9. 삭제
  10. 제 1 항에 있어서, 상기 지연 요소를 초기 지연값으로 정하는 단계; 상기 클럭 신호를 사용하여 상기 제 1 데이터 경로의 상기 지연 요소의 출력을 샘플링하는 단계; 및 상기 제 1 조절 패턴이 상기 초기 지연값에서 확실하게 검출되는 지 여부를 결정하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 데이터 경로를 조절하는 방법.
  11. 제 10 항에 있어서, 상기 제 1 조절 패턴이 확실하게 검출되지 않으면, 상기 제 1 데이터 경로의 상기 지연값을 또 다른 지연값으로 변경시키는 단계; 또 다시 상기 지연 요소의 출력을 샘플링하는 단계; 및 상기 제 1 조절 패턴이 확실하게 검출되는 지 여부를 결정하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 데이터 경로를 조절하는 방법.
  12. 삭제
  13. 제 1 항에 있어서, 상기 제 1 데이터 경로의 조정 가능한 지연 요소를 초기 지연값으로 정하는 단계,
    상기 클럭 신호로 상기 조정 가능한 지연 요소의 출력을 샘플링하는 단계,
    상기 제 1 조절 패턴이 확실하게 검출되는 지 여부를 결정하는 단계, 및
    복수개의 가능한 지연값에 대하여 상기 지연값으로 정하는 단계, 샘플링하는 단계 및 상기 결정하는 단계를 반복하여, 상기 가능한 지연값의 어느 것이 상기 제 1 조절 패턴의 확실한 검출을 이루는 지를 결정하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 데이터 경로를 조절하는 방법.
  14. 제 13 항에 있어서, 상기 지연 요소의 최종 셋팅으로서 상기 지연값 중 상기 제 1 조절 패턴의 확실한 검출을 이루는 하나를 선택하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 데이터 경로를 조절하는 방법.
  15. 삭제
  16. 삭제
  17. 제 1 항에 있어서, 상기 제 1 조절 패턴이 2N 개의 비트 패턴인 것을 특징으로 하는 메모리 장치의 데이터 경로를 조절하는 방법.
  18. 제 1 항에 있어서, 상기 제 1 조절 패턴이 2N-1 개의 비트 패턴인 것을 특징으로 하는 메모리 장치의 데이터 경로를 조절하는 방법.
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 메모리 장치의 복수개의 데이터 경로를 조절하는 방법에 있어서,
    상기 메모리 장치의 제 1 데이터 경로의 데이터를 클럭하기 위한 클럭 신호에 관련되는 상기 제 1 데이터 경로에 있는 데이터의 타이밍을 정합하기 위해 상기 메모리 장치의 제 1 데이터 경로를 조절하는 단계; 및
    상기 제 1 데이터 경로와 나머지 데이터 경로의 데이터의 직렬 및 병렬 정합을 이루도록 상기 나머지 데이터 경로의 각각에 있는 데이터를 상기 제 1 데이터 경로의 조절된 데이터와 정합하기 위해 상기 메모리 장치의 나머지 데이터 경로를 조절하는 단계를 포함하되,
    상기 제 1 데이터 경로의 조절은
    반복하는 제 1 조절 패턴을 주기 동안 생성시키는 단계;
    상기 제 1 조절 패턴을 상기 제 1 데이터 경로에 인가하는 단계; 및
    상기 인가된 제 1 조절 패턴과 상기 클럭 신호를 사용하여, 상기 제 1 데이터 경로의 지연 요소를 제 1 조절 패턴의 신뢰할 수 있는 검출을 이루는 지연값으로 조정하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 복수개의 데이터 경로를 조절하는 방법.
  24. 제 23 항에 있어서, 상기 나머지 데이터 경로는 상기 나머지 데이터 경로의 각각의 조절되지 않은 데이터를 상기 제 1 데이터 경로의 조절된 데이터에 비교하고 상기 나머지 데이터 경로의 각각의 지연 요소를 상기 나머지 데이터 경로의 각각이 상기 제 1 데이터 경로의 조절된 데이터와 정합되는 데이터를 갖도록 조정함으로써 조절되는 것을 특징으로 하는 메모리 장치의 복수개의 데이터 경로를 조절하는 방법.
  25. 제 24 항에 있어서, 상기 나머지 데이터 경로의 각각이 상기 제 1 데이터 경로에 동시에 조절되는 것을 특징으로 하는 메모리 장치의 복수개의 데이터 경로를 조절하는 방법.
  26. 삭제
  27. 삭제
  28. 삭제
  29. 메모리 회로의 입력 데이터 경로를 조절하기 위한 디지털 회로에 있어서,
    클럭 신호가 전송되는 입력 클럭 신호 경로;
    제 1 데이터 경로;
    제 2 데이터 경로; 및
    상기 클럭 신호에 관련되는 상기 제 1 데이터 경로에 있는 데이터를 정합하기 위해 연결된 제어 로직 회로를 포함하되,
    상기 제어 로직 회로가 상기 제 2 데이터 경로에 있는 데이터를 상기 제 1 데이터 경로의 정합된 데이터와 정합시킴으로써 상기 클럭 신호에 관련되는 상기 제 2 데이터 경로에 있는 데이터를 더욱 정합하는 것을 특징으로 하는 메모리 회로의 입력 데이터 경로를 조절하기 위한 디지털 회로.
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  31. 삭제
  32. 삭제
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  38. 삭제
  39. 삭제
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  43. 삭제
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  45. 삭제
  46. 삭제
  47. 삭제
  48. 메모리 모듈;
    상기 메모리 모듈에 연결된 메모리 콘트롤러; 및
    상기 메모리 모듈에 입력되는 데이터를 조절하기 위한 조절 회로를 포함하되,
    상기 조절 회로가
    클럭 신호가 전송되는 입력 클럭 신호 경로;
    제 1 데이터 경로;
    제 2 데이터 경로; 및
    상기 클럭 신호에 관련되는 상기 제 1 데이터 경로에 있는 데이터를 정합하기 위해 연결된 제어 로직 회로를 포함하되,
    상기 제어 로직 회로가 상기 제 2 데이터 경로에 있는 데이터를 상기 제 1 데이터 경로의 정합된 데이터와 정합시킴으로써 상기 클럭 신호에 관련되는 상기 제 2 데이터 경로에 있는 데이터를 더욱 정합하는 것을 특징으로 하는 반도체 메모리 회로.
  49. 제 48 항에 있어서, 상기 제어 로직 회로는 상기 제 1 데이터 경로에 있는 상기 정합된 데이터를 상기 제 2 데이터 경로에 있는 상기 데이터와 비교하는 비교 회로를 포함하되, 상기 제어 로직 회로가 상기 클럭 신호에 관련되는 상기 제 2 데이터 경로에 있는 상기 데이터를 정합하기 위해 상기 비교의 결과를 사용하는 것을 특징으로 하는 반도체 메모리 회로.
  50. 제 49 항에 있어서, 상기 제 1 데이터 경로에 제 1 지연 요소를 더 포함하되, 상기 제어 로직 회로가 상기 클럭 신호에 관련되는 상기 제 1 데이터 경로의 데이터를 정합하기 위해 상기 제 1 지연 요소의 지연값을 조정하는 것을 특징으로 하는 반도체 메모리 회로.
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  54. 제 48 항에 있어서, 제 3 데이터 경로를 더 포함하되, 상기 제어 로직 회로가 상기 제 1, 2 데이터 경로 중 하나로부터의 정합된 데이터를 사용하여 상기 클럭 신호에 관련되는 상기 제 3 데이터 경로에 있는 데이터를 정합하기 위해 연결되는 것을 특징으로 하는 반도체 메모리 회로.
  55. 제 54 항에 있어서, 상기 제어 로직 회로가 상기 제 1 데이터 경로로부터의 정합된 데이터를 사용하여 상기 클럭 신호에 관련되는 상기 제 3 데이터 경로에 있는 데이터를 정합하는 것을 특징으로 하는 반도체 메모리 회로.
  56. 제 54 항에 있어서, 상기 제어 로직 회로가 상기 제 2 데이터 경로로부터의 정합된 데이터를 사용하여 상기 클럭 신호에 관련되는 상기 제 3 데이터 경로에 있는 데이터를 정합하는 것을 특징으로 하는 반도체 메모리 회로.
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  58. 삭제
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  60. 제 48 항에 있어서, 상기 제 1, 2 데이터 경로에 있는 상기 데이터는 짝수개의 비트 위치(position)를 갖는 반복적인 비트 패턴인 것을 특징으로 하는 반도체 메모리 회로.
  61. 제 60 항에 있어서, 상기 비트 패턴이 의사 랜덤 홀수개의 비트 패턴에 추가되는 추가 비트를 포함하는 것을 특징으로 하는 반도체 메모리 회로.
  62. 삭제
  63. 제 48 항에 있어서, 복수개의 다른 데이터 경로와 복수개의 각각의 비교 회로를 더 포함하되, 상기 각각의 비교 회로가 상기 제 1 데이터 경로에 있는 상기 정합된 데이터를 상기 각각의 다른 데이터 경로에 있는 데이터와 비교하고, 상기 제어 로직 회로가 상기 클럭 신호에 관련되는 상기 각각의 다른 데이터 경로에 있는 데이터를 정합하기 위해 상기 각각의 비교의 결과를 사용하는 것을 특징으로 하는 반도체 메모리 회로.
  64. 제 48 항에 있어서, 복수개의 다른 데이터 경로와 복수개의 각각의 비교 회로를 더 포함하되, 상기 각각의 비교 회로가 인접한 다른 데이터 경로에 있는 이전에 정합된 데이터를 상기 각각의 다른 데이터 경로에 있는 데이터와 순차적으로 비교하고, 상기 제어 로직 회로가 상기 클럭 신호에 관련되는 상기 각각의 다른 데이터 경로에 있는 데이터를 이후에 정합하기 위해 상기 각각의 비교의 결과를 사용하는 것을 특징으로 하는 반도체 메모리 회로.
  65. 제 63 항에 있어서, 상기 각각의 다른 데이터 경로에 복수개의 각각의 지연 요소를 더 포함하되, 상기 제어 로직 회로가 상기 각각의 다른 데이터 경로에 있는 데이터를 상기 클럭 신호에 정합하기 위해 상기 각각의 비교에 따라 상기 각각의 지연 요소의 지연값을 조정하는 것을 특징으로 하는 반도체 메모리 회로.
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  67. 프로세서; 및
    상기 프로세서에 연결된 집적화된 메모리 회로를 포함하며;
    상기 집적화된 메모리 회로는, 조절 회로를 포함하고, 상기 조절 회로는,
    클럭 신호가 전송되는 입력 클럭 신호 경로;
    제 1 데이터 경로;
    제 2 데이터 경로; 및
    상기 클럭 신호에 관련되는 상기 제 1 데이터 경로에 있는 데이터를 정합하기 위해 연결된 제어 로직 회로를 포함하고,
    상기 제어 로직 회로가 상기 제 2 데이터 경로에 있는 데이터를 상기 제 1 데이터 경로의 정합된 데이터와 정합시킴으로써 상기 클럭 신호에 관련되는 상기 제 2 데이터 경로에 있는 데이터를 더욱 정합하는 것을 특징으로 하는 프로세서 기반 시스템.
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