KR100538182B1 - 다채널 비디오 디코더 및 디코딩 방법 - Google Patents

다채널 비디오 디코더 및 디코딩 방법 Download PDF

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Abstract

복수의 단일 채널 데이터 보간 비디오 디코딩 회로; 복수의 단일 채널 데이터 보간 비디오 디코딩 회로에서 출력되는 비디오 스트림 데이터를 다중화하는 비디오 스트림 멀티플랙서; 및 복수의 단일 채널 데이터 보간 디코딩 회로 및 비디오 스트림 멀티플랙서에 클럭을 공급하는 클럭생성기를 포함하는 다채널 비디오 디코더 및 복수 채널의 아나로그 비디오 신호를 채널마다 데이터 보간 비디오 디코딩 하는 단계; 및 복수의 데이터 보간 비디오 디코딩된 비디오 스트림 데이터를 다중화하는 하는 단계를 포함하는 다채널 비디오 디코딩 방법이 개시되어 있다. 이와 같은 구성으로 비디오 시스템의 간소화 및 복수개의 비디오 채널을 처리하기 위한 시스템의 크기를 줄일 수 있으며, 부품의 간소화로 저가실현과 생산성 향상을 도모할 수 있으며, 단일 클럭 시스템의 구성이 가능하여 시스템 노이즈 등에 보다 강한 설계가 가능하다.

Description

다채널 비디오 디코더 및 디코딩 방법{APPARATUS AND METHOD FOR MULTICHANNEL VIDEO DECODING }
본 발명은 비디오 디코더에 관한 것으로서, 더욱 상세하게는 다채널 입력된 비디오 신호를 다중화하기 위한 디코딩 방법 및 디코더에 관한 것이다.
실시간 칼라 멀티 화면 비디오 시큐리티 시스템과 같은 비디오 시스템 구성에 있어서 종래의 기술은 입력되는 카메라의 채널수와 동일하게 아나로그 텔레비젼 신호의 입력을 디지털 비디오 데이터로 변환하는 비디오 디코더가 필요하며 각각의 비디오 디코더의 출력은 8비트의 비디오 스트림 데이터(27MHz, CCIR656 4:2:2 포맷의 디지털 스트림 데이터의 경우)와 데이터를 받아들이기 위한 기준 클럭으로 구성된다.
도 1은 종래의 16화면 비디오 시큐리티 시스템의 개략적인 내부 구성도이다. 도 1에서는 16채널의 입력이 16개의 비디오 디코더(100)에 각각 입력되고 다시 비디오 디코더에서 출력되어 16개의 포트를 통하여 비디오 컨트롤러(110)에 입력되는 구성이 나타나 있다. 이에 따라 16채널의 입력이 들어오는 시스템을 구성할 경우 128비트의 비디오 데이터(16채널 x 8비트 데이터)가 출력되며 이를 입력받아 멀티화면구성 혹은 비디오 필드/프레임 스위칭을 제어하기 위한 후단의 비디오 컨트롤러(110)의 입력단도 이와 같은 개수의 비디오 데이터를 받을 수 있도록 시스템을 구성하여야 한다.
화면 구성을 위한 비디오 시큐리티 시스템을 구성하는데 있어서 비디오 입력의 수가 점점 증가함에 따라 기존의 비디오 디코더를 이용하여 시스템을 구성함에 있어서 디지털 데이터의 연결을 위한 PCB 상의 와이어 라우팅이 각 채널당 8비트의 디지털 데이터가 채널수만큼 출력됨에 따라 PCB가 복잡해진다.
이와 같은 구성은 비디오 데이터의 연결을 위한 와이어 라우팅 공간 및 각 구성품들의 핀수의 증가를 초래하여 시스템의 가격을 높이고 PCB를 구현하는데 여러 가지의 문제점을 야기한다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 시스템의 복잡도를 줄이고, 시스템의 생산성을 높임과 동시에 시스템 노이즈 특성도 향상시킬 수 있는 새로운 멀티화면구성을 위한 멀티플랙싱 비디오 디코더 시스템의 제공을 그 목적으로 한다.
상술한 목적을 달성하기 위해 본 발명의 제1관점에 따른 다채널 비디오 디코더는 복수의 단일 채널 데이터 보간 비디오 디코딩 회로; 복수의 단일 채널 데이터 보간 비디오 디코딩 회로에서 출력되는 비디오 스트림 데이터를 다중화하는 비디오 스트림 멀티플랙서; 및 복수의 단일 채널 데이터 보간 디코딩 회로 및 비디오 스트림 멀티플랙서에 클럭을 공급하는 클럭생성기를 포함하는 것을 특징으로 한다.
또한, 단일 채널 데이터 보간 비디오 디코딩 회로는, 아나로그 비디오 신호 입력을 받아 디지털 비디오 신호로 변환하는 AD 변환기; AD 변환기로부터 출력된 디지털 비디오 신호의 진폭을 보정하고 기준레벨을 맞추는 AGC/Clamp 회로; AGC/Clamp 회로에서 출력된 디지털 비디오 신호에서 동기신호를 분리하는 동기 분리기; 동기분리기에서 출력된 동기신호를 이용하여 보간계수를 생성하는 보간계수 연산기; 보간계수 연산기로부터 생성된 보간계수를 이용하여 상기 AGC/Clamp 회로에서 출력된 디지털 비디오 신호를 보간처리하는 데이터 보간기; 데이터 보간기로부터 출력된 디지털 비디오 신호를 휘도신호와 색신호로 분리하는 Y/C 분리기; Y/C 분리기로부터 분리된 색신호를 색차신호로 분리하는 색신호 복호기; Y/C 분리기로부터 출력된 휘도신호 및 색신호 복호기로부터 출력된 색차신호를 이용하여 규격화된 비디오 출력 포맷을 생성하는 비디오 출력 생성기를 포함한다.
본 발명의 제2관점에 따른 다채널 비디오 디코딩 방법은, 복수 채널의 아나로그 비디오 신호를 채널마다 데이터 보간 비디오 디코딩하는 단계; 및 복수의 데이터 보간 비디오 디코딩된 비디오 스트림 데이터를 다중화하는 하는 단계를 포함하는 것을 특징으로 한다.
또한, 데이터 보간 비디오 디코딩 단계는, 아나로그 비디오 신호를 디지털 비디오 신호로 변환하는 단계; 변환된 디지털 비디오 신호의 진폭을 보정하고 기준레벨을 맞추는 단계; 진폭 보정되고 기준레벨이 맞춰진 디지털 비디오 신호에서 동기신호를 분리하는 단계; 분리된 동기신호를 이용하여 보간계수를 생성하는 단계; 생성된 보간계수를 이용하여 상기 진폭 보정되고 기준레벨이 맞춰진 디지털 비디오 신호를 보간처리하는 단계; 보간처리된 디지털 비디오 신호를 휘도신호와 색신호로 분리하는 단계; 분리된 색신호를 색차신호로 분리하는 단계; 휘도신호 및 색차신호를 이용하여 규격화된 비디오 출력 포맷을 생성하는 단계를 포함한다.
본 발명은 디코더에서 생성된 기준 클럭 주기 그대로 입력되는 아나로그 비디오신호를 아나로그/디지털 컨버터를 통해 샘플링하고, 디코더의 시스템클럭을 기준으로 하여 휘도신호/색신호 분리기를 통하여 디지털 비디오 데이터 스트림을 만드는 방식으로, 이 방식은 고정된 시스템 클럭을 기준으로 신호처리를 수행하므로 입력신호의 프레임 동기는 다르더라도 입력신호의 비트동기가 맞아 서로 다른 채널에 의해 생성된 디지털 비디오 데이터를 멀티플랙싱할 수 있는 방식이다.
하지만 이 고정클럭을 사용하여 비트동기를 맞추고 복수채널을 멀티플랙싱하는 방식을 비디오 디코더에 적용함은 일반적인 디지털 데이터의 멀티플랙싱처럼 단순한 개념의 접근이 불가능한 신호처리 특성을 가지고 있으며, 비디오 디코더를 단순히 고정된 시스템 클럭을 기준으로 아날로그 복합 비디오 신호를 샘플링한 후, 신호처리를 수행하게 되면 디지털 샘플링 주파수의 정밀도가 부족하여 나타나는 클럭주기범위의 화면떨림(지터 현상)이 나타나며 이는 휘도신호/색신호 분리를 방해하여 제대로된 신호처리 성능을 나타낼 수 없다.
이에 따라 본 발명에서는 고정클럭을 이용한 비디오 디코더의 신호처리 방식을 이용하여 각기 다른 복수 채널의 비디오 데이터를 멀티플랙싱함으로써 멀티플랙싱하기 위한 복수 채널의 비디오 디코더를 하나의 반도체에 구현하여 복수 채널에 따른 비디오 데이터 인터페이스 핀수를 대폭 줄여 후단의 멀티채널 비디오 컨트롤러와 연결되는 멀티채널 화면 디스플레이 및 스위칭 시스템의 구성을 단순, 용이하게 구현할 수 있는 방식을 제안하고자 한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다. 도 2는 입력되는 비동기 아나로그 비디오 신호의 채널별 관계를 나타낸 도면이다.
입력되는 비동기의 아나로그 비디오 신호의 특성을 살펴보면 도 2에 나타나는 바와 같이 채널마다의 프레임 동기의 수직/수평 동기 및 비트동기의 수직/수평 주기가 서로 다르다.
도 3은 종래의 비디오 디코더의 개략적인 내부 구성도이다. 도 3은 도 2에서 나타난 것과 같은 특성을 가지는 아나로그 비디오 신호를 신호처리하여 휘도신호와 색신호를 정확히 분리하기 위하여 사용되는 종래의 비디오 디코더의 구성을 개략적으로 도시하고 있다.
종래의 기술에서는 입력되는 아날로그 비디오 신호를 AD변환기(300)를 거치고, AD변환기(300)를 거친 비디오 신호는 동기분리기(310)에서 동기신호를 검출한 다음 내부 클럭 생성기(320)에서 만든 임의의 동기신호와 차성분을 비교하기 위해 위상제어루프(PLL;330)로 입력되어지며, 두 신호의 차성분에 의해 만들어지는 신호는 LPF(340)를 거쳐 평균치의 전압으로 변환되고, 변환된 전압에 의해 발진 주파수가 가변하는 전압제어발진기(VCO;350)를 통하여 입력되는 비디오 주기에 적응된 국부 클럭신호를 생성하여 AD변환기(300)의 샘플링 클럭으로 사용한다.
이와 같은 방식은 입력채널의 주기에 따라 국부 클럭신호의 주파수가 변동되어 각 채널의 디지털 비디오 데이터는 독립적인 주파수를 갖는 독립적인 비디오스트림 데이터로 출력되어지며, 따라서 후단에서 데이터를 멀티플랙싱할 수 없는 전혀 다른 비트동기의 신호가 된다.
도 4는 본 발명에 따른 다채널 비디오 디코더의 일 실시예의 개략적인 내부 구성도이다.
도 4에서, 클럭생성기(420)가 복수의 단일 채널 데이터 보간 디코딩 회로(400) 및 상기 비디오 스트림 멀티플랙서(410)에 클럭을 공급하기 위해 연결되어 있고, 복수의 단일 채널 데이터 보간 비디오 디코딩 회로(400)가 디코딩된 비디오 스트림 데이터를 다중화하기 위해 비디오 스트림 멀티플랙서(410)에 연결되어 있다.
단일 채널 데이터 보간 비디오 디코딩 회로(400) 내에서는, 아나로그 비디오 신호 입력을 받아 디지털 비디오 신호로 변환하는 AD 변환기(401)가 클럭생성기(420) 및 AD 변환기(401)로부터 출력된 디지털 비디오 신호의 진폭을 보정하고 기준레벨을 맞추는 AGC/Clamp 회로(402)에 연결되어 있다.
AGC/Clamp 회로(402)는 AGC/Clamp 회로(402)에서 출력된 디지털 비디오 신호에서 동기신호를 분리하는 동기 분리기(403) 및 데이터 보간기(405)에 연결되어 있고, 동기분리기(403)에서 출력된 동기신호를 이용하여 보간계수를 생성하는 보간계수 연산기(404)가 동기분리기(403) 및 보간계수 연산기(404)로부터 생성된 보간계수를 이용하여 상기 AGC/Clamp 회로(402)에서 출력된 디지털 비디오 신호를 보간처리하는 데이터 보간기(405)에 연결되어 있다.
데이터 보간기(405)는 또한, 데이터 보간기(405)로부터 출력된 디지털 비디오 신호를 휘도신호와 색신호로 분리하는 Y/C 분리기(406)와 연결되고, Y/C 분리기(406)는 다시 Y/C 분리기(406)로부터 분리된 색신호를 색차신호로 분리하는 색신호 복호기(407) 및 Y/C 분리기(406)로부터 출력된 휘도신호 및 색신호 복호기로부터 출력된 색차신호를 이용하여 규격화된 비디오 출력 포맷을 생성하는 비디오 출력 생성기(407)와 각각 연결된다.
비디오 출력 생성기(407)는 또한 색신호 복호기(407) 및 비디오 스트림 멀티플랙서(410)와 연결된다.
AD변환기(Analog-to-Digital Converter;401)는 입력되는 아나로그 신호를 샘플링 주파수에 맞추어 일정 비트 범위의 양자화된 디지털 신호로 변환한다.
AGC/Clamp(지동이득 제어/클램프;402) 회로에서는 자동이득제어회로가 입력되는 신호의 진폭이 전송되는 채널 혹은 선로에 의해 왜곡될 수 있는데, 이와 같이 진폭의 왜곡을 갖는 신호를 자동적으로 진폭을 보정하여 주고, 클램프회로가 입력되는 비디오 신호의 블랭크레벨(Blank level; 비디오신호의 기준레벨)의 변동을 정렬하여 비디오 신호의 기준레벨을 일정한 레벨로 맞추는 기능을 수행한다.
동기분리기(403)는 칼라복합 비디오 신호에는 비디오 신호 외에 비디오의 동기를 나타내기 위한 수직/수평 동기신호를 포함하는데, 이 수직/수평 동기신호를 복합 비디오 신호에서 분리해주는 기능을 한다.
보간계수연산기(404)는 입력되는 비디오 신호에서 분리한 동기신호의 수평동기 주기와 디코더의 클럭에 의해 생성한 비디오의 수평동기주기에 대한 차성분을 계산하고 서브픽셀 단위의 보간계수를 생성한다.
데이터 보간기(405)는 보간계수 연산기(404)로부터 생성된 서브픽셀 단위의 보간계수를 입력받아 입력되는 비디오 신호를 서브픽셀 단위로 보간처리함으로써 보다 정교한 신호처리를 수행하기 위한 데이터를 출력하는 장치이다. 보간계수 연산기(404)와 데이터 보간기(405)는 종래 방식에서 PLL(330) 제어를 통한 입력신호주기에 적응되는 클럭주기 변환의 효과를 나타낼 수 있는 본 발명에서 제안한 시스템 구성을 실현하기 위한 중요한 구성요소이다.
Y/C 분리기(406)는 칼라 복합 비디오 신호는 휘도신호와 색신호가 혼합되어 있는 형태를 띠며 이를 휘도신호의 특성과 색신호의 특성을 이용한 필터링 방식으로 분리하는 기능을 수행한다.
색신호 복호기(407)는 색신호는 복합 비디오 신호에서 휘도신호와 같은 대역에서 전송하기 위해 변조(Modulation)를 수행하며, 변조된 색신호를 복조(Demodulation)하여 색신호를 색차신호로 분리하는 기능을 수행한다.
비디오 출력 생성기(408)는 디지털 신호처리를 위한 비디오 출력은 몇 가지 형태의 규격화된 비디오 출력 포맷이 정해져 있는데 이와 같은 규격화된 비디오 출력 포맷을 생성하는 기능을 수행한다. 대표적인 비디오 출력 포맷의 예로는 휘도신호와 색차신호의 스트림으로 되어있는 CCIR601, CCIR656 포맷이 있다.
비디오 스트림 멀티플랙서(410)는 비트동기화 되어있는 복수 채널의 디지털 비디오 스트림 데이터를 복수 채널 수 만큼의 체배 관계에 있는 클럭으로 멀티플랙싱하는 기능을 수행한다.
도 5는 본 발명에 따른 다채널 비디오 디코딩 방법의 일 실시예의 흐름도이다.
먼저 입력되는 아나로그 비디오 신호를 디지털 비디오 신호로 변환한다(510). 이것은 서로 다른 복수의 비디오 소스에 의해서 생성된 아나로그 TV 복합 비디오 신호가 입력되면, 복수 비디오 신호 입력에 대해 클럭 생성기에서 생성된 동일한 클럭을 이용하여 입력 비디오 신호가 AD변환기(401)를 통해 샘플링되어지는 것이다.
AD변환기(401)를 통해 샘플링되어진 디지털 비디오 신호는 비디오의 프레임 동기를 찾기 위하여 비디오 동기분리기(403)를 통하여 동기 신호를 분리하여 비디오 동기신호를 찾아내며(530), 입력 비디오 신호에 대한 자동이득제어(AGC) 및 클램핑회로(402)를 거쳐 변환된 디지털 비디오 신호의 진폭을 보정하고 기준레벨을 맞추어 안정된 입력신호를 출력한다(520).
이와 함께 종래의 방식에서 사용된 PLL 방식을 이용한 클럭주기 적응제어의 방식과는 달리 클럭생성기(420)에서 생성된 클럭을 그대로 샘플링 클럭으로 사용하고, 이에 따라 발생되는 입력신호 주기와 내부 생성 클럭간의 차이를 동기분리기(403)를 통해 분리된 비디오 신호의 주기를 보간계수연산기(404)가 계산하고 입력데이터를 보간하기 위한 계수를 생성(540)하며, 데이터보간기(405)는 보간계수를 이용하여 데이터를 보간처리한다(550).
이와 같이 보간된 비디오 데이터는 휘도신호와 색신호를 분리하는 Y/C분리기(406)를 통하여 휘도신호와 색신호가 분리되어지며(560), 분리되어진 색신호(chroma)는 다시 색신호 복호기(407)를 통하여 색차신호(Cr, Cb)로 변환되어(570), 비디오 출력생성기에서 디지털 비디오 스트림 데이터를 출력한다(580). 이때 대표적인 디지털 비디오 스트림 데이터는 CCIR656 4:2:2 포맷이며 이는 8비트의 비디오 데이터에 비디오 컨트롤 신호를 포함하고 있다.
마지막으로 비디오 스트림 멀티플랙서(410)가 복수의 비디오 출력 생성기(408)로부터 출력된 디지털 비디오 스트림 데이터를 다중화(멀티플랙싱)한다(590).
서로 다른 1 내지 n 채널에서 입력되는 아날로그 비디오 입력 신호들을 본 실시예에서와 같은 클럭생성기에서 생성된 동일한 샘플링 클럭으로 샘플링되어지며 입력되는 각기 다른 비디오 주기의 차를 클럭기준에 맞추어 보상해 주기 위한 보간계수연산기(404)와 데이터보간기(405)를 거치므로 동일한 클럭으로 샘플링하였지만 각 채널에서의 입력신호 주기에 따라 각 채널에서 계산된 보간계수가 다르며 이에 따라 데이터 보간기를 거쳐 출력되는 비디오 신호들은 각 채널별로 달라진다.
하지만 이와 같은 신호처리는 모든 채널의 신호처리 클럭을 동일한 클럭을 이용하여 사용하므로 프레임 동기는 비록 다르더라도 비트동기가 맞기 때문에 각 채널별로 비디오 출력 생성기를 통해 출력된 비디오 스트림 데이터를 비디오 스트림 멀티플랙서(410)를 통하여 멀티플랙싱할 수 있으며, 이 결과 다채널 비디오 스트림 데이터를 채널 멀티플랙싱 정도에 따라 주파수만 높여주면 단일 채널 비디오 스트림 데이터의 비트와 동일한 비트로 다음 신호처리 과정으로 전달할 수 있다.
도 6은 본 발명에 따른 다채널 비디오 디코더를 사용하는 비디오 시스템의 일 실시예를 나타낸 도면이다. 도 6에서는 4채널 멀티플랙싱 비디오 디코더를 구현한 16채널 시스템이 도시되어 있다.
디코더의 비디오 신호 보간 방식을 이용한 신호처리 방식을 통해서 비트동기를 맞추고 4채널을 멀티플랙싱한 4채널 비디오 디코더(600)의 구현과 멀티플랙싱 비디오 스트림 데이터를 받을 수 있는 16채널 비디오 컨트롤러(610)를 사용한 경우 16채널의 비디오스트림 데이터 인터페이스를 위한 신호가 종래의 기술에서 128비트(8비트 x 16채널)가 필요했던 것에 비해 본 실시예에서는 32비트(8비트 x 4 멀티플랙싱채널)의 인터페이스 신호로 구성이 간결해짐을 알 수 있다.
또한, 4채널 비디오 디코더(610)의 경우에서도 만약 종래의 기술을 이용하여 4채널을 하나의 칩에 구현한다고 하더라도 디코더의 출력 데이터핀 수가 32비트(8 x 4채널)이 필요한데 반해, 본 실시예의 다채널 비디오 디코더는 출력 데이터핀 수가 8비트만으로 가능하다는 것을 알 수 있다.
본 발명에서는 멀티화면의 채널 수가 증가함에 따라 PCB의 복잡도와 신호처리를 위한 각 부품들의 핀수 증가 문제를 해결하기 위하여 디지털 비디오 디코더를 기존의 아날로그방식의 클럭신호처리에서 새로운 디지털 방식의 신호처리를 채택하여, 아날로그 방식의 비디오 디코더에서는 맞출 수 없는 각 채널의 비트동기를 맞추어 멀티채널의 비트 동기화된 디지털 데이터를 멀티플랙싱하여 공유함으로써 디지털 데이터의 인터페이스를 위한 PCB 상의 와이어를 줄이고, 멀티화면 비디오 시큐리티 시스템(예를 들면 16화면 분할기, 16화면 멀티플랙서, 16화면 DVR(Digital Video Recorder)의 복잡도를 줄이고 구성품들의 핀수를 줄일 수 있다.
이 기술은 단순히 디지털 데이터를 멀티플랙싱하는 보편화된 기술이 아니고 서로 비동기적으로 입력되는 서로 다른 채널의 비디오 데이터를 입력받음으로 인해 각 채널의 비트동기가 각기 다른 상황에서 비디오 디코더의 신호처리와 연관되어 구현이 가능한 채널 멀티플랙싱 기술이다.
또한, 후단의 멀티화면구성 혹은 비디오 필드/프레임 스위칭을 제어하기 위한 후단의 비디오 컨트롤러의 입력단의 간소화를 함께 이룰 수 있어 제한된 핀수의 패키지로 더 많은 입력을 받을 수 있는 비디오 컨트롤러의 개발이 가능하다.
이와 같은 시스템의 간소화로 동일 채널을 처리하기 위한 시스템의 크기를 줄일 수 있으며, 부품의 간소화로 저가실현과 생산성 향상을 도모할 수 있으며, 단일 클럭 시스템의 구성이 가능하여 시스템 노이즈 등에 보다 강한 설계가 가능하다.
그리고, 반도체 칩의 집적도 및 스피드의 향상과 더불어 각 채널의 디지털 데이터의 멀티플랙싱을 향상시킬 수 있어 각 채널을 위한 인터페이스 핀의 수를 획기적으로 줄일 수 있다.
본 발명이 비록 일부 바람직한 실시예에 의해 설명되었지만 본 발명의 범위는 이에 한정되어서는 아니되고, 청구범위에 의해 뒷받침되는 상기 실시예들의 변형이나 개량에도 미칠 것이다.
도 1은 종래의 16화면 비디오 시큐리티 시스템의 개략적인 내부 구성도.
도 2는 입력되는 비동기 아날로그 비디오 신호의 채널별 관계를 나타낸 도면.
도 3은 종래의 비디오 디코더의 개략적인 내부 구성도.
도 4는 본 발명에 따른 다채널 비디오 디코더의 일 실시예의 개략적인 내부 구성도.
도 5는 본 발명에 따른 다채널 비디오 디코딩 방법의 일 실시예의 흐름도.
도 6은 본 발명에 따른 다채널 비디오 디코더를 사용하는 비디오 시스템의 일 실시예를 나타낸 도면.

Claims (4)

  1. 다채널 비디오 디코더에 있어서,
    상기 다채널 비디오 디코더는 (1) 소정 주기를 갖는 클럭을 생성하는 클럭 생성기 및 (2) 복수의 단일 채널 데이터 보간 디코딩 회로를 포함하고,
    상기 단일 채널 데이터 보간 디코딩 회로는,
    (a) 소정의 채널로부터 아나로그 비디오 신호 입력을 받아 제1 디지털 비디오 신호로 변환하는 AD 변환기;
    (b) 상기 AD 변환기로부터 출력되는 상기 제1 디지털 비디오 신호의 기준 레벨을 조절하여 제2 디지털 비디오 신호를 출력하는 AGC/Clamp 회로;
    (c) 상기 제2 디지털 비디오 신호에서 동기 신호를 분리하는 동기 분리기;
    (d) 상기 동기 신호의 수평 동기 주기와, 상기 클럭 생성기에서 생성되는 클럭의 수평 동기 주기의 차성분을 계산하여 서브 픽셀 단위의 보간 계수를 생성하는 보간 계수 연산기; 및
    (e) 상기 보간 계수를 이용하여 상기 제2 디지털 비디오 신호를 스케일링하여, 상기 제2 디지털 비디오 신호의 주기를, 상기 클럭의 주기와 일치하도록 보간 처리하는 데이터 보간기
    를 포함하고,
    상기 단일 채널 데이터 보간 디코딩 회로는 상기 보간 처리된 제2 디지털 비디오 신호를 이용하여 비디오 데이터 스트림을 생성하는 것을 특징으로 하는 다채널 비디오 디코더.
  2. 제1항에 있어서,
    상기 클럭 생성기의 상기 클럭에 의해 동기화되고, 상기 복수의 단일 채널 데이터 보간 디코딩 회로로부터 각각 출력되는 비디오 데이터 스트림을 입력 받아 멀티플랙싱하는 멀티플랙서
    를 더 포함하는 것을 특징으로 하는 다채널 비디오 디코더.
  3. 다채널 비디오 디코더에서 채널별 비디오 데이터 스트림을 생성하는 방법에 있어서,
    상기 다채널 비디오 디코더는 (1) 소정 주기를 갖는 클럭을 생성하는 클럭 생성기 및 (2) 복수의 단일 채널 데이터 보간 디코딩 회로를 포함하고,
    상기 단일 채널 데이터 보간 디코딩 회로는,
    (a) 소정의 채널로부터 아나로그 비디오 신호 입력을 받아 제1 디지털 비디오 신호로 변환하는 단계;
    (b) 상기 제1 디지털 비디오 신호의 기준 레벨을 조절하여 제2 디지털 비디오 신호를 출력하는 단계;
    (c) 상기 제2 디지털 비디오 신호에서 동기 신호를 분리하는 단계;
    (d) 상기 동기 신호의 수평 동기 주기와, 상기 클럭 생성기에서 생성되는 클럭의 수평 동기 주기의 차성분을 계산하여 서브 픽셀 단위의 보간 계수를 생성하는 단계;
    (e) 상기 보간 계수를 이용하여 상기 제2 디지털 비디오 신호를 스케일링하여, 상기 제2 디지털 비디오 신호의 주기를, 상기 클럭의 주기와 일치하도록 보간 처리하는 단계; 및
    (f) 상기 보간 처리된 제2 디지털 비디오 신호를 이용하여 비디오 데이터 스트림을 생성하는 단계
    를 포함하는 것을 특징으로 하는 다채널 비디오 디코딩 방법.
  4. 제3항에 있어서,
    상기 클럭 생성기의 상기 클럭에 의해 동기화된 멀티플랙서에서, 상기 복수의 단일 채널 보간 디코딩 회로로부터 채널별로 각각 출력되는 비디오 데이터 스트림을 입력 받아 멀티플랙싱하는 단계
    를 수행하는 것을 특징으로 하는 다채널 비디오 디코딩 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101544342B1 (ko) * 2015-02-16 2015-08-12 (주) 넥스트칩 디지털 영상 신호 생성 방법 및 장치

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100813684B1 (ko) * 2004-12-27 2008-03-14 현대중공업 주식회사 다채널 비디오 신호 선택방식의 레이다 영상 저장장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980054366A (ko) * 1996-12-27 1998-09-25 구자홍 디지탈 티브이의 피아이피(pip)구현장치 및 그 방법
KR19990081264A (ko) * 1998-04-28 1999-11-15 구자홍 영상신호의 보간 비율 변환 장치 및 방법
KR19990080824A (ko) * 1998-04-22 1999-11-15 윤종용 공통 포맷을 이용하는 영상 포맷 변환 장치와 그 방법
KR20030032625A (ko) * 2001-10-19 2003-04-26 삼성전자주식회사 다중 디스플레이 시스템 및 그 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980054366A (ko) * 1996-12-27 1998-09-25 구자홍 디지탈 티브이의 피아이피(pip)구현장치 및 그 방법
KR19990080824A (ko) * 1998-04-22 1999-11-15 윤종용 공통 포맷을 이용하는 영상 포맷 변환 장치와 그 방법
KR19990081264A (ko) * 1998-04-28 1999-11-15 구자홍 영상신호의 보간 비율 변환 장치 및 방법
KR20030032625A (ko) * 2001-10-19 2003-04-26 삼성전자주식회사 다중 디스플레이 시스템 및 그 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101544342B1 (ko) * 2015-02-16 2015-08-12 (주) 넥스트칩 디지털 영상 신호 생성 방법 및 장치

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