KR100533761B1 - semi-conduSSor package - Google Patents
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Abstract
이 발명은 반도체패키지에 관한 것으로, 섭스트레이트의 상,하면에 반도체칩을 접착하여 두께가 얇은 적층형 반도체패키지를 구비하는 것이 가능하고, 또한 입출력수단으로서 섭스트레이트를 마더보드에 미리 형성된 소켓 또는 섭스트레이트에 결합된 소켓을 마더보드에 연결시킴으로써 실장밀도를 증대시키고 제조 공정을 단축시키기 위해, 도전성 회로패턴과, 절연물질로서 상기 회로패턴을 보호하는 커버코오트와, 다수의 관통공을 가진 섭스트레이트와; 상기 섭스트레이트의 저면에 접착되며, 상기 관통공을 통하여 상기 회로패턴과 전기적으로 연결되는 제1반도체칩과; 상기 제1반도체칩의 위치에 대응하는 섭스트레이트의 상면에 접착된 제2반도체칩과; 상기 제1반도체칩 및 제2반도체칩을 섭스트레이트의 회로패턴과 전기적으로 연결하는 연결수단과; 상기 제1반도체칩, 제2반도체칩, 연결수단 등을 외부환경으로부터 보호하기 위해 봉지재로 봉지하여 형성된 몸체와; 상기 섭스트레이트의 외주연에 형성되어 마더보드와 연결되는 입출력수단을 포함하여 이루어진 것을 특징으로 하는 반도체패키지를 제공함.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a semiconductor package, wherein a semiconductor chip can be provided on the upper and lower surfaces of a substrate, and a thin layered semiconductor package can be provided. In order to increase the mounting density and shorten the manufacturing process by connecting a socket coupled to the motherboard, a conductive circuit pattern, a cover coat for protecting the circuit pattern as an insulating material, and a substrate having a plurality of through holes; ; A first semiconductor chip bonded to the bottom of the substrate and electrically connected to the circuit pattern through the through hole; A second semiconductor chip bonded to an upper surface of the substrate corresponding to the position of the first semiconductor chip; Connecting means for electrically connecting the first semiconductor chip and the second semiconductor chip with a circuit pattern of the substrate; A body formed by encapsulating the first semiconductor chip, the second semiconductor chip, and the connecting means with an encapsulant to protect it from the external environment; It is formed on the outer periphery of the substrate provides a semiconductor package comprising a input and output means connected to the motherboard.
Description
본 발명은 반도체패키지에 관한 것으로, 보다 상세하게 설명하면 섭스트레이트의 상,하면에 반도체칩을 접착하여 두께가 얇은 적층형 반도체패키지를 구비하는 것이 가능하고, 또한 섭스트레이트에 형성된 입출력수단을 마더보드에 형성된 소켓에 직접 결합하거나, 또는 섭스트레이트에 소켓을 직접 결합하고, 이 소켓을 마더보드에 연결시킴으로써, 실장밀도를 증대시키고 제조 공정을 단축시킬 수 있는 반도체패키지에 관한 것이다.The present invention relates to a semiconductor package, and in more detail, it is possible to provide a thin-layered semiconductor package by bonding a semiconductor chip on the upper and lower surfaces of the substrate, and the input / output means formed on the substrate to the motherboard. The present invention relates to a semiconductor package capable of directly increasing the mounting density and shortening the manufacturing process by directly coupling the socket to the formed socket or directly connecting the socket to the substrate and connecting the socket to the motherboard.
일반적으로 반도체칩을 위한 패키징 기술은 고밀도 실장 기술을 요구하고 있다. 즉, 동일한 면적에서 보다 많은 용량을 확보하기 위해서는 반도체칩의 집적 기술도 중요하지만, 마더보드 등에의 실장시에 얼마나 많은 반도체칩을 작은 면적에 효율적으로 실장하는가도 큰 변수로 작용하기 때문이다. 이와 같이 실장밀도를 증가시키는 방법의 하나로써 종래에 리드프레임을 이용한 반도체패키지 또는 인쇄회로기판을 이용한 볼그리드어레이(ball grid array) 반도체패키지(이하 BGA패키지로 칭함)를 수직으로 적층한채 마더보드에 실장하는 기술이 알려져 있다.In general, packaging technology for semiconductor chips requires high-density packaging technology. In other words, in order to secure more capacity in the same area, semiconductor chip integration technology is also important, but how many semiconductor chips are efficiently mounted in a small area when mounting on a motherboard or the like is a large variable. As a method of increasing the mounting density as described above, a semiconductor package using a lead frame or a ball grid array semiconductor package (hereinafter referred to as BGA package) using a printed circuit board is vertically stacked on a motherboard. Techniques for mounting are known.
상기의 반도체패키지 중에서 최근의 BGA패키지를 이용한 적층형 반도체패키지의 구조를 도1에 도시하였다.1 shows a structure of a stacked semiconductor package using a recent BGA package among the semiconductor packages.
도시된 바와 같이 종래 적층형 반도체패키지(40')는 다수의 BGA패키지(30')를 일렬로 쌓아 놓은 형태를 한다. 상기 각각의 BGA패키지(30') 구조는 인쇄회로기판(2')을 중심으로 그 상면에 접착제(4')로 반도체칩(6')이 접착되어 있고, 상기 반도체칩(6')의 입/출력패드(도시되지 않음)는 인쇄회로기판(2') 상면에 도전체로 형성된 회로패턴(8')에 도전성와이어(10')로 본딩되어 있으며, 상기 회로패턴(8')은 도전성비아홀(도시되지 않음)을 통해 하부의 솔더볼랜드(12')에 연결되어 있으며, 상기 솔더볼랜드(12')에는 솔더볼(14')이 융착되어 있으며, 상기 인쇄회로기판(2')의 상면은 반도체칩(6') 및 도전성와이어(10') 등을 외부의 환경으로부터 보호하기 위해 봉지재로 봉지되어 몸체(16')가 형성되어 있다. 여기서 상기 인쇄회로기판(2') 상면에 형성된 회로패턴(8')은 외부로 직접 노출되어 있고, 상기 회로패턴(8')에는 상부를 향하여 돌출된 돌출패드(18')가 형성되어 있다.As shown, the conventional stacked semiconductor package 40 'has a form in which a plurality of BGA packages 30' are stacked in a row. Each BGA package 30 'structure has a semiconductor chip 6' bonded to the upper surface of the printed circuit board 2 'with an adhesive 4', and the mouth of the semiconductor chip 6 'is attached. The output pad (not shown) is bonded with a conductive wire 10 'to a circuit pattern 8' formed of a conductor on an upper surface of the printed circuit board 2 ', and the circuit pattern 8' is a conductive via hole ( (Not shown) is connected to the lower solder ball land 12 ', the solder ball land 12' is solder ball 14 'is fused, the upper surface of the printed circuit board 2' is a semiconductor chip In order to protect the 6 'and the conductive wire 10' and the like from the external environment, the body 16 'is formed by sealing with an encapsulant. Here, the circuit pattern 8 'formed on the upper surface of the printed circuit board 2' is directly exposed to the outside, and the circuit pattern 8 'is formed with a protruding pad 18' protruding upward.
이러한 구조를 하는 BGA패키지(30')는 각각의 독립된 형태로 마더보드에 실장될 수도 있으며, 그 실장 밀도를 증대하기 위해 하나의 BGA패키지(30') 상면에 또다른 BGA패키지(30')를 융착하되 상면의 BGA패키지의 하면에 형성된 솔더볼(14')을 그 하면의 BGA패키지 상면에 형성된 돌출패드(18')에 융착하는 방법으로 다수개를 적층함으로써 실장밀도를 증대시키고 있다.The BGA package 30 'having such a structure may be mounted on the motherboard in each independent form, and another BGA package 30' is disposed on the top of one BGA package 30 'to increase its mounting density. The mounting density is increased by laminating a plurality of solder balls 14 'formed on the lower surface of the BGA package on the upper surface by fusion bonding to the protruding pads 18' formed on the upper surface of the BGA package on the lower surface.
그러나 이러한 종래의 적층형 반도체패키지는 각각의 BGA패키지 두께가 차지하는 부피가 큼으로써 전체 높이가 커지는 단점이 있다. 즉, 단순히 기존의 일반적인 BGA패키지의 인쇄회로기판 상부 주변 둘레에 돌출패드를 형성하고 그 돌출패드에 솔더볼을 융착하는 방법을 사용함으로써 실장 밀도는 증가하지만 그 높이가 커짐으로써 결국 상기 반도체패키지를 채택한 전자기기의 부피가 커지는 문제점이 있다.However, such a conventional stacked semiconductor package has a disadvantage that the overall height is increased due to the large volume occupied by each BGA package thickness. That is, by simply forming a protruding pad around the upper periphery of the printed circuit board of the conventional BGA package and fusion welding the solder ball to the protruding pad, the mounting density increases, but the height of the electronic package adopts the semiconductor package. There is a problem that the volume of the device is large.
또한 실장 방법에 있어서 일정한 면적을 갖는 인쇄회로기판 저면에 구비된 솔더볼이 마더보드에 융착됨으로써, 상기 인쇄회로기판 만큼의 면적을 마더보드에서 활용할 수 없게 되어 결국 실장 밀도가 작고 또한 마더보드의 크기가 커지는 문제점이 있다.In addition, in the mounting method, the solder ball provided on the bottom surface of the printed circuit board having a predetermined area is fused to the motherboard, so that the area of the printed circuit board cannot be utilized on the motherboard, resulting in a small mounting density and a large motherboard size. There is a growing problem.
더불어 상기 BGA반도체패키지는 종래의 모든 공정 즉, 고가의 인쇄회로기판에 반도체칩 접착, 와이어본딩(wire bonding), 봉지, 플럭싱(fluxing), 볼융착, 리플로(reflow), 싱귤레이션(singulation) 및 세척 단계 등의 공정과 상기와 같이 별도의 BGA반도체패키지를 적층하는 공정 등을 더 포함함으로써, 제조 공정이 복잡하여, 반도체패키지 제조 가격이 상승하며, 또한 불량률이 커서 신뢰성이 낮은 문제점이 있다.In addition, the BGA semiconductor package is a semiconductor chip bonding, wire bonding, encapsulation, fluxing, ball fusion, reflow, singulation in all conventional processes, that is, expensive printed circuit boards. And a process of laminating a separate BGA semiconductor package as described above, and the like, as described above, the manufacturing process is complicated, the semiconductor package manufacturing price is increased, and the defect rate is large, resulting in low reliability. .
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 본 발명의 목적은 다수의 반도체칩이 적층됨에도 불구하고 매우 얇은 형태의 반도체패키지를 제공하는데 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and an object of the present invention is to provide a semiconductor package of a very thin form despite the plurality of semiconductor chips are stacked.
본 발명의 다른 목적은 반도체패키지가 마더보드에 마치 떠있는 형상으로 실장하는 것이 가능하여 실장밀도를 극대화시킬 수 있는 반도체패키지를 제공하는데 있다.Another object of the present invention is to provide a semiconductor package capable of maximizing the mounting density of the semiconductor package can be mounted in a floating shape on the motherboard.
본 발명의 또다른 목적은 제조 공정을 단축시켜 제조 가격을 저렴하게 할 수 있는 반도체패키지를 제공하는데 있다.Still another object of the present invention is to provide a semiconductor package which can shorten the manufacturing process and reduce the manufacturing cost.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 도전성 회로패턴과, 절연물질로서 상기 회로패턴을 보호하는 커버코오트와, 다수의 관통공을 가진 섭스트레이트와; 상기 섭스트레이트의 저면에 접착되며, 상기 관통공을 통하여 상기 회로패턴과 전기적으로 연결되는 제1반도체칩과; 상기 제1반도체칩의 위치에 대응하는 섭스트레이트의 상면에 접착된 제2반도체칩과; 상기 제1반도체칩 및 제2반도체칩을 섭스트레이트의 회로패턴과 전기적으로 연결하는 연결수단과; 상기 제1반도체칩, 제2반도체칩, 연결수단 등을 외부환경으로부터 보호하기 위해 봉지재로 봉지하여 형성된 몸체와; 상기 섭스트레이트의 외주연에 형성되어 마더보드와 연결되는 입출력수단을 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, the semiconductor package according to the present invention comprises a conductive circuit pattern, a cover coat for protecting the circuit pattern as an insulating material, and a substrate having a plurality of through holes; A first semiconductor chip bonded to the bottom of the substrate and electrically connected to the circuit pattern through the through hole; A second semiconductor chip bonded to an upper surface of the substrate corresponding to the position of the first semiconductor chip; Connecting means for electrically connecting the first semiconductor chip and the second semiconductor chip with a circuit pattern of the substrate; A body formed by encapsulating the first semiconductor chip, the second semiconductor chip, and the connecting means with an encapsulant to protect it from the external environment; Formed on the outer periphery of the substrate is characterized in that it comprises an input and output means connected to the motherboard.
여기서, 상기 섭스트레이트는 유연성 재질의 필름이나 딱딱한 재질의 인쇄회로기판을 이용함이 바람직하다.Here, the substrate is preferably using a flexible film or a printed circuit board of a hard material.
또한, 상기 도전성 회로패턴은 구리, 금, 은 중 어느 하나를 선택하여 형성함이 바람직하다.In addition, the conductive circuit pattern is preferably formed by selecting any one of copper, gold, silver.
또한, 상기 제1반도체칩은 모든 입출력패드가 섭스트레이트에 형성된 관통공을 통해 외측으로 노출되도록 함이 바람직하다.In addition, the first semiconductor chip is preferably such that all input and output pads are exposed to the outside through the through hole formed in the substrate.
더불어, 상기 관통공 근처에 위치하는 회로패턴상에는 커버코오트가 코팅되지 않은 커버코오트 오프닝을 형성함이 바람직하다.In addition, it is preferable to form a cover coat opening in which the cover coat is not coated on the circuit pattern positioned near the through hole.
또한, 상기 관통공 근처에 위치하는 회로패턴은 연결수단과의 접착력이 향상되도록 금, 은, 니켈, 팔라디엄 또는 이들의 합금중 어느 하나를 선택하여 도금함이 바람직하다.In addition, the circuit pattern located near the through hole is preferably plated by selecting any one of gold, silver, nickel, palladium or alloys thereof to improve the adhesion to the connecting means.
한편, 상기 연결수단은 도전성와이어 또는 도전성 리드로 형성함이 바람직하다.On the other hand, the connection means is preferably formed of a conductive wire or conductive lead.
또한, 상기 섭스트레이트에 형성된 입출력수단은 몸체의 외측으로 길게 연장된 동시에, 단부가 마더보드에 형성된 소켓에 전기적으로 접촉할 수 있도록 단부에 위치하는 회로패턴은 커버코오트로 코팅되지 않고 외부로 노출하여 형성함이 바람직하다.In addition, the input and output means formed on the substrate is extended to the outside of the body at the same time, the circuit pattern located at the end so that the end is in electrical contact with the socket formed on the motherboard is exposed to the outside without being coated with a cover coat It is preferable to form.
또한, 상기 섭스트레이트에 형성된 입출력수단은 몸체의 외측으로 길게 연장된 동시에, 그 연장된 단부에, 다수의 핀이 어레이되어 있는 소켓을 직접 결합하여 사용할수도 있다.In addition, the input and output means formed in the substrate may be extended to the outside of the body at the same time, it may be used by directly connecting the socket is arranged a plurality of pins to the extended end.
이와 같이 하여, 본 발명은 섭스트레이트의 상,하면에 반도체칩이 접착됨에도 불구하고 박형의 반도체패키지를 제공하게 된다. 또한, 반도체패키지가 마더보드에 마치 떠있는 형상으로 실장하는 것이 가능함으로써, 동일 면적의 마더보드에 보다 많은 수의 전자부품을 실장할 수 있는 여유 공간을 확보할 수 있고, 동일한 면적에 보다 많은 메모리 용량 등을 확보하게 된다.In this manner, the present invention provides a thin semiconductor package despite the adhesion of semiconductor chips to upper and lower surfaces of the substrate. In addition, the semiconductor package can be mounted in a floating shape on the motherboard, thereby freeing space for mounting a larger number of electronic components on the same area of the motherboard, and allowing more memory in the same area. Capacity and the like.
또한, 본원 발명은 반도체패키지의 입출력수단으로서 섭스트레이트의 단부를 직접 마더보드에 구비된 소켓에 끼워 사용하거나, 또는 소켓을 섭스트레이트에 직접 연결하여 사용할 수 있음으로써, 제조 공정에 있어서 종래의 플럭싱, 볼융착, 리플로 및 세척 단계를 생략할 수 있어, 제조가 간단하고 제조 가격을 저하시킬 수 있으며, 또한 불량률을 낮추어 신뢰성을 높일 수 있게 된다.In addition, the present invention can be used by inserting the end portion of the substrate directly into the socket provided on the motherboard as the input and output means of the semiconductor package, or by connecting the socket directly to the substrate, the conventional fluxing in the manufacturing process The ball fusion, reflow and washing steps can be omitted, making the manufacturing simple and lowering the manufacturing cost, and also increasing the reliability by lowering the defective rate.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art can easily implement the present invention.
도2a는 본 발명의 반도체패키지에 이용된 섭스트레이트 스트립(SS)을 도시한 평면도이다.Figure 2a is a plan view showing a substrate strip (SS) used in the semiconductor package of the present invention.
먼저, 섭스트레이트 스트립(SS)은 마지막 공정에서 하나의 독립된 반도체패키지로 싱귤레이션 되는 다수의 섭스트레이트 유닛(이하, 섭스트레이트(10)로 약칭함)이 형성된 채, 작업자가 취급하기 편리하도록 대략 직사각형 모양의 프레임(F)내에 평평하게 고정되어 있다. 이 상태에서 상기 섭스트레이트 스트립은 반도체칩 부착, 와이어본딩, 봉지 및 반도체패키지 제조 공정의 마지막 단계인 싱귤레이션 단계까지 계속 한 프레임(F) 단위로 취급 및 이송된다.First, the substrate strip SS has a substantially rectangular shape that is convenient for the operator to handle while forming a plurality of substrate units (hereinafter, abbreviated as substrate 10) which are singulated in one independent semiconductor package in the last process. It is fixed flat in the frame F of the shape. In this state, the substrate strip is handled and transported in units of one frame (F) until the last step of the semiconductor chip attachment, wire bonding, encapsulation, and semiconductor package manufacturing process.
상기 프레임(F)내에 형성된 섭스트레이트(10)의 구조를 도2b를 참조하여 보다 상세하게 설명하면 다음과 같다.The structure of the substrate 10 formed in the frame F will be described in more detail with reference to FIG. 2B.
도시된 바와 같이 수지층(11)을 기본층으로 하여, 일정 크기를 갖는 다수개의 관통공(12)이 서로 일정 거리 이격되어 형성되어 있으며, 상기 수지층(11)의 상면에는 미세한 박막 형태로 다수의 도전성 회로패턴(13)이 방사상으로 형성되어 있으며, 상기 회로패턴(13)은 외부환경으로부터 보호되도록 상면에 고분자 수지인 커버코오트(14)가 코팅되어 있다.As shown, a plurality of through holes 12 having a predetermined size are formed to be spaced apart from each other by a predetermined distance, and the upper surface of the resin layer 11 has a plurality of fine thin films. The conductive circuit pattern 13 is formed radially, and the circuit pattern 13 is coated with a cover coat 14 made of a polymer resin on the upper surface so as to be protected from an external environment.
여기서 상기 다수개의 관통공(12)은 도면에서와 같이 대략 일정폭을 갖는 사다리꼴로 형성하는 것이 바람직하지만, 타원형, 사각형 등 다양한 모양으로 형성하는 것도 가능하다.Here, the plurality of through holes 12 may be formed in a trapezoid having a predetermined width as shown in the drawing, but may be formed in various shapes such as an ellipse and a rectangle.
또한, 상기 관통공(12)과 관통공(12) 사이에는 일정 면적의 "X"자형 브리지(17)가 구비되어 있으며, 상기 브리지(17)를 통하여 관통공(12)과 관통공(12) 사이의 수지층(11)에 형성된 회로패턴(13)이 외주연으로 방사상 뻗어 있다.In addition, a “X” shaped bridge 17 having a predetermined area is provided between the through hole 12 and the through hole 12, and the through hole 12 and the through hole 12 are formed through the bridge 17. The circuit pattern 13 formed in the resin layer 11 between them radially extends to the outer periphery.
한편, 상기 섭스트레이트는 상기 수지층(11)을 유연하게 휘어질 수 있는 재질로 형성하였을 경우에는 섭스트레이트 전체가 필름 형태를 하게 되며, 상기 수지층(11)을 딱딱한 재질로 하였을 경우에는 섭스트레이트 전체가 인쇄회로기판 형태를 하게 된다.On the other hand, when the substrates are formed of a material that can bend the resin layer 11 flexibly, the entire substrate is in the form of a film, and when the resin layer 11 is made of a hard material The whole will be in the form of a printed circuit board.
또한, 상기 도전성 회로패턴(13)은 통상의 방법과 마찬가지로, 수지층(11)(브리지(17) 역시 수지층(11)임)의 상면 전체에 구리, 금 또는 은 등을 코팅하고, 포토 마스킹 및 에칭 등의 과정을 거쳐 형성된 도전성 트레이스로 함이 바람직하다.In addition, the conductive circuit pattern 13 is coated with copper, gold, silver, or the like on the entire upper surface of the resin layer 11 (the bridge 17 is also the resin layer 11) in the same manner as a conventional method, and photomasking And conductive traces formed through a process such as etching.
또한, 상기 관통공(12) 근처에 위치하는 회로패턴(13)상에는 커버코오트(14)를 코팅하지 않고 그 회로패턴(13)이 외부로 노출되도록 커버코오트 오프닝(15)을 형성함이 바람직하며, 상기 커버코오트 오프닝(15) 내의 회로패턴(13)에는 금, 은, 니켈, 팔라디엄 및 이들의 합금을 도금한 본드핑거(16)를 형성함으로써, 차후 연결수단과의 접착력이 강화되도록 함이 바람직하다.In addition, the cover coat opening 15 is formed on the circuit pattern 13 positioned near the through hole 12 so that the circuit pattern 13 is exposed to the outside without coating the cover coat 14. Preferably, by forming a bond finger 16 plated with gold, silver, nickel, palladium and their alloys in the circuit pattern 13 in the cover coat opening 15, the adhesion to the subsequent connecting means is enhanced. Preferably.
또한, 상기 관통공(12) 외측의 섭스트레이트(10)는 단부가 마더보드(M)에 다양한 형태로 형성 가능한 소켓(S)에 전기적으로 접촉하여 고정될 수 있도록, 상기 단부에 위치하는 회로패턴(13)에 커버코오트(14)를 코팅하지 않고 그 회로패턴(13)이 외부로 노출되도록 한 입출력수단을 구비함이 바람직하다.In addition, the substrate 10 outside the through-hole 12 has a circuit pattern positioned at the end so that the end thereof can be fixed in electrical contact with the socket (S) that can be formed in various forms on the motherboard (M). It is preferable to provide the input / output means in which the circuit pattern 13 is exposed to the outside without coating the cover coat 14 on (13).
한편, 상기 입출력수단은 도3c에 도시된 바와 같이 다수의 핀(P)이 어레이되어 형성된 소켓(S)을 섭스트레이트의 단부에 직접 연결하여 형성할 수도 있으며, 이러한 경우에 마더보드에는 상기 소켓(S)의 핀(P)과 대응하여 결합되는 소켓을 구비함이 바람직하다.On the other hand, the input and output means may be formed by directly connecting the socket (S) formed by the array of a plurality of pins (P) as shown in Figure 3c directly to the end of the substrate, in this case, the motherboard in the socket ( It is preferred to have a socket correspondingly associated with pin P of S).
도면중 미설명 부호 19는 반도체패키지 제조 공정중 섭스트레이트(10)가 절단되는 싱귤레이션 라인이다.In the drawing, reference numeral 19 is a singulation line in which the substrate 10 is cut during the semiconductor package manufacturing process.
또한 도2b에는 섭스트레이트가 대략 십자형으로서 사방을 향하여 연장 형성되어 있으나, 도2c에서와 같이 한 방향만을 향하도록 할 수도 있으며, 도면에 도시하지는 않았지만 2방향을 향하여 형성할 수도 있다. 이러한 섭스트레이트의 연장된 방향성은 설계자의 설계에 따라 임의로 정해질 것이다.In addition, in FIG. 2B, the substrate is substantially cross-shaped and extends in all directions. However, the substrate may be directed in one direction as shown in FIG. 2C, or may be formed in two directions, although not shown in the drawing. The extended direction of this substrate will be arbitrarily determined by the designer's design.
한편, 도3a 및 도3b는 상기 섭스트레이트(10)의 상,하면에 반도체칩이 접착되었을 때의 상태를 도시한 평면도 및 단면도이다.3A and 3B are a plan view and a cross-sectional view showing a state when the semiconductor chip is bonded to the upper and lower surfaces of the substratum 10.
도시된 바와 같이 섭스트레이트(10)의 저면에는 제1반도체칩(20)이 비전도성 접착제(41)가 개재되어 접착되어 있고, 상기 제1반도체칩(20)의 위치에 대응하는 섭스트레이트(10)의 상면에는 역시 비전도성 접착제(41)로 상기 제1반도체칩(20)보다 더 작은 제2반도체칩(30)이 접착되어 있다.As shown, the first semiconductor chip 20 is bonded to the bottom of the substrate 10 with a non-conductive adhesive 41 interposed therebetween, and the substrate 10 corresponding to the position of the first semiconductor chip 20 is attached to the first semiconductor chip 20. The second semiconductor chip 30, which is smaller than the first semiconductor chip 20, is also bonded to the upper surface of the N-B.
즉, 상기 제1반도체칩(20)의 모든 외주연, 보다 정확하게는 모든 입출력패드(21)는 상기 섭스트레이트(10)에 형성된 관통공(12)의 내주연에 위치하도록 접착되어 있고, 상기 제2반도체칩(30)의 모든 외주연은 섭스트레이트(10)에 형성된 모든 관통공(12)과 관통공(12) 사이의 일정 영역에 위치하도록 되어 있다. 이때, 상기 제2반도체칩(30)의 크기가 제1반도체칩(20)의 크기보다 더 크게 되면 차후 연결수단으로 상기 제1반도체칩(20) 및 제2반도체칩(30)과 섭스트레이트(10)의 회로패턴(13)을 연결하는 본딩 작업이 어려워지므로 주의를 요한다.That is, all the outer circumferential edges of the first semiconductor chip 20, more precisely, all the input / output pads 21 are bonded to the inner circumferential edges of the through holes 12 formed in the substrate 10. All outer peripheries of the semiconductor chip 30 are located in a predetermined region between all the through holes 12 and the through holes 12 formed in the substrate 10. At this time, when the size of the second semiconductor chip 30 is larger than the size of the first semiconductor chip 20, the first semiconductor chip 20 and the second semiconductor chip 30 and the substrate ( Attention is required because the bonding operation for connecting the circuit pattern 13 in 10) becomes difficult.
이와 같은 섭스트레이트(10)의 구조 및 상기 섭스트레이트(10)에 접착되는 제1반도체칩(20), 2반도체칩의 접착 상태와, 도4a 내지 도4c를 참조하여 본 발명의 제1실시예인 반도체패키지 구조를 설명하면 다음과 같다.Such a structure of the substrate 10 and the bonding state of the first semiconductor chip 20 and the second semiconductor chip bonded to the substrate 10, and with reference to Figures 4a to 4c is a first embodiment of the present invention The structure of the semiconductor package is as follows.
상기한 바와 같이 일정 크기를 갖는 다수개의 관통공(12)이 서로 일정 거리 이격되어 있는 수지층(11)과, 상기 수지층(11)의 상면에 미세한 박막 형태로 형성된 도전성 회로패턴(13)과, 상기 회로패턴(13)을 외부환경으로부터 보호하기 위해 상부에 코팅된 커버코오트(14)로 이루어진 섭스트레이트(10)가 중앙에 위치되어 있다.As described above, the plurality of through-holes 12 having a predetermined size are separated from each other by a predetermined distance, and the conductive circuit pattern 13 formed in the form of a fine thin film on the upper surface of the resin layer 11 and In order to protect the circuit pattern 13 from the external environment, the substrate 10 having the cover coat 14 coated on the top is positioned at the center.
또한, 상기 섭스트레이트(10)의 상하면에는 전술한 바와 같이 제1반도체칩(20) 및 제2반도체칩(30)이 접착제(41)가 개재되어 접착되어 있되, 상기 제1반도체칩(20)의 모든 외주연, 보다 정확하게는 모든 입출력패드(21)는 상기 섭스트레이트(10)에 형성된 관통공(12)의 내주연에 위치하도록 접착되어 있고, 상기 제2반도체칩(30)의 모든 외주연은 섭스트레이트(10)에 형성된 모든 관통공(12)과 관통공(12) 사이의 일정 영역에 위치하도록 되어 있다. 이러한 내용은 모두 위에서 기술했으므로 더 자세한 설명은 생략한다.In addition, as described above, the first semiconductor chip 20 and the second semiconductor chip 30 are bonded to each other with the adhesive 41 interposed on the upper and lower surfaces of the substratum 10, but the first semiconductor chip 20 is bonded to the first semiconductor chip 20. All the outer periphery of, more precisely all the input and output pads 21 are bonded so as to be located in the inner periphery of the through hole 12 formed in the substrate 10, all the outer periphery of the second semiconductor chip 30 Is positioned at a predetermined region between all the through holes 12 and the through holes 12 formed in the substrate 10. All of these contents are described above, and thus a detailed description thereof is omitted.
한편, 도4a에 도시된 바와 같이, 상기 제1반도체칩(20)의 입출력패드(21)는 연결수단에 의해 그 제2반도체칩(30)의 상면 내측에 위치하는 섭스트레이트(10)의 회로패턴(13) 보다 구체적으로는 본드핑거(16)에 연결되어 있으며, 상기 제2반도체칩(30)의 입출력패드(31)는 연결수단에 의해 그 제1반도체칩(20)의 외주연에 위치하는 섭스트레이트(10)의 회로패턴(13) 즉, 본드핑거(16)에 본딩되어 있다.Meanwhile, as shown in FIG. 4A, the input / output pad 21 of the first semiconductor chip 20 is connected to the circuit of the substrate 10 located inside the upper surface of the second semiconductor chip 30 by connecting means. More specifically, the pattern 13 is connected to the bond finger 16, and the input / output pad 31 of the second semiconductor chip 30 is positioned on the outer circumference of the first semiconductor chip 20 by connecting means. Bonded to the circuit pattern 13 of the substrate 10, that is, the bond finger 16. FIG.
이러한, 연결수단의 연결 상태는 도4b에 도시된 바와 같이 배선될 수 있으며, 이는 회로패턴(13)의 설계 및 반도체칩의 설계에 따라서 가변적이다. This connection state of the connecting means can be wired as shown in Fig. 4B, which is variable depending on the design of the circuit pattern 13 and the design of the semiconductor chip.
또한, 도4c에 도시된 바와 같이, 상기 제1반도체칩(20)의 입출력패드(21)는 연결수단에 의해 그 외주연에 위치하는 섭스트레이트(10)의 본드핑거(16)에 연결될 수 도 있으며, 이것도 상기 도4b에서와 같이 회로패턴(13)의 설계 및 반도체칩의 설계에 따라서 가변적이다.In addition, as shown in FIG. 4C, the input / output pad 21 of the first semiconductor chip 20 may be connected to the bond finger 16 of the substrate 10 located at its outer circumference by a connecting means. This is also variable depending on the design of the circuit pattern 13 and the design of the semiconductor chip as shown in FIG. 4B.
여기서, 상기 연결수단은 전기 전도도가 양호한 골드와이어, 알루미늄와이어 등의 도전성 와이어를 이용하는 것이 바람직하며, 본딩 방법은 상기 섭스트레이트(10)를 히터블럭 상에 안착한 후 와이어 본딩 장치를 이용하여 본딩한다.Here, the connection means is preferably using a conductive wire such as gold wire, aluminum wire having good electrical conductivity, the bonding method is to mount the substrate 10 on the heater block and then bonded using a wire bonding device.
한편, 상기 제1반도체칩(20), 제2반도체칩(30), 연결 수단 및 섭스트레이트(10)의 일정영역 등을 외부의 기계적, 화학적, 전기적 위험으로부터 보호하기 위해, 일정한 형태의 금형에 상기 섭스트레이트(10) 등을 안착한 후 고온고압의 에폭시 몰드 컴파운드로 봉지하여 몸체(60)를 형성한다.(도4a,4b,4c,5a 및 도5b에 도시된 반도체패키지) 또한 도6에 도시된 반도체패키지에서와 같이 디스펜서를 이용하여 액상봉지재로 봉지함으로써 소정의 몸체(60)를 형성하는 것도 가능하다. 본 발명의 실시예인 모든 반도체패키지는 상기 에폭시 몰드 컴파운드나 액상 봉지재외에도 실리콘 등을 이용할 수 있으며, 그 봉지재 종류를 제한하는 것은 아니다.Meanwhile, in order to protect certain areas of the first semiconductor chip 20, the second semiconductor chip 30, the connection means and the substrate 10 from external mechanical, chemical and electrical hazards, After mounting the substrate 10 and the like, the body 60 is formed by encapsulating it with an epoxy mold compound of high temperature and high pressure. (The semiconductor package shown in FIGS. 4A, 4B, 4C, 5A and 5B) is also shown in FIG. It is also possible to form a predetermined body 60 by encapsulating with a liquid encapsulant using a dispenser as in the semiconductor package. In addition to the epoxy mold compound and the liquid encapsulant, all semiconductor packages according to the embodiment of the present invention may use silicon and the like, and the encapsulant type is not limited.
상기 몸체(60)의 외주연으로는 상기한 섭스트레이트(10)가 외측으로 길게 연장되어 형성되어 있으며, 상기 섭스트레이트(10)의 단부는 전술한 바와 같이 회로패턴(13)이 커버코오트(14)로 코팅되지 않고 외부로 노출된 입출력수단이 구비됨으로써, 차후 마더보드(M)에 형성된 소켓(S)에 접속 및 고정되어 실장된다. 또한, 전술한 바와 같이 상기 섭스트레이트(10)의 단부에는 다수의 핀(P)이 어레이되어 형성된 소켓(S)이 결합되어 있음으로써, 상기 소켓(S)을 차후 마더보드에 구비된 다른 소켓에 결합하여 사용할 수도 있다.As the outer periphery of the body 60, the substratum 10 is formed to extend outwardly, and the end of the substratum 10 has a circuit pattern 13 as described above. 14) by providing the input and output means exposed to the outside without being coated with, it is mounted and connected to the socket (S) formed on the motherboard (M) in the future. In addition, as described above, a socket S formed by arranging a plurality of pins P is coupled to an end portion of the substrate 10, thereby connecting the socket S to another socket provided on the motherboard. It can also be used in combination.
상기 섭스트레이트(10)의 단부에 형성된 입출력수단은, 도7a 및 도7b에 도시된 바와 같이 마더보드(M)에 형성된 소켓(S)에 유연하게 휘어지면서 접속되거나, 또는 마더보드(M)에 수직으로 세워진채 실장되는 것이 가능하며, 따라서 상기 마더보드(M)에는 더 많은 전자부품을 실장하는 것이 가능하고, 또한 상기 반도체패키지를 다수개 실장할 수 있음으로써 실장밀도를 높일 수 있게 된다.Input and output means formed at the end of the substrate 10, is flexibly connected to the socket (S) formed on the motherboard (M), as shown in Figure 7a and 7b, or to the motherboard (M) It can be mounted vertically, and thus, more electronic components can be mounted on the motherboard M, and a plurality of the semiconductor packages can be mounted, thereby increasing the mounting density.
도5a 및 도5b는 본 발명의 제2실시예인 반도체패키지를 도시한 단면도이다.5A and 5B are sectional views showing a semiconductor package as a second embodiment of the present invention.
도시된 바와 같이 본 발명의 제2실시예는 제1반도체칩(20)과 그 외주연에 위치하는 회로패턴(13)을 연결하는 연결수단이 리드(52)로 이루어져 있다. 즉, 상기 제1반도체칩(20)의 상면 내측에 위치하는 섭스트레이트(10)의 회로패턴(13)이 관통공(12) 내측으로 연장되어 리드(52)가 구비됨으로써 상기 제1반도체칩(20)의 입출력패드(21)에 본딩되거나, 제1반도체칩(20)의 외주연에 위치하는 섭스트레이트(10)의 회로패턴(13)이 관통공(12) 내측으로 연장되어 리드(52)가 구비됨으로써 상기 제1반도체칩(20)의 입출력패드(21)에 본딩될 수 있다. 여기서, 상기 리드(52)는 그 저면의 수지층(11)만을 제거하여 형성할 수도 있다. 또한 제2반도체칩(30)의 입출력패드(31)는 제1실시예에서와 같이 그 외주연에 위치하는 섭스트레이트(10)의 본드핑거(16)에 연결수단 즉, 도전성와이어(51)로 연결되어 있으며, 상기 제2반도체칩(30)의 입출력패드(31)와 그 외주연에 위치되는 섭스트레이트(10)의 회로패턴(13) 역시 상기와 같이 리드(52)로 연결할 수 있으며, 이는 제한적이지 않다.As shown in the second embodiment of the present invention, the lead 52 includes connecting means for connecting the first semiconductor chip 20 and the circuit pattern 13 positioned on the outer circumference thereof. That is, the circuit pattern 13 of the substrate 10 positioned inside the upper surface of the first semiconductor chip 20 extends into the through hole 12 so that the lead 52 is provided so that the first semiconductor chip ( The circuit pattern 13 of the substrate 10, which is bonded to the input / output pad 21 of the 20 or positioned at the outer circumference of the first semiconductor chip 20, extends into the through hole 12 and leads to the lead 52. Is provided to be bonded to the input / output pad 21 of the first semiconductor chip 20. Here, the lead 52 may be formed by removing only the resin layer 11 on the bottom surface thereof. In addition, the input / output pad 31 of the second semiconductor chip 30 is connected to the bond finger 16 of the substrate 10 located at the outer circumference thereof as in the first embodiment, that is, as a conductive wire 51. It is connected, the circuit pattern 13 of the substrate 10 located on the outer periphery of the input and output pad 31 of the second semiconductor chip 30 can also be connected to the lead 52 as described above, It is not restrictive.
한편, 상기와 같이 제1반도체칩(20)과 섭스트레이트(10)를 연결하는 수단이 리드(52)로 되어 있을 경우에는 통상의 탭본딩(TAB) 방법 즉, 다수개의 리드(52)를 제1반도체칩(20)의 입출력패드(21)에 동시 본딩하는 방법을 이용할 수 있음으로써 그 본딩 시간을 대폭 축소할 수 있는 장점이 있다.Meanwhile, when the means for connecting the first semiconductor chip 20 and the substrate 10 is the lead 52 as described above, the conventional tab bonding (TAB) method, that is, the plurality of leads 52 may be removed. Since the method of simultaneously bonding the input / output pads 21 of the semiconductor chip 20 can be used, the bonding time can be greatly reduced.
이와 같이 하여 본 발명은 섭스트레이트의 양면에 반도체칩이 접착됨에도 불구하고 박형의 반도체패키지를 제공하게 되며, 반도체패키지가 마더보드에 마치 떠있는 형상으로 실장하는 것이 가능함으로써, 동일한 마더보드에 보다 많은 수의 전자부품을 실장할 수 있고, 메모리 반도체패키지인 경우에는 동일한 면적에 보다 많은 메모리를 확보하게 된다.In this way, the present invention provides a thin semiconductor package even though the semiconductor chip is adhered to both sides of the substrate, and the semiconductor package can be mounted in a floating shape on the motherboard, thereby providing more on the same motherboard. A large number of electronic components can be mounted, and in the case of a memory semiconductor package, more memory is secured in the same area.
또한, 반도체패키지의 입출력수단인 섭스트레이트의 단부를 직접 마더보드에 구비된 소켓에 끼워 사용할 수 있음으로써, 제조 공정에 있어서 종래 솔더볼 융착을 위한 플럭싱, 볼융착, 리플로 및 세척 단계를 생략할 수 있어, 제조 단계가 간단하고 그만큼 반도체패키지의 가격을 낮출 수 있게 된다.In addition, the end of the substrate, which is an input / output means of the semiconductor package, can be directly inserted into a socket provided on the motherboard, thereby eliminating the fluxing, ball welding, reflow, and cleaning steps for solder ball welding in the manufacturing process. In this way, the manufacturing step is simple and the price of the semiconductor package can be lowered accordingly.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.As described above, although the present invention has been described with reference to the above embodiments, the present invention is not limited thereto, and various modified embodiments may be possible without departing from the scope and spirit of the present invention.
따라서 본 발명에 의한 반도체패키지는 다수개의 반도체칩이 접착됨에도 불구하고 매우 얇은 형태의 반도체패키지를 제공하여, 상기 반도체패키지를 사용한 전자기기의 부피를 축소시킬 수 있는 효과가 있다.Therefore, the semiconductor package according to the present invention has an effect of reducing the volume of an electronic device using the semiconductor package by providing a very thin semiconductor package even though a plurality of semiconductor chips are bonded.
또한, 본 발명에 의한 반도체패키지는 마더보드에 마치 떠있는 형상으로 실장하는 것이 가능하여, 마더보드의 여유 공간을 보다 많이 확보함으로써 다량의 소자를 실장하여 실장 밀도를 극대화시킬 수 있는 효과가 있다.In addition, the semiconductor package according to the present invention can be mounted in a floating shape on the motherboard, it is possible to maximize the mounting density by mounting a large amount of elements by securing more free space on the motherboard.
더불어, 본 발명에 의한 반도체패키지는 종래와 같은 플럭싱, 볼융착, 리플로 및 세척 단계를 생략할 수 있어 제조 가격을 낮출 수 있고, 또한 불량율을 감소시켜 반도체패키지의 신뢰성을 증가시킬 수 있는 효과가 있다.In addition, the semiconductor package according to the present invention can omit the conventional fluxing, ball fusion, reflow, and washing steps, thereby lowering the manufacturing cost, and also reducing the defective rate, thereby increasing the reliability of the semiconductor package. There is.
도1은 종래의 반도체패키지를 도시한 단면도이다.1 is a cross-sectional view showing a conventional semiconductor package.
도2a 내지 도2c는 본 발명의 반도체패키지에 이용된 섭스트레이트 스트립 및 섭스트레이트 유닛을 도시한 평면도이다.2A to 2C are plan views illustrating a substrate strip and a substrate unit used in the semiconductor package of the present invention.
도3a 및 도3b는 섭스트레이트 유닛의 상,하면에 반도체칩이 적층되어 접착된 상태를 도시한 평면도 및 그 단면도이고, 도3c는 본 발명에 의한 반도체패키지의 입출력 수단의 다른 예를 도시한 상태도이다.3A and 3B are plan views and cross-sectional views illustrating a state in which semiconductor chips are stacked and bonded to upper and lower surfaces of a substrate unit, and FIG. 3C is a state diagram showing another example of input / output means of a semiconductor package according to the present invention. to be.
도4a 내지 도4c는 본 발명의 제1실시예인 반도체패키지를 도시한 단면도이다.4A to 4C are cross-sectional views showing a semiconductor package as a first embodiment of the present invention.
도5a 및 도5b는 본 발명의 제2실시예인 반도체패키지를 도시한 단면도이다.5A and 5B are sectional views showing a semiconductor package as a second embodiment of the present invention.
도6은 본 발명의 반도체패키지에서 몸체가 액상봉지재로 형성된 경우를 도시한 단면도이다.6 is a cross-sectional view illustrating a case in which a body is formed of a liquid encapsulant in a semiconductor package of the present invention.
도7a 및 도7b는 본 발명에 의한 반도체패키지가 마더보드에 실장된 예를 도시한 상태도이다.7A and 7B are diagrams illustrating an example in which a semiconductor package according to the present invention is mounted on a motherboard.
- 도면중 주요 부호에 대한 설명 --Description of the main symbols in the drawings-
10; 섭스트레이트 11; 수지층10; Suprate 11; Resin layer
12; 관통공 13; 회로패턴12; Through hole 13; Circuit pattern
14; 커버코오트 15; 커버코오트 오프닝14; Cover coat 15; Cover Coat Opening
16; 본드핑거 17; 브리지16; Bondfinger 17; bridge
19; 싱귤레이션 라인19; Singulation Line
20; 제1반도체칩 21,31; 입출력패드20; First semiconductor chips 21 and 31; I / O pad
30; 제2반도체칩 41; 접착제30; Second semiconductor chip 41; glue
51; 도전성와이어 52; 리드51; Conductive wire 52; lead
60; 몸체 F; 프레임60; Body F; frame
M; 마더보드 S; 소켓M; Motherboard S; socket
Claims (11)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0013129A KR100533761B1 (en) | 1999-04-14 | 1999-04-14 | semi-conduSSor package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0013129A KR100533761B1 (en) | 1999-04-14 | 1999-04-14 | semi-conduSSor package |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000066197A KR20000066197A (en) | 2000-11-15 |
| KR100533761B1 true KR100533761B1 (en) | 2005-12-06 |
Family
ID=19579929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1999-0013129A KR100533761B1 (en) | 1999-04-14 | 1999-04-14 | semi-conduSSor package |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100533761B1 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100686823B1 (en) * | 2001-08-03 | 2007-02-23 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor package |
| KR100470387B1 (en) * | 2001-10-05 | 2005-02-07 | 주식회사 하이닉스반도체 | stacked chip package |
| KR101667293B1 (en) * | 2014-10-31 | 2016-10-18 | 주식회사 포스코 | Crusher |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05206315A (en) * | 1992-01-27 | 1993-08-13 | Hitachi Ltd | Semiconductor device |
| JPH06209066A (en) * | 1993-01-11 | 1994-07-26 | Nec Niigata Ltd | Semiconductor device |
| KR19980058400A (en) * | 1996-12-30 | 1998-10-07 | 김영환 | Multi-chip package |
| JPH10335546A (en) * | 1997-05-27 | 1998-12-18 | Fujitsu Ltd | Semiconductor device, socket for semiconductor device, and semiconductor device module |
| JPH1174302A (en) * | 1997-08-28 | 1999-03-16 | Toshiba Corp | Resin sealed type semiconductor device |
| KR19990026510A (en) * | 1997-09-25 | 1999-04-15 | 윤종용 | Vertical mount semiconductor package module with external heat sink |
-
1999
- 1999-04-14 KR KR10-1999-0013129A patent/KR100533761B1/en not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH05206315A (en) * | 1992-01-27 | 1993-08-13 | Hitachi Ltd | Semiconductor device |
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| JPH10335546A (en) * | 1997-05-27 | 1998-12-18 | Fujitsu Ltd | Semiconductor device, socket for semiconductor device, and semiconductor device module |
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| KR19990026510A (en) * | 1997-09-25 | 1999-04-15 | 윤종용 | Vertical mount semiconductor package module with external heat sink |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000066197A (en) | 2000-11-15 |
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| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121113 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
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|
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|
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|
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