KR100668939B1 - Board level semiconductor device and its manufacturing method - Google Patents

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Abstract

이 발명은 보드 레벨 반도체 장치 및 그 제조 방법에 관한 것으로, 절연성 보드에 다수의 반도체칩을 직접 탑재할 수 있고, 또한 그 보드와 반도체칩 사이를 직접 전기적으로 연결할 수 있도록, 제1면과 제2면을 갖고, 상기 제2면에는 다수의 요홈부가 형성된 절연성 보드와; 제1면과 제2면을 갖고, 상기 제2면에는 다수의 입출력패드가 형성된 채, 제1면이 상기 보드의 요홈부 바닥면에 접착된 반도체칩과; 상기 반도체칩의 입출력패드에 연결된 채 상기 보드의 제2면에 형성된 다수의 도전성 회로패턴을 포함하여 이루어진 것을 특징으로 함.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a board level semiconductor device and a method of manufacturing the same, wherein a plurality of semiconductor chips can be directly mounted on an insulating board, and a first surface and a second surface can be directly electrically connected between the board and the semiconductor chip. An insulating board having a surface and having a plurality of grooves formed on the second surface; A semiconductor chip having a first surface and a second surface and having a plurality of input / output pads formed thereon, the first surface being bonded to the bottom surface of the recess of the board; And a plurality of conductive circuit patterns formed on the second surface of the board while being connected to the input / output pad of the semiconductor chip.

Description

보드 레벨 반도체 장치 및 그 제조 방법{Board level semiconductor device and its manufacturing method}Board level semiconductor device and its manufacturing method

도1은 종래의 반도체패키지를 도시한 단면도이다.1 is a cross-sectional view showing a conventional semiconductor package.

도2a는 본 발명의 제1실시예에 의한 보드 레벨 반도체 장치를 도시한 단면도이고, 도2b는 그 부분 평면도이다.Fig. 2A is a sectional view showing the board level semiconductor device according to the first embodiment of the present invention, and Fig. 2B is a partial plan view thereof.

도3a는 본 발명의 제2실시예에 의한 보드 레벨 반도체 장치를 도시한 단면도이고, 도3b는 사용 상태를 도시한 사시도이다.3A is a cross-sectional view showing a board level semiconductor device according to a second embodiment of the present invention, and FIG. 3B is a perspective view showing a use state.

도4는 본 발명의 제3실시예에 의한 보드 레벨 반도체 장치를 도시한 단면도이다.4 is a cross-sectional view showing a board level semiconductor device according to a third embodiment of the present invention.

도5a 내지 도5d는 본 발명에 의한 보드 레벨 반도체 장치의 제조 방법을 도시한 설명도이다.5A to 5D are explanatory views showing a method for manufacturing a board level semiconductor device according to the present invention.

- 도면중 주요 부호에 대한 설명 --Description of the main symbols in the drawings-

101,102,103; 본 발명에 의한 보드 레벨 반도체 장치101,102,103; Board level semiconductor device according to the present invention

10; 반도체칩 10a,10b; 반도체칩의 제1면, 제2면10; Semiconductor chips 10a and 10b; First and second surfaces of the semiconductor chip

12; 입출력패드 20; 절연성 보드12; Input and output pads 20; Insulating board

20a,20b; 절연성 보드의 제1면, 제2면20a, 20b; First side and second side of the insulating board

22; 요홈부 30; 도전성 회로패턴22; Recess 30; Conductive Circuit Pattern

32; 입출력단자 40; 커버코트32; Input / output terminal 40; Cover coat

50; 마더보드 20'; 절연성 보드50; Motherboard 20 '; Insulating board

본 발명은 보드 레벨 반도체 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게 설명하면 절연성 보드에 다수의 반도체칩을 직접 탑재할 수 있고, 또한 그 보드와 반도체칩 사이를 직접 전기적으로 연결할 수 있는 보드 레벨 반도체 장치 및 그 제조 방법에 관한 것이다.The present invention relates to a board-level semiconductor device and a method of manufacturing the same. More specifically, the present invention relates to a board-level semiconductor device, in which a plurality of semiconductor chips can be directly mounted on an insulating board, and directly connected between the board and the semiconductor chip. A semiconductor device and a method of manufacturing the same.

최근의 반도체패키지는 칩스케일(Chip Scale) 반도체패키지, 마이크로 볼그리드어레이(Micro Ball Grid Array) 반도체패키지 및 초박형(Ultra Thin) 반도체패키지 등과 같이 점차 소형화 및 박형화 추세에 있다.Recently, semiconductor packages are becoming smaller and thinner, such as chip scale semiconductor packages, micro ball grid array semiconductor packages, and ultra thin semiconductor packages.

여기서, 상기 초박형 반도체패키지는 통상 회로기판에 일정크기의 관통공이 형성되고, 상기 관통공 내측에 반도체칩이 위치되며, 회로기판의 일면에 도전성 볼이 어레이(Array)되어 두께가 매우 얇은 반도체패키지를 말한다.Here, the ultra-thin semiconductor package is a through-hole of a predetermined size is usually formed in the circuit board, the semiconductor chip is located inside the through-hole, the conductive ball is arrayed on one surface of the circuit board (Array) very thin semiconductor package Say.

이러한 반도체패키지중에서 종래의 초박형 반도체패키지(100')를 도1에 도시하였다.Of these semiconductor packages, a conventional ultra-thin semiconductor package 100 'is shown in FIG.

도시된 바와 같이 다수의 전자회로가 집적되어 있고, 제1면(하면)(1a) 및 제2면(상면)(1b)을 가지며, 상기 제2면(1b)에는 다수의 입출력패드(2)가 형성되어 있는 반도체칩(1)이 중앙에 위치되어 있고, 상기 반도체칩(1)의 외주연으로는 그 반도체칩(1)이 위치할 수 있도록 관통공(15)이 형성된 회로기판(10)이 위치되어 있다.As shown, a plurality of electronic circuits are integrated and have a first surface (lower surface) 1a and a second surface (upper surface) 1b, and a plurality of input / output pads 2 on the second surface 1b. Is formed in the center of the semiconductor chip 1, the circuit board 10 is formed with a through hole 15 so that the semiconductor chip 1 is located at the outer periphery of the semiconductor chip 1 Is located.

상기 회로기판(10)은 제1면(하면)(11a)과 제2면(상면)(11b)을 갖는 수지층(11)을 기본층으로 하여, 상기 제2면(11b)에 다수의 본드핑거(12a)와 볼랜드(12b)로 이루어진 회로패턴(12)이 형성되어 있고, 상기 다수의 본드핑거(12a)와 볼랜드(12b)를 오프닝시키며 회로패턴(12)을 커버코트(13)가 덮고 있다. 또한, 중앙에는 관통공(15)이 형성되어 전술한 바와 같이 그 관통공(15)에 반도체칩(1)이 위치되어 있다. 여기서 상기 반도체칩(1)의 제1면(1a)과 회로기판(10)의 제1면(11a)은 동일면이다.The circuit board 10 has a resin layer 11 having a first surface (lower surface) 11a and a second surface (upper surface) 11b as a base layer, and a plurality of bonds are formed on the second surface 11b. A circuit pattern 12 formed of a finger 12a and a ball land 12b is formed. The plurality of bond fingers 12a and the ball lands 12b are opened, and the circuit pattern 12 is covered by the cover coat 13. have. In addition, a through hole 15 is formed in the center, and the semiconductor chip 1 is positioned in the through hole 15 as described above. Here, the first surface 1a of the semiconductor chip 1 and the first surface 11a of the circuit board 10 are the same plane.

상기 반도체칩(1)의 입출력패드(2)와 상기 회로기판(10)의 본드핑거(12a)는 전기적으로 접속되도록 도전성와이어와 같은 전기적 접속수단(60)에 의해 상호 연결되어 있다.The input / output pads 2 of the semiconductor chip 1 and the bond fingers 12a of the circuit board 10 are connected to each other by electrical connection means 60 such as conductive wires so as to be electrically connected.

상기 회로기판(10)의 관통공(15) 내측에 위치된 반도체칩(1), 접속수단(60) 및 회로기판(10)의 일부는 봉지재(20)가 감싸고 있으며, 이때 상기 반도체칩(1)의 제1면(1a)은 봉지재(20) 외측으로 노출되어 있다.The encapsulant 20 is enclosed in the semiconductor chip 1, the connecting means 60, and a part of the circuit board 10 positioned inside the through hole 15 of the circuit board 10, wherein the semiconductor chip ( The first surface 1a of 1) is exposed to the encapsulant 20 outside.

상기 회로기판(10)의 볼랜드(12b)에는 다수의 도전성볼(30)이 융착되어 차후 보드에 실장 가능한 형태로 되어 있다.A plurality of conductive balls 30 are fused to the ball lands 12b of the circuit board 10 to be mounted on the board later.

상기와 같은 반도체패키지(100')의 제조 방법을 간단히 설명하면 다음과 같다.The manufacturing method of the semiconductor package 100 'as described above will be briefly described as follows.

1. 회로기판 제공 단계로서, 제1면(11a)과 제2면(11b)을 갖는 수지층(11)을 기본층으로 하여 그 제2면(11b)에 다수의 본드핑거(12a)와 볼랜드(12b)를 갖는 회로패턴(12)이 형성되고, 상기 본드핑거(12a)와 볼랜드(12b)가 오픈된 상태로 상기 수지층(11) 및 회로패턴(12)이 커버코트(13)로 코팅되며, 중앙에는 관통공(15)이 형성되어 있는 회로기판(10)을 제공한다.1. A circuit board providing step, wherein a plurality of bond fingers 12a and borland are formed on a second surface 11b of a resin layer 11 having a first surface 11a and a second surface 11b as a base layer. A circuit pattern 12 having a 12b is formed, and the resin layer 11 and the circuit pattern 12 are coated with the cover coat 13 with the bond fingers 12a and the borland 12b open. In the center, a circuit board 10 having through holes 15 formed thereon is provided.

여기서, 상기 회로기판(10)에 형성된 회로패턴(12)은 주지된 바와 같이 포토마스킹, 화학적 에칭, 도금 등의 복잡한 방법에 의해 형성된다.Here, the circuit pattern 12 formed on the circuit board 10 is formed by a complex method such as photomasking, chemical etching, plating, etc. as is well known.

2. 반도체칩 제공 단계로서, 제1면(1a)과 제2면(1b)을 가지며, 상기 제2면(1b)에 다수의 입출력패드(2)가 형성된 반도체칩(1)을 상기 회로기판(10)의 관통공(15)내에 위치시킨다. 이때, 상기 회로기판(10)의 제1면(11a)에는 그 관통공(15)을 폐쇄할 수 있도록 폐쇄부재를 접착하고, 그 폐쇄부재 상에 상기 반도체칩(1)을 위치시킨다. 물론, 상기 반도체칩(1)의 제1면(1a,11a)이 상기 폐쇄부재 상에 접착되도록 한다.2. A semiconductor chip providing step, comprising: a semiconductor chip 1 having a first surface 1a and a second surface 1b, and having a plurality of input / output pads 2 formed on the second surface 1b; It is located in the through hole 15 of (10). At this time, the closing member is bonded to the first surface 11a of the circuit board 10 so as to close the through hole 15, and the semiconductor chip 1 is placed on the closing member. Of course, the first surfaces 1a and 11a of the semiconductor chip 1 are bonded to the closure member.

3. 전기적 접속 단계로서, 상기 반도체칩(1)의 입출력패드(2)와 상기 회로기판(10)의 본드핑거(12a)가 전기적 접속수단(60) 예를 들면 골드와이어, 알루미늄와이어 등에 의해 상호 접속되도록 한다.3. In the electrical connection step, the input / output pad 2 of the semiconductor chip 1 and the bond finger 12a of the circuit board 10 are mutually connected by the electrical connection means 60, for example, gold wire, aluminum wire, or the like. To be connected.

4. 봉지 단계로서, 상기 반도체패키지 자재를 금형 등에 위치시키고, 상기 관통공(15)내의 반도체칩(1), 접속수단(60), 및 회로기판(10)의 일정영역을 에폭시몰딩컴파운드(Epoxy Molding Compound)와 같은 봉지재(20)로 봉지한다. 또한 상기 반도체패키지 자재는 디스펜서(Dispenser)를 이용한 글럽탑(Glop Top)에 의해 봉지될 수도 있다.4. In the encapsulation step, the semiconductor package material is placed in a mold or the like, and epoxy molding compound (Epoxy) is formed in a predetermined region of the semiconductor chip 1, the connecting means 60, and the circuit board 10 in the through hole 15. It is encapsulated with an encapsulant 20 such as a molding compound). In addition, the semiconductor package material may be encapsulated by a glove top using a dispenser.

5. 입출력 단자 형성 단계로서, 상기 회로기판(10)의 볼랜드(12b)에 도전성볼(30)을 융착하여 입출력단자를 형성한다.5. As an input / output terminal forming step, the conductive ball 30 is fused to the ball land 12b of the circuit board 10 to form an input / output terminal.

그러나 이러한 종래의 반도체패키지 및 그 제조 방법에 의하면 상기 반도체패키지의 구성 요소인 회로기판이 포토마스킹, 화학적 에칭 및 각종 도금 등의 과정을 통해 제조됨으로써, 그 구조 및 제조 방법이 복잡하고 또한 비용이 고가로 되는 단점이 있다.However, according to the conventional semiconductor package and its manufacturing method, the circuit board, which is a component of the semiconductor package, is manufactured through a process such as photomasking, chemical etching, and various platings, so that the structure and manufacturing method thereof are complicated and expensive. There is a disadvantage of being.

즉, 반도체패키지의 제조 공정중, 별도의 공정에 의해 제조된 회로기판을 이용하게 되는데 이 회로기판은 주지된 바와 같이 복잡한 공정에 의해 제조됨으로 가격이 고가이고, 따라서 반도체패키지의 가격도 고가로 되는 문제점이 있다.In other words, in the process of manufacturing a semiconductor package, a circuit board manufactured by a separate process is used. As this circuit board is manufactured by a complicated process as is well known, the price is high, and therefore, the price of the semiconductor package is high. There is a problem.

또한, 반도체칩과 회로기판을 전기적으로 접속시키기 위해 통상 도전성와이어를 사용하고, 또한 반도체패키지를 마더보드에 실장하기 위해 도전성볼이 사용됨으로써 전기적 신호 경로가 길어짐은 물론 그 전기적 저항도 커지는 단점이 있다.In addition, since the conductive wire is generally used to electrically connect the semiconductor chip and the circuit board, and the conductive ball is used to mount the semiconductor package on the motherboard, the electrical signal path is long and the electrical resistance thereof is also increased. .

더구나 상기 반도체칩에 비해 상대적으로 반도체패키지의 부피가 큼으로써 마더보드에 대한 실장밀도가 떨어질뿐만 아니라, 이에 따라 마더보드 자체의 크기도 커지는 문제점이 있다. In addition, as the semiconductor package has a larger volume than the semiconductor chip, not only the mounting density of the motherboard decreases, but also the size of the motherboard itself increases.

따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 마더보드에 다수의 반도체칩을 직접 탑재할 수 있고, 또한 그 보드와 반도체칩 사이를 직접 전기적으로 연결할 수 있는 보드 레벨 반도체 장치 및 그 제조 방법을 제공하는데 있다.Therefore, the present invention has been made to solve the above-mentioned conventional problems, a board-level semiconductor device capable of directly mounting a plurality of semiconductor chips on the motherboard, and also can be directly electrically connected between the board and the semiconductor chip And a method for producing the same.

상기한 목적을 달성하기 위해 본 발명에 의한 보드 레벨 반도체 장치는 제1면과 제2면을 갖고, 상기 제2면에는 다수의 요홈부가 형성된 절연성 보드와; 제1면과 제2면을 갖고, 상기 제2면에는 다수의 입출력패드가 형성된 채, 제1면이 상기 보드의 요홈부 바닥면에 접착된 반도체칩과; 상기 반도체칩의 입출력패드에 연결된 채 상기 보드의 제2면에 형성된 다수의 도전성 회로패턴을 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, a board-level semiconductor device according to the present invention includes an insulating board having a first surface and a second surface, and having a plurality of grooves formed on the second surface; A semiconductor chip having a first surface and a second surface and having a plurality of input / output pads formed thereon, the first surface being bonded to the bottom surface of the recess of the board; And a plurality of conductive circuit patterns formed on the second surface of the board while being connected to the input / output pad of the semiconductor chip.

상기 보드의 제2면에는 적어도 하나 이상의 다른 보드가 더 적층되어 있으며, 상기 다른 보드의 표면에도 회로패턴이 형성되고, 상,하부의 회로패턴은 도전성비아홀에 의해 상호 연결될 수 있다.At least one other board is further stacked on the second surface of the board, and circuit patterns are formed on surfaces of the other boards, and upper and lower circuit patterns may be interconnected by conductive via holes.

또한, 상기 보드는 요홈부의 깊이가 상기 반도체칩의 두께와 같게 형성됨이 바람직하다.In addition, the board is preferably formed such that the depth of the groove portion equal to the thickness of the semiconductor chip.

또한, 상기 회로패턴은 도전성잉크이고, 상기 도전성잉크가 상기 반도체칩의 입출력패드와 연결될 수 있다.The circuit pattern may be a conductive ink, and the conductive ink may be connected to an input / output pad of the semiconductor chip.

또한, 상기 회로패턴은 구리박막이고, 상기 회로패턴과 반도체칩의 입출력패드는 도전성잉크로 연결될 수도 있다.The circuit pattern may be a copper thin film, and the circuit pattern and the input / output pad of the semiconductor chip may be connected to the conductive ink.

상기 보드는 반도체칩, 요홈부 및 회로패턴 등이 외부 환경으로부터 보호되도록 제2면에 커버코트가 코팅됨이 바람직하다.The board is preferably coated with a cover coat on the second surface to protect the semiconductor chip, groove and circuit pattern from the external environment.

상기 보드는 다른 보드에 전기적으로 접속가능하게 둘레의 일정 영역에 외측으로 오픈된 입출력 단자가 더 형성될 수도 있다.The board may further include an input / output terminal opened outward in a predetermined area around the board to be electrically connected to another board.

상기 입출력 단자는 회로패턴 표면에 금, 은, 솔더 중 어느 하나가 도금되어 형성됨이 바람직하다.Preferably, the input / output terminal is formed by plating one of gold, silver, and solder on the circuit pattern surface.

상기한 목적을 달성하기 위해 본 발명에 의한 보드 레벨 반도체 장치의 제조 방법은 제1면과 제2면을 갖는 대략 사각판상으로서, 상기 제2면에는 일정깊이 및 넓이를 갖는 다수의 요홈부가 형성된 보드를 제공하는 단계와; 상기 보드의 각 요홈부에, 제1면과 제2면을 가지며 상기 제2면에는 다수의 입출력패드가 형성된 반도체칩을 탑재하되, 상기 반도체칩의 제1면이 요홈부의 바닥면에 접착되도록 하는 단계와; 상기 보드의 요홈부 외주연인 제2면에 회로패턴을 형성하되, 상기 회로패턴의 일단은 상기 반도체칩의 입출력패드에 연결되도록 하는 단계를 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a board-level semiconductor device according to the present invention is a substantially rectangular plate shape having a first surface and a second surface, and a board having a plurality of grooves having a predetermined depth and width on the second surface. Providing a; Each recess of the board has a first surface and a second surface and a semiconductor chip having a plurality of input and output pads is mounted on the second surface, wherein the first surface of the semiconductor chip is bonded to the bottom surface of the recess. Steps; And forming a circuit pattern on a second surface of the board, the outer periphery of the recess, wherein one end of the circuit pattern is connected to an input / output pad of the semiconductor chip.

상기 회로패턴 형성 단계는 도전성 잉크를 이용한 스크린 프린팅에 의해 형성됨이 바람직하다.The circuit pattern forming step is preferably formed by screen printing using a conductive ink.

상기 보드의 제2면에는 적어도 하나 이상의 다른 보드를 더 적층하며, 상기 다른 보드의 표면에도 회로패턴을 형성하고, 상,하부의 회로패턴은 도전성비아홀로 상호 연결할 수도 있다.At least one other board may be further stacked on the second surface of the board, and a circuit pattern may be formed on the surface of the other board, and upper and lower circuit patterns may be interconnected by conductive via holes.

상기 보드는 반도체칩, 요홈부 및 회로패턴 등이 외부 환경으로부터 보호되도록 제2면에 커버코트를 코팅하는 단계가 더 포함될 수 있다.The board may further include coating a cover coat on the second surface to protect the semiconductor chip, the recess and the circuit pattern from the external environment.

상기 보드는 다른 보드에 전기적으로 접속 가능하게 둘레의 일정 영역에 외측으로 오픈된 입출력 단자를 더 형성시킬 수도 있다.The board may further form an input / output terminal opened outward in a predetermined area around the board so as to be electrically connected to another board.

상기와 같이 하여 본 발명에 의한 보드 레벨 반도체 장치 및 그 제조 방법에 의하면, 보드 자체에 미리 다수의 반도체칩을 위치시키고 또한 이들을 도전성잉크를 이용한 스크린 프린팅 방법에 의해 상호 연결하거나 또는 보드 표면에 회로패턴을 형성함으로써, 하나의 보드에 다수의 반도체칩을 집적하여 실장할 수 있고 따라서 실장밀도를 대폭적으로 향상시킬 수 있게 된다.According to the board level semiconductor device and the manufacturing method of the present invention as described above, by placing a plurality of semiconductor chips in advance on the board itself, and interconnecting them by a screen printing method using a conductive ink or a circuit pattern on the surface of the board By forming a plurality of semiconductor chips, a plurality of semiconductor chips can be integrated and mounted on a single board, thereby greatly improving the mounting density.

또한, 종래의 반도체패키지 제조 단계와 그 반도체패키지를 마더보드에 실장하는 단계를 하나의 공정으로 축소함으로써 제조 단가 및 실장 단가를 절약할 수 있게 된다.In addition, it is possible to reduce the manufacturing cost and the mounting cost by reducing the conventional semiconductor package manufacturing step and the step of mounting the semiconductor package to the motherboard in one process.

더불어, 반도체 장치의 구성 요소에 대한 개수를 대폭적으로 감소시킴으로써 구조가 간단하여 불량률을 줄이고, 또한 제조 공정이 용이해진다.In addition, by significantly reducing the number of components of the semiconductor device, the structure is simple, thereby reducing the defective rate and facilitating the manufacturing process.

이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art can easily implement the present invention.

도2a는 본 발명의 제1실시예에 의한 보드 레벨 반도체 장치(101)를 도시한 단면도이고, 도2b는 그 부분 평면도이다.Fig. 2A is a sectional view showing the board level semiconductor device 101 according to the first embodiment of the present invention, and Fig. 2B is a partial plan view thereof.

먼저, 대략 평면인 제1면(20a)과 제2면(20b)을 갖고, 상기 제2면(20b)에는 다수의 요홈부(22)가 일정깊이 및 면적을 가지며 형성된 절연성 보드(20)가 구비되어 있다. 상기 절연성 보드(20)는 통상적으로 전자기기에 사용되는 마더보드 또는 메인보드 등과 같은 열경화성수지복합재이다.First, an insulating board 20 having a first surface 20a and a second surface 20b which are substantially planar, and a plurality of grooves 22 having a predetermined depth and an area is formed on the second surface 20b. It is provided. The insulating board 20 is a thermosetting resin composite material such as a motherboard or a main board, which is typically used in an electronic device.

또한, 상기 각각의 요홈부(22)에는 대략 평면인 제1면(10a)과 제2면(10b)을 갖고 상기 제2면(10b)에는 다수의 입출력패드(12)가 형성되어 있으며, 상기 제1면(10a)이 상기 보드(20)의 요홈부(22) 바닥면에 접착된 반도체칩(10)이 구비되어 있다.In addition, each recess 22 has a first surface 10a and a second surface 10b which are substantially planar, and a plurality of input / output pads 12 are formed on the second surface 10b. The semiconductor chip 10 having the first surface 10a adhered to the bottom surface of the recess 22 of the board 20 is provided.

여기서, 상기 반도체칩(10)의 두께는 상기 요홈부(22)의 깊이와 동일하게 형성함이 바람직하다. 물론, 상기 반도체칩(10)의 넓이는 상기 요홈부(22)의 넓이보다 약간 작게 또는 유사하게 형성함이 바람직하다.Here, the thickness of the semiconductor chip 10 is preferably formed to be the same as the depth of the groove portion 22. Of course, the width of the semiconductor chip 10 is preferably formed to be slightly smaller or similar to the width of the groove portion 22.

상기 반도체칩(10)의 입출력패드(12)에는 다수의 도전성 회로패턴(30)이 연결되어 있으며, 이 회로패턴(30)은 상기 보드(20)의 제2면(20b)에까지 일체로 형성되어 있다. 여기서, 상기 도전성 회로패턴(30)의 재질은 도전성 잉크로 형성함이 바람직하다. 더불어, 상기 도2a 및 도2b에 도시된 회로패턴(30)의 디자인은 일례에 불과하고, 본 발명의 내용을 한정하는 것은 아니며, 여러 가지고 변형된 디자인이 가능하다.A plurality of conductive circuit patterns 30 are connected to the input / output pads 12 of the semiconductor chip 10, and the circuit patterns 30 are integrally formed on the second surface 20b of the board 20. have. Here, the material of the conductive circuit pattern 30 is preferably formed of a conductive ink. In addition, the design of the circuit pattern 30 shown in Figures 2a and 2b is only one example, and does not limit the content of the present invention, various modifications are possible.

또한, 상기 보드(20)의 제2면(20b)에 형성된 회로패턴(30)은 통상적인 구리박막으로 형성하고, 상기 회로패턴(30)과 반도체칩(10)의 입출력패드(12)를 연결하는 수단만을 도전성 잉크로 형성할 수도 있다.In addition, the circuit pattern 30 formed on the second surface 20b of the board 20 is formed of a conventional copper thin film, and connects the circuit pattern 30 to the input / output pad 12 of the semiconductor chip 10. Only means for forming may be formed with conductive ink.

또한, 상기 보드(20)의 제2면(20b)에 형성된 회로패턴(30) 및 반도체칩(10) 등을 외부 환경으로부터 보호하기 위해, 상기 보드(20)의 제2면(20b) 전체에는 절연성 커버코트(40)가 코팅되어 있다.In addition, in order to protect the circuit pattern 30 and the semiconductor chip 10 formed on the second surface 20b of the board 20 from the external environment, the entire second surface 20b of the board 20 may be provided. An insulating cover coat 40 is coated.

이러한 보드 레벨 반도체 장치(101)에는 또다른 전자부품 예를 들면, 저항, 콘덴서, 트랜지스터 등이 부착될 수 있으며, 상기 반도체 장치에 의해 완전한 마더보드 또는 메인보드를 구성할 수 있게 된다.Another electronic component, for example, a resistor, a capacitor, a transistor, or the like may be attached to the board level semiconductor device 101, and the semiconductor device may configure a complete motherboard or a main board.

도3a는 본 발명의 제2실시예에 의한 보드 레벨 반도체 장치(102)를 도시한 단면도이고, 도3b는 사용 상태를 도시한 사시도이다.FIG. 3A is a sectional view showing the board level semiconductor device 102 according to the second embodiment of the present invention, and FIG. 3B is a perspective view showing the use state.

상기 제2실시예에 의한 보드 레벨 반도체 장치(102)는 제1실시예에 의한 보드 레벨 반도체 장치(101)와 유사하므로 그 차이점만을 설명하기로 한다.Since the board level semiconductor device 102 according to the second embodiment is similar to the board level semiconductor device 101 according to the first embodiment, only the differences will be described.

도시된 바와 같이 본 발명의 제2실시예에 의한 반도체 장치(102)는 보드(20)의 제2면(20b) 중 둘레의 일정 영역에 입출력단자(32)가 형성되어 있다. 즉, 보드(20)의 제2면(20b)중 둘레의 일정 영역에는 커버코트(40)가 형성되지 않고, 대신 상기 회로패턴(30)에 연결된 입출력단자(32)가 외측으로 노출된 채 형성되어 있다. 상기 입출력단자(32)는 회로패턴(30)이 직접 연장되고, 그 연장된 표면에 금(Au), 은(Ag), 솔더(Pb/Sn) 중 어느 하나가 도금되어 형성될 수 있다. 또한, 상기 회로패턴(30)에 연결된 채로, 금, 은, 솔더 중 어느 하나가 보드(20)의 제2면(20a)에 직접 도금되어 형성될 수도 있다.As illustrated, in the semiconductor device 102 according to the second embodiment of the present invention, the input / output terminal 32 is formed in a predetermined area around the second surface 20b of the board 20. That is, the cover coat 40 is not formed in a predetermined area around the second surface 20b of the board 20, and instead, the input / output terminal 32 connected to the circuit pattern 30 is exposed to the outside. It is. The input / output terminal 32 may be formed by directly extending the circuit pattern 30 and plating one of gold (Au), silver (Ag), and solder (Pb / Sn) on the extended surface. In addition, any one of gold, silver, and solder may be directly plated on the second surface 20a of the board 20 while being connected to the circuit pattern 30.

상기와 같이 입출력단자(32)가 형성된 보드 레벨 반도체 장치(102)는 도3b에 도시된 바와 같이 또다른 마더보드(50) 또는 메인보드에 결합될 수 있다.As described above, the board level semiconductor device 102 having the input / output terminal 32 may be coupled to another motherboard 50 or the main board as shown in FIG. 3B.

도4는 본 발명의 제3실시예에 의한 보드 레벨 반도체 장치(103)를 도시한 단면도이다.4 is a cross-sectional view showing the board level semiconductor device 103 according to the third embodiment of the present invention.

상기 제3실시예에 의한 보드 레벨 반도체 장치(103) 역시 제1실시예에 의한 반도체 장치(101)와 유사하므로 그 차이점만을 설명하기로 한다.Since the board level semiconductor device 103 according to the third embodiment is similar to the semiconductor device 101 according to the first embodiment, only the differences will be described.

즉, 보드(20)의 제2면(20b)에는 적어도 하나 이상의 다른 보드(20')가 더 적층되어 있으며, 그 다른 보드(20')의 표면에도 역시 도전성 잉크로 회로패턴(30)이 형성되어 있다. 물론, 상,하부에 위치하는 상기 회로패턴(30)은 도전성비아홀(34)에 의해 상호 연결됨으로써 전기적 신호가 도통 가능하게 되어 있다. 또한 최상의 다른 보드(20') 상면에는 그 회로패턴(30)을 보호하기 위해 커버코트(40)가 코팅되어 있다.That is, at least one other board 20 'is further stacked on the second surface 20b of the board 20, and the circuit pattern 30 is also formed on the surface of the other board 20' with conductive ink. It is. Of course, the upper and lower circuit patterns 30 are connected to each other by conductive via holes 34 so that electrical signals can be conducted. In addition, the top surface of the other board 20 'is coated with a cover coat 40 to protect the circuit pattern 30.

한편, 이러한 보드 레벨 반도체 장치의 제조 방법을 첨부된 도5a 내지 도5d를 참조하여 설명하면 다음과 같다.Meanwhile, a method of manufacturing the board level semiconductor device will be described with reference to FIGS. 5A through 5D.

1. 보드 제공 단계로서, 제1면(20a)과 제2면(20b)을 갖는 대략 사각판상으로서, 상기 제2면(20b)에는 일정깊이 및 넓이를 갖는 다수의 요홈부(22)가 형성된 절연성 보드(20)를 제공한다.(도5a 참조)1. As a board providing step, a substantially rectangular plate having a first surface 20a and a second surface 20b, wherein the second surface 20b has a plurality of grooves 22 having a predetermined depth and width. An insulating board 20 is provided (see FIG. 5A).

여기서, 상기 보드(20)는 통상적인 마더보드 또는 메인보드의 재료로 사용되는 열경화성수지복합재이다.Here, the board 20 is a thermosetting resin composite material used as a material of a conventional motherboard or main board.

2. 반도체칩 접착 단계로서, 상기 보드의 각 요홈부(22)에 제1면(10a)과 제2면(10b)을 가지며 상기 제2면(10b)에는 다수의 입출력패드(12)가 형성된 반도체칩(10)을 접착제 또는 접착테이프를 이용하여 접착하되, 상기 반도체칩(10)의 제1면(10a)이 요홈부(22)의 바닥면에 접착되도록 한다.(도5b 참조)2. A semiconductor chip bonding step, wherein each recess 22 of the board has a first surface 10a and a second surface 10b, and a plurality of input / output pads 12 are formed on the second surface 10b. The semiconductor chip 10 is bonded using an adhesive or an adhesive tape, but the first surface 10a of the semiconductor chip 10 is bonded to the bottom surface of the recess 22 (see FIG. 5B).

3. 회로패턴 형성 단계로서, 상기 보드의 요홈부(22) 외주연인 제2면(10b)에 회로패턴(30)을 형성하고, 상기 회로패턴(30)은 반도체칩(10)의 선택된 입출력패드(12)에 연결되도록 한다.(도5c)3. In the circuit pattern forming step, the circuit pattern 30 is formed on the second surface 10b, which is the outer circumference of the recess 22 of the board, and the circuit pattern 30 is a selected input / output pad of the semiconductor chip 10. (12) (FIG. 5C).

이때, 상기 회로패턴(30) 형성 단계는 도전성 잉크를 이용한 스크린 프린팅에 의해 형성하며, 이 스크린 프린팅 방법을 간단히 설명하면 다음과 같다.In this case, the forming of the circuit pattern 30 is formed by screen printing using conductive ink, and the screen printing method will be described briefly as follows.

먼저, 관통되어 회로패턴(30) 모양으로 디자인된 마스크(도시되지 않음)를 구비하고, 상기 마스크를 보드(20)의 제2면(20b)에 위치 정렬한 상태에서 밀착시킨다. 이어서 상기 마스크 상에 도전성잉크를 분사하거나 또는 도전성잉크를 뿌리고 블레이드로 상기 마스크 상에서 도전성잉크를 일측으로 밀어낸다. 그러면 상기 도전성잉크는 상기 마스크에 관통되어 형성된 회로패턴 모양을 따라서 상기 보드(20)의 제2면(20b)에 형성된다. 그런 후 상기 마스크를 제거하고, 상기 도전성잉크를 경화시킨다.First, a mask (not shown) that is penetrated and designed in the shape of a circuit pattern 30 is provided, and the mask is closely attached to the second surface 20b of the board 20. Then, the conductive ink is sprayed onto the mask or the conductive ink is sprayed and the conductive ink is pushed to one side on the mask with a blade. Then, the conductive ink is formed on the second surface 20b of the board 20 in the shape of a circuit pattern formed through the mask. The mask is then removed and the conductive ink cured.

한편, 상기 반도체칩(10)의 넓이는 상기 보드(20)에 형성된 요홈부(22)의 넓이보다 약간 작거나 유사하게 형성함이 바람직하다. 즉, 상기 회로패턴(30) 형성 단계에서 사용되는 도전성 잉크는 점도가 매우 높은 액체형이므로, 상기 반도체칩(10)과 요홈부(22)의 측벽 사이의 거리가 멀게 되면 상기 도전성 잉크가 중력에 의해 끊어질 수 있기 때문이다.On the other hand, the width of the semiconductor chip 10 is preferably formed slightly smaller or similar to the width of the groove portion 22 formed in the board (20). That is, since the conductive ink used in the circuit pattern 30 forming step is a liquid type having a very high viscosity, when the distance between the sidewalls of the semiconductor chip 10 and the recess 22 becomes far, the conductive ink is caused by gravity. Because it can be broken.

4. 커버코트 형성 단계로서, 상기 보드(20)의 제2면(20b) 전체에 커버코트(40)를 코팅함으로써 반도체칩(10), 회로패턴(30) 등이 외부 환경으로부터 보호되도록 한다.(도5d 참조)4. In the step of forming the cover coat, the semiconductor chip 10, the circuit pattern 30, etc. are protected from the external environment by coating the cover coat 40 on the entire second surface 20b of the board 20. (See Figure 5d)

한편, 상기 회로패턴(30) 형성 단계후에, 상기 보드(20)의 제2면(20b)에는 적어도 하나 이상의 다른 보드를 더 적층할 수 있다. 물론, 상기 다른 보드의 표면에도 도전성 잉크 및 스크린 프린팅 방법에 의해 회로패턴(30)을 형성하며, 상,하부의 회로패턴(30)은 도전성비아홀로 상호 연결한다.Meanwhile, after the circuit pattern 30 forming step, at least one or more other boards may be further stacked on the second surface 20b of the board 20. Of course, the circuit pattern 30 is also formed on the surface of the other board by the conductive ink and the screen printing method, and the upper and lower circuit patterns 30 are interconnected by conductive via holes.

또한, 상기 커버코트(40) 형성 단계에서는 상기 보드(20)가 다른 마더보드 등에 전기적으로 접속 가능하게 제2면(20b) 둘레의 일정 영역에 회로패턴(30)이 외측으로 오픈되도록 그 커버코트(40)를 형성시키지 않을 수 있다. 즉, 상기 커버코트(40)를 통해 오픈된 회로패턴(30) 표면에 금, 은 또는 솔더 등을 도금하여 입출력단자(32)를 형성하거나 또는 상기 회로패턴(30)에 일단이 연결된 채, 상기 보드(20)의 제2면(20a)에 일정 두께로 금, 은 또는 솔더 등이 도금됨으로써 입출력단자(32) 역할을 할 수도 있다.In addition, in the forming of the cover coat 40, the cover coat is formed such that the circuit pattern 30 is opened outward in a predetermined area around the second surface 20b so that the board 20 is electrically connected to another motherboard. 40 may not be formed. That is, the input and output terminal 32 is formed by plating gold, silver, or solder on the surface of the circuit pattern 30 opened through the cover coat 40 or the one end is connected to the circuit pattern 30. Gold, silver, solder, or the like is plated on the second surface 20a of the board 20 at a predetermined thickness to serve as the input / output terminal 32.

이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.As described above, although the present invention has been described with reference to the above embodiments, the present invention is not limited thereto, and various modified embodiments may be possible without departing from the scope and spirit of the present invention.

따라서 본 발명에 의한 보드 레벨 반도체 장치 및 그 제조 방법에 의하면, 보드 자체에 미리 다수의 반도체칩을 위치시키고 또한 이들을 도전성잉크를 이용한 스크린 프린팅 방법에 의해 상호 연결하거나 또는 보드 표면에 회로패턴을 형성함으로써, 하나의 보드에 다수의 반도체칩을 집적하여 실장할 수 있고 따라서 실장밀도를 대폭적으로 향상시킬 수 있다.Therefore, according to the board level semiconductor device and the manufacturing method thereof according to the present invention, by placing a plurality of semiconductor chips in advance on the board itself, and interconnecting them by a screen printing method using conductive ink or by forming a circuit pattern on the surface of the board As a result, a large number of semiconductor chips can be integrated and mounted on a single board, thereby greatly improving the mounting density.

또한, 반도체패키지 제조 단계와 그 반도체패키지를 마더보드에 실장하는 단계를 하나의 공정으로 축소함으로써 반도체패키지의 제조 단가 및 실장 단가를 절약할 수 있다.In addition, the manufacturing cost and the mounting cost of the semiconductor package can be reduced by reducing the semiconductor package manufacturing step and the step of mounting the semiconductor package on the motherboard in one process.

더불어, 반도체패키지의 구성 요소에 대한 개수를 대폭적으로 감소시킴으로써 구조가 간단하여 불량률을 줄이고, 또한 제조 공정이 용이하다.In addition, by greatly reducing the number of components of the semiconductor package, the structure is simple to reduce the defective rate, and the manufacturing process is easy.

Claims (13)

평평한 제1면과 이것의 반대면인 평평한 제2면을 갖고, 상기 제2면에는 일정 깊이 및 폭의 요홈부가 다수 형성된 절연성 보드와,An insulating board having a flat first surface and a flat second surface opposite thereto, the second surface having a plurality of grooves having a predetermined depth and width; 평평한 제1면과 이것의 반대면인 평평한 제2면을 갖고, 상기 제2면에는 다수의 입출력패드가 형성된 동시에, 제1면이 상기 보드의 요홈부 바닥면에 접착된 반도체칩과,A semiconductor chip having a flat first surface and a flat second surface opposite thereto, the second surface having a plurality of input / output pads formed thereon, the first surface being bonded to the bottom surface of the recess of the board; 상기 반도체칩의 입출력패드에 연결된 동시에 상기 보드의 제2면에 형성된 다수의 도전성 회로패턴을 포함하고,A plurality of conductive circuit patterns connected to the input / output pads of the semiconductor chip and formed on the second surface of the board; 상기 보드는 요홈부의 깊이 및 폭이 상기 반도체칩의 두께 및 폭과 같고, 상기 회로패턴은 도전성 잉크를 반도체칩의 입출력패드로부터 절연성 보드의 제2면에 이르기까지 스크린 프린팅하여 형성된 것을 특징으로 하는 보드 레벨 반도체 장치.The board has a depth and a width of the recess portion equal to the thickness and width of the semiconductor chip, and the circuit pattern is formed by screen printing conductive ink from the input / output pad of the semiconductor chip to the second surface of the insulating board. Level semiconductor device. 평평한 제1면과 이것의 반대면인 평평한 제2면을 갖고, 상기 제2면에는 일정 깊이의 요홈부가 다수 형성된 절연성 보드와,An insulating board having a flat first surface and a flat second surface opposite thereto, the second surface having a plurality of grooves having a predetermined depth; 평평한 제1면과 이것의 반대면인 평평한 제2면을 갖고, 상기 제2면에는 다수의 입출력패드가 형성된 동시에, 제1면이 상기 보드의 요홈부 바닥면에 접착된 반도체칩과,A semiconductor chip having a flat first surface and a flat second surface opposite thereto, the second surface having a plurality of input / output pads formed thereon, the first surface being bonded to the bottom surface of the recess of the board; 상기 반도체칩의 입출력패드에 연결된 동시에 상기 보드의 제2면에 형성된 다수의 도전성 회로패턴을 포함하고,A plurality of conductive circuit patterns connected to the input / output pads of the semiconductor chip and formed on the second surface of the board; 상기 보드는 요홈부의 깊이 및 폭이 상기 반도체칩의 두께 및 폭과 같고, 상기 회로패턴은 구리박막이며, 상기 회로패턴과 반도체칩의 입출력패드는 도전성잉크를 스크린 프린팅하여 상호 연결된 것을 특징으로 하는 보드 레벨 반도체 장치.The board is characterized in that the depth and width of the groove portion is the same as the thickness and width of the semiconductor chip, the circuit pattern is a copper thin film, the circuit pattern and the input and output pads of the semiconductor chip are connected to each other by screen printing a conductive ink Level semiconductor device. 제 1 항 또는 제 2 항에 있어서, 상기 보드의 제2면에는 적어도 하나의 다른 보드가 더 적층되어 있으며, 상기 다른 보드의 표면에도 회로패턴이 형성되고, 상,하부의 회로패턴은 도전성비아홀에 의해 상호 연결된 것을 특징으로 하는 보드 레벨 반도체 장치.According to claim 1 or claim 2, wherein at least one other board is further laminated on the second surface of the board, the circuit pattern is formed on the surface of the other board, the upper and lower circuit patterns are formed in the conductive via hole Board level semiconductor device, characterized in that interconnected by. 제 1 항 또는 제 2 항에 있어서, 상기 보드에는 반도체칩, 요홈부 및 회로패턴 이 외부 환경으로부터 보호되도록 제2면에 커버코트가 코팅된 것을 특징으로 하는 보드 레벨 반도체 장치.The board level semiconductor device of claim 1, wherein a cover coat is coated on the second surface of the board to protect the semiconductor chip, the recess, and the circuit pattern from the external environment. 제 1 항 또는 제 2 항에 있어서, 상기 보드에는 다른 보드에 전기적으로 접속가능하게 둘레의 일정 영역에 외측으로 오픈된 입출력 단자가 형성된 것을 특징으로 하는 보드 레벨 반도체 장치.3. The board level semiconductor device according to claim 1 or 2, wherein the board is provided with an input / output terminal opened outwardly in a predetermined area so as to be electrically connected to another board. 제 5 항에 있어서, 상기 입출력 단자는 회로패턴 표면에 금, 은, 솔더 중 어느 하나가 도금되어 형성된 것을 특징으로 하는 보드 레벨 반도체 장치.The board level semiconductor device of claim 5, wherein the input / output terminal is formed by plating one of gold, silver, and solder on a surface of a circuit pattern. 삭제delete 삭제delete 평평한 제1면과 이것의 반대면인 평평한 제2면을 갖는 사각판 형태로서, 상기 제2면에는 일정 깊이 및 폭을 갖는 다수의 요홈부가 형성된 보드를 제공하는 보드 제공 단계와,A board providing step of providing a board having a plurality of grooves having a predetermined depth and width in the form of a square plate having a flat first surface and a flat second surface opposite thereto; 상기 보드의 각 요홈부에, 제1면과 제2면을 가지며 상기 제2면에는 다수의 입출력패드가 형성된 반도체칩을 탑재하되, 상기 반도체칩의 제1면이 요홈부의 바닥면에 접착되도록 하고, 또한 상기 반도체칩의 두께 및 폭은 요홈부의 깊이 및 폭과 같도록 하는 반도체칩 탑재 단계와,Each recess of the board has a first surface and a second surface and a semiconductor chip having a plurality of input and output pads is mounted on the second surface, wherein the first surface of the semiconductor chip is bonded to the bottom surface of the recess. In addition, the semiconductor chip mounting step so that the thickness and width of the semiconductor chip is equal to the depth and width of the groove portion; 상기 보드의 요홈부 외주연인 제2면에 회로패턴을 형성하되, 상기 회로패턴의 일단은 상기 반도체칩의 입출력패드에 연결되도록 하는 회로패턴 형성 단계를 포함하고,Forming a circuit pattern on a second surface of the board, the outer periphery of the recess, wherein one end of the circuit pattern is connected to an input / output pad of the semiconductor chip; 상기 회로패턴 형성 단계는 도전성 잉크를 이용한 스크린 프린팅에 의해 형성됨을 특징으로 하는 보드 레벨 반도체 장치의 제조 방법.And the circuit pattern forming step is formed by screen printing using a conductive ink. 삭제delete 제 9 항에 있어서, 상기 보드의 제2면에는 적어도 하나의 다른 보드를 더 적층하며, 상기 다른 보드의 표면에도 회로패턴을 형성하고, 상,하부의 회로패턴은 도전성비아홀로 상호 연결함을 특징으로 하는 보드 레벨 반도체 장치의 제조 방법.10. The method of claim 9, wherein at least one other board is further stacked on the second surface of the board, and a circuit pattern is formed on the surface of the other board, and upper and lower circuit patterns are interconnected by conductive via holes. The manufacturing method of the board level semiconductor device made into it. 제 9 항 또는 제 11 항에 있어서, 상기 보드에는 반도체칩, 요홈부 및 회로패턴이 외부 환경으로부터 보호되도록 제2면에 커버코트를 코팅하는 단계가 더 포함된 것을 특징으로 하는 보드 레벨 반도체 장치의 제조 방법.12. The board level semiconductor device of claim 9 or 11, wherein the board further comprises coating a cover coat on a second surface to protect the semiconductor chip, the recess, and the circuit pattern from the external environment. Manufacturing method. 제 9 항 또는 제 11 항에 있어서, 상기 보드는 다른 보드에 전기적으로 접속가능하게 둘레의 일정 영역에 외측으로 오픈된 입출력 단자를 형성하는 단계가 더 포함된 보드 레벨 반도체 장치의 제조 방법.12. The method of claim 9 or 11, wherein the board further comprises forming an input / output terminal that is opened outward in a predetermined area so as to be electrically connected to another board.
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