KR100542672B1 - Semiconductor package - Google Patents

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Abstract

이 발명은 반도체패키지에 관한 것으로, 리드프레임을 이용하여 비교적 가격이 저렴한 반도체패키지를 얻고, 또한 반도체칩의 방열 성능이 우수하며, 두께가 비교적 얇은 적층형 반도체패키지를 제공할 수 있도록, 대략 평면인 제1면과 제2면을 가지고, 상기 제1면 또는 제2면중 어느 한면에 다수의 입출력패드가 형성된 제1반도체칩과; 제1면과 제2면을 가지고, 상기 제1반도체칩의 외주연에 배열된 다수의 리드와; 대략 평면인 제1면과 제2면을 가지고, 상기 제1면 또는 제2면중 어느 한면에 다수의 입출력패드가 형성된 채 상기 제1반도체칩 및 상기 리드의 제2면에 접착수단으로 접착된 제2반도체칩과; 상기 제1반도체칩 및 제2반도체칩의 입출력패드와 리드를 전기적으로 접속하는 다수의 전기적 접속수단과; 상기 제1반도체칩, 제2반도체칩, 리드 및 전기적 접속수단을 봉지재로 봉지하여 형성된 몸체를 포함하여 이루어진 것을 특징으로 함.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a semiconductor package, wherein the lead frame is used to obtain a relatively inexpensive semiconductor package, provide excellent heat dissipation performance of the semiconductor chip, and provide a multilayer semiconductor package having a relatively thin thickness. A first semiconductor chip having a first surface and a second surface and having a plurality of input / output pads formed on one of the first and second surfaces; A plurality of leads having a first surface and a second surface and arranged on an outer circumference of the first semiconductor chip; A first surface and a second surface that are substantially planar, and a plurality of input / output pads are formed on either one of the first surface or the second surface and adhered to the second surface of the first semiconductor chip and the lead by adhesive means. 2 semiconductor chip; A plurality of electrical connection means for electrically connecting the input / output pads and leads of the first semiconductor chip and the second semiconductor chip; And a body formed by encapsulating the first semiconductor chip, the second semiconductor chip, the lead and the electrical connection means with an encapsulant.

Description

반도체패키지{Semiconductor package}Semiconductor Package {Semiconductor package}

도1은 종래의 반도체패키지를 도시한 단면도이다.1 is a cross-sectional view showing a conventional semiconductor package.

도2a 및 도2b는 본 발명의 제1실시예에 의한 반도체패키지를 도시한 단면도 및 봉지재로 형성된 몸체의 일부가 제거된 반도체패키지의 저면도이다.2A and 2B are cross-sectional views showing a semiconductor package according to a first embodiment of the present invention, and a bottom view of a semiconductor package in which a part of a body formed of an encapsulant is removed.

도3 내지 도14는 본 발명의 제2실시예 내지 제13실시예에 의한 반도체패키지를 도시한 단면도이다.3 to 14 are cross-sectional views showing semiconductor packages according to second to thirteenth embodiments of the present invention.

- 도면중 주요 부호에 대한 설명 --Description of the main symbols in the drawings-

11~23; 본 발명에 의한 반도체패키지11-23; Semiconductor package according to the present invention

1; 제1반도체칩 1a; 제1면 1b; 제2면 1c; 입출력패드One; First semiconductor chip 1a; First page 1b; Second page 1c; I / O pad

2; 제2반도체칩 2a; 제1면 2b; 제2면 2c; 입출력패드2; Second semiconductor chip 2a; First side 2b; Second side 2c; I / O pad

3; 제3반도체칩 3a; 제1면 3b; 제2면 3c; 입출력패드3; Third semiconductor chip 3a; First page 3b; Second side 3c; I / O pad

4; 리드 4a; 제1면 4b; 제2면 4c; 랜드4; Lead 4a; First side 4b; Second side 4c; rand

5; 전기적 접속수단 6; 도전성범프5; Electrical connection means 6; Conductive Bump

7; 접착수단 8; 몸체7; Bonding means 8; Body

9; 도전성볼9; Conductive ball

본 발명은 반도체패키지에 관한 것으로, 더욱 상세하게 설명하면 리드프레임을 이용하여 비교적 가격이 저렴하고, 또한 반도체칩의 방열 성능이 우수하며, 두께가 비교적 얇은 적층형 반도체패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package. More specifically, the present invention relates to a laminated semiconductor package having a relatively low cost, excellent heat dissipation performance, and a relatively thin thickness using a lead frame.

통상 적층형 반도체패키지는 인쇄회로기판(Printed Circuit Board), 써킷테이프(Circuit Tape), 써킷필름(Circuit Film) 또는 리드프레임(Lead Frame)과 같은 섭스트레이트(Substrate)에 다수의 반도체칩을 수직방향으로 적층한 후, 상기 적층된 반도체칩끼리 또는 반도체칩과 섭스트레이트를 도전성 와이어(Conductive Wire)와 같은 전기적 접속수단으로 본딩(Bonding)한 것을 지칭한다. 이러한 적층형 반도체패키지는 봉지재로 형성된 몸체 내측에 다수의 반도체칩을 탑재함으로써 고용량, 고기능화된 성능을 구현할 수 있을 뿐만 아니라, 마더보드(Mother Board)에서의 실장밀도를 높일 수 있기 때문에 최근 대량으로 제조되고 있는 추세이다.In general, a multilayer semiconductor package includes a plurality of semiconductor chips vertically in a substrate such as a printed circuit board, a circuit tape, a circuit film, or a lead frame. After lamination, it refers to bonding the stacked semiconductor chips or the semiconductor chips and the substrate with electrical connection means such as conductive wires. Such a multilayer semiconductor package is manufactured in large quantities since it is possible not only to realize high capacity and high performance by mounting a plurality of semiconductor chips inside the body formed of an encapsulant, but also to increase the mounting density of the motherboard. It is becoming a trend.

이러한 적층형 반도체패키지(100')의 일례를 도1에 도시하였다.An example of such a stacked semiconductor package 100 'is shown in FIG.

도시된 바와 같이 먼저 수지층(2')을 중심으로 그 상면에는 다수의 본드핑거(3')(Bond Finger)를 포함하는 도전성 회로패턴이 형성되어 있고, 하면에는 볼랜드(4')(Ball Land)를 포함하는 회로패턴이 형성되어 있으며, 상기 상,하면의 회로패턴은 도전성 비아홀(5')(Via Hole')로 상호 연결된 섭스트레이트(1')가 구비되어 있다. 여기서, 상기 본드핑거(3') 및 볼랜드(4')를 포함하는 도전성 회로패턴은 통상적인 구리박막(Copper Trace)이다.As shown, first, a conductive circuit pattern including a plurality of bond fingers 3 'is formed on an upper surface of the resin layer 2' and a lower surface of the ball land 4 '. ) Is formed, and the upper and lower circuit patterns are provided with a substrate 1 'interconnected by conductive via holes 5'. Here, the conductive circuit pattern including the bond finger 3 'and the borland 4' is a conventional copper trace.

상기 섭스트레이트(1')의 상면 중앙부에는 접착수단으로 제1반도체칩(10')이 접착되어 있고, 상기 제1반도체칩(10')의 상면에는 접착수단으로 또다른 제2반도체칩(20')이 접착되어 있다. 여기서, 상기 제2반도체칩(20')은 제1반도체칩(10')의 크기보다 반듯이 작은 것이 구비된다. 또한, 상기 제1반도체칩(10') 및 제2반도체칩(20')의 상면에는 다수의 입출력패드(10a',20a')가 형성되어 있다.The first semiconductor chip 10 'is bonded to the center of the upper surface of the substrate 1' by an adhesive means, and the second semiconductor chip 20 is bonded to the upper surface of the first semiconductor chip 10 'by the adhesive means. ') Is glued. Here, the second semiconductor chip 20 'is provided with a smaller one than the size of the first semiconductor chip 10'. In addition, a plurality of input / output pads 10a 'and 20a' are formed on upper surfaces of the first semiconductor chip 10 'and the second semiconductor chip 20'.

상기 제1반도체칩(10') 및 제2반도체칩(20')의 입출력패드(10a',20a')는 모두 도전성와이어(30')에 의해 섭스트레이트(1')의 본드핑거(3')에 접속되어 있으며, 상기 섭스트레이트(1')의 하면에 형성된 볼랜드(4')에는 다수의 도전성볼(40')(Conductive Ball)이 융착되어 있다. 이 도전성볼(40')은 차후 마더보드의 소정 패턴에 융착된다.Bond fingers 3 'of the substrate 1' are formed by conductive wires 30 'on the input / output pads 10a' and 20a 'of the first semiconductor chip 10' and the second semiconductor chip 20 '. ), A plurality of conductive balls 40 'are fused to the ball lands 4' formed on the lower surface of the substrate 1 '. This conductive ball 40 'is later fused to a predetermined pattern on the motherboard.

상기 섭스트레이트(1')의 상면에 위치한 제1반도체칩(10'), 제2반도체칩(20') 및 도전성와이어(30') 등은 외부의 충격이나 접촉 등으로부터 보호될 수 있도록 에폭시 몰딩 컴파운드(Epoxy Molding Compound) 또는 글럽탑(Glop Top)과 같은 봉지재로 봉지되어 소정의 몸체(60')를 형성하고 있다.The first semiconductor chip 10 ′, the second semiconductor chip 20 ′, and the conductive wire 30 ′ disposed on the upper surface of the substrate 1 ′ are epoxy-molded to be protected from external impact or contact. It is encapsulated with an encapsulant such as an epoxy molding compound or a glove top to form a predetermined body 60 '.

도면중 미설명 부호 6'은 회로패턴을 외부환경으로부터 보호하기 위해 그 표면에 코팅된 커버코트(Cover Coat)이다.In the figure, reference numeral 6 'is a cover coat coated on the surface of the circuit pattern to protect it from the external environment.

이러한 반도체패키지(100')는 제1반도체칩(10') 및 제2반도체칩(20')의 전기적 신호가 입출력패드(10a',20a'), 도전성와이어(30'), 본드핑거(3'), 도전성비아홀(5'), 볼랜드(4') 및 도전성볼(40')을 통해 도시되지 않은 마더보드와 전기적 신호를 교환한다.In the semiconductor package 100 ′, electrical signals of the first semiconductor chip 10 ′ and the second semiconductor chip 20 ′ may be input / output pads 10 a ′, 20 a ′, conductive wires 30 ′, and bond fingers 3. '), The conductive via hole (5'), the ball land (4 ') and the conductive ball 40' through the exchange of electrical signals with the motherboard not shown.

그러나 이러한 종래의 반도체패키지는 고가의 인쇄회로기판, 써킷테이프 또 는 써킷필름과 같은 섭스트레이트를 사용함으로써 반도체패키지의 전체적인 가격이 올라가게 되고, 따라서 가격 경쟁력이 저하되는 문제점이 있다.However, such a conventional semiconductor package has a problem that the overall price of the semiconductor package is increased by using a substrate such as an expensive printed circuit board, a circuit tape or a circuit film, thereby lowering the price competitiveness.

또한, 섭스트레이트 상에 탑재된 반도체칩 전체가 섭스트레이트와 봉지재로 형성된 몸체에 의해 밀봉된 구조이기 때문에 반도체칩의 방열성능이 저하되는 문제점이 있다.In addition, since the entire semiconductor chip mounted on the substrate is sealed by the body formed of the substrate and the sealing material, there is a problem that the heat dissipation performance of the semiconductor chip is reduced.

더불어, 도전성볼, 섭스트레이트, 반도체칩 및 몸체 등이 순차적으로 적층된 형태를 함으로써 반도체패키지의 전체적인 두께가 증가되고, 따라서 이를 채택한 전자제품의 박형화에 장애가 되는 문제점이 있다.In addition, the overall thickness of the semiconductor package is increased by sequentially stacking the conductive balls, the substrate, the semiconductor chip, and the body, and thus there is a problem in that the thickness of the electronic product adopting the barrier is increased.

따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 비교적 가격이 저렴한 리드프레임을 이용한 적층형 반도체패키지를 제공하는데 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems, to provide a laminated semiconductor package using a lead frame relatively inexpensive.

본 발명의 다른 목적은 반도체칩의 방열 성능이 우수한 적층형 반도체패키지를 제공하는데 있다.Another object of the present invention is to provide a stacked semiconductor package having excellent heat dissipation performance of a semiconductor chip.

본 발명의 또다른 목적은 두께가 비교적 얇은 적층형 반도체패키지를 제공하는데 있다.Another object of the present invention is to provide a laminated semiconductor package having a relatively thin thickness.

상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 대략 평면인 제1면과 제2면을 가지고, 상기 제1면 또는 제2면중 어느 한면에 다수의 입출력패드가 형성된 제1반도체칩과; 제1면과 제2면을 가지고, 상기 제1반도체칩의 외주연에 배열된 다수의 리드와; 대략 평면인 제1면과 제2면을 가지고, 상기 제1면 또는 제2면중 어느 한면에 다수의 입출력패드가 형성된 채 상기 제1반도체칩 및 상기 리드의 제2면에 접착수단으로 접착된 제2반도체칩과; 상기 제1반도체칩 및 제2반도체칩의 입출력패드와 리드를 전기적으로 접속하는 다수의 전기적 접속수단과; 상기 제1반도체칩, 제2반도체칩, 리드 및 전기적 접속수단을 봉지재로 봉지하여 형성된 몸체를 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, the semiconductor package according to the present invention includes a first semiconductor chip having a first plane and a second plane which are substantially planar, and a plurality of input / output pads are formed on one of the first and second surfaces; A plurality of leads having a first surface and a second surface and arranged on an outer circumference of the first semiconductor chip; A first surface and a second surface that are substantially planar, and a plurality of input / output pads are formed on either one of the first surface or the second surface and adhered to the second surface of the first semiconductor chip and the lead by adhesive means. 2 semiconductor chip; A plurality of electrical connection means for electrically connecting the input / output pads and leads of the first semiconductor chip and the second semiconductor chip; And a body formed by encapsulating the first semiconductor chip, the second semiconductor chip, the lead and the electrical connection means with an encapsulant.

상기 제2반도체칩의 제2면에는 대략 제1면과 제2면을 갖는 제3반도체칩이 접착수단으로 더 접착되고, 상기 제3반도체칩의 제2면에는 입출력패드가 형성되어 있으며, 상기 제3반도체칩의 입출력패드는 리드의 제2면에 전기적 접속수단으로 접속될 수 있다.A third semiconductor chip having substantially a first surface and a second surface is further bonded to the second surface of the second semiconductor chip by an adhesive means, and an input / output pad is formed on the second surface of the third semiconductor chip. The input / output pad of the third semiconductor chip may be connected to the second surface of the lead by electrical connection means.

상기 제1반도체칩은 제1면에만 다수의 입출력패드가 형성될 수 있다.A plurality of input / output pads may be formed on the first surface of the first semiconductor chip.

상기 제1반도체칩은 제2면에만 다수의 입출력패드가 형성될 수 있다.A plurality of input / output pads may be formed on only the second surface of the first semiconductor chip.

상기 제2반도체칩은 제1면에만 다수의 입출력패드가 형성될 수 있다.A plurality of input / output pads may be formed on the first surface of the second semiconductor chip.

상기 제2반도체칩은 제2면에만 다수의 입출력패드가 형성될 수 있다.A plurality of input / output pads may be formed on the second surface of the second semiconductor chip.

상기 제1반도체칩의 제2면과 상기 리드의 제2면은 동일 평면상에 위치될 수 있다.The second surface of the first semiconductor chip and the second surface of the lead may be located on the same plane.

상기 각 리드의 제1면중 일정영역에는 몸체 외측으로 노출된 적어도 하나 이상의 랜드가 더 형성된다.At least one land further exposed to the outside of the body is further formed in a predetermined region of the first surface of each lead.

상기 랜드를 포함하는 리드의 두께는 나머지 부분의 리드 두께보다 두껍게 형성됨이 바람직하다.The thickness of the lead including the land is preferably formed thicker than the lead thickness of the remaining portion.

상기 리드는 제1반도체칩에 인접한 영역에서 그 외측 하방으로 절곡되어 형성될 수도 있다.The lead may be formed to be bent downward outside the region adjacent to the first semiconductor chip.

상기 랜드에는 도전성볼이 더 융착될 수 있다.A conductive ball may be further fused to the land.

상기 제2반도체칩의 제2면은 몸체 외측으로 노출될 수도 있다.The second surface of the second semiconductor chip may be exposed to the outside of the body.

상기 제1반도체칩의 입출력패드와 제2반도체칩의 입출력패드를 리드에 접속시키는 전기적 접속수단은 도전성와이어일 수 있다.Electrical connection means for connecting the input / output pad of the first semiconductor chip and the input / output pad of the second semiconductor chip to a lead may be conductive wires.

상기 제1반도체칩의 입출력패드는 제2면에 형성되어 있고, 상기 입출력패드는 제2반도체칩의 입출력패드와 도전성범프에 의해 상호 접속될 수 있다.The input / output pad of the first semiconductor chip is formed on the second surface, and the input / output pad may be interconnected by the input / output pad and the conductive bump of the second semiconductor chip.

상기와 같이 하여 본 발명에 의한 반도체패키지에 의하면, 비교적 가격이 저렴한 리드를 이용함으로써 전체적으로 코스트(Cost)가 다운(Down)된 적층형 반도체패키지를 얻게 된다.As described above, according to the semiconductor package according to the present invention, a multilayer semiconductor package having a cost down as a whole can be obtained by using a relatively inexpensive lead.

또한, 반도체칩의 일면이 공기중으로 직접 노출되고, 반도체칩의 열이 리드를 통하여 외부로 발산됨으로써 전체적으로 방열 성능이 향상된 적층형 반도체패키지를 얻게 된다.In addition, since one surface of the semiconductor chip is directly exposed to the air and heat of the semiconductor chip is dissipated to the outside through the lead, a laminated semiconductor package having improved heat dissipation performance as a whole is obtained.

또한, 특정 반도체칩은 리드와 리드 사이에 위치됨으로써, 상기 리드 두께에 의해 그 반도체칩의 두께가 상쇄되고, 따라서 더욱 더 얇은 두께의 적층형 반도체패키지를 얻게 된다.In addition, the specific semiconductor chip is located between the lead and the lead, so that the thickness of the semiconductor chip is canceled by the lead thickness, thereby obtaining a stacked semiconductor package of even thinner thickness.

이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art can easily implement the present invention.

도2a 및 도2b는 본 발명의 제1실시예에 의한 반도체패키지(11)를 도시한 단면도 및 봉지재로 형성된 몸체(8)의 일부가 제거된 반도체패키지(11)의 저면도이다.2A and 2B are a cross-sectional view of the semiconductor package 11 according to the first embodiment of the present invention and a bottom view of the semiconductor package 11 from which a part of the body 8 formed of the encapsulant is removed.

도시된 바와 같이 먼저 대략 평면인 제1면(1a)과 제2면(1b)을 가지고, 또한 상기 제1면(1a)(하면)에는 다수의 입출력패드(1c)가 형성된 제1반도체칩(1)이 구비되어 있다.As shown, a first semiconductor chip (1) having a first plane (1a) and a second surface (1b) that are substantially planar, and having a plurality of input / output pads (1c) formed on the first surface (1a) (lower surface) 1) is provided.

상기 제1반도체칩(1)의 외주연에는 제1면(4a)과 제2면(4b)을 가지는 다수의 리드(4)가 배열되어 있다. 주지된 바와 같이 상기 리드(4)는 철(Fe) 계열 또는 구리(Cu) 계열의 금속이며, 상기 리드(4)의 제1면(4a) 및/또는 제2면(4b)에는 은(Ag) 도금층이 형성될 수도 있다.On the outer periphery of the first semiconductor chip 1, a plurality of leads 4 having a first surface 4a and a second surface 4b are arranged. As is well known, the lead 4 is an iron (Fe) -based or copper (Cu) -based metal, and silver (Ag) is formed on the first surface 4a and / or the second surface 4b of the lead 4. A plating layer may be formed.

또한, 상기 제1반도체칩(1)의 제2면(1b)과 상기 리드(4)의 제2면(4b)은 동일평면상에 위치되어 있으며, 상기 각 리드(4)의 제1면(4a)중 내측 둘레 영역에는 나머지 리드(4)의 두께보다 대략 2배 가까이 더 두꺼운 랜드(4c)가 형성되어 있다. 상기 랜드(4c)는 제조 공정중 리드(4)의 절반만 화학용액으로 에칭하여 제거하는 할프에칭(Half Etching) 방법에 의해 형성된 것이다.In addition, the second surface 1b of the first semiconductor chip 1 and the second surface 4b of the lead 4 are positioned on the same plane, and the first surface of each lead 4 ( In the inner circumferential region of 4a), lands 4c thicker are formed approximately twice as thick as the thickness of the remaining leads 4. The lands 4c are formed by a half etching method in which only half of the leads 4 are removed by etching with a chemical solution during the manufacturing process.

한편, 상기 제1반도체칩(1) 및 상기 리드(4)의 제2면(1b,4b)에는 전기적으로는 비전도성이며 열적으로는 전도성인 접착수단(7)에 의해 제2반도체칩(2)이 부착되어 있다.On the other hand, the second semiconductor chip 2 is formed on the first semiconductor chip 1 and the second surfaces 1b and 4b of the lead 4 by an adhesive means 7 which is electrically non-conductive and thermally conductive. ) Is attached.

상기 제2반도체칩(2) 역시 제1면(2a)과 제2면(2b)을 가지며, 상기 제1면(2a)에는 다수의 입출력패드(2c)가 형성되어 있다.The second semiconductor chip 2 also has a first surface 2a and a second surface 2b, and a plurality of input / output pads 2c are formed on the first surface 2a.

여기서, 상기 제2반도체칩(2)의 제1면(2a)이 접착수단(7)에 의해 제1반도체칩(1) 및 리드(4)의 제2면(1b,4b)에 접착된 것이고, 상기 접착수단(7)은 통상적인 에폭시 접착제 또는 양면 테이프 등이 이용될 수 있다.Here, the first surface 2a of the second semiconductor chip 2 is bonded to the first semiconductor chip 1 and the second surfaces 1b and 4b of the lid 4 by the bonding means 7. The adhesive means 7 may be a conventional epoxy adhesive or double-sided tape.

계속해서, 상기 제1반도체칩(1) 및 제2반도체칩(2)의 입출력패드(1c.2c)와 리드(4)는 알루미늄와이어(Al Wire) 또는 골드 와이어(Au Wire)와 같은 전기적 접속수단(5) 즉, 도전성와이어에 의해 상호 접속되어 있다.Subsequently, the input / output pads 1c. 2c and the leads 4 of the first semiconductor chip 1 and the second semiconductor chip 2 are electrically connected to each other, such as aluminum wire or gold wire. The means 5 are connected to each other by conductive wires.

상기 접속 상태는 도2b에 도시된 바와 같이 동일한 리드(4) 또는 서로 다른 각각의 리드(4)에 제1반도체칩(1) 및 제2반도체칩(2)의 입출력패드(1c.2c)가 전기적 접속수단(5)(도전성와이어)으로 상호 접속되어 있다.As shown in FIG. 2B, the input / output pads 1c. 2c of the first semiconductor chip 1 and the second semiconductor chip 2 are connected to the same lead 4 or to different leads 4 as shown in FIG. 2B. The electrical connection means 5 (conductive wires) are interconnected.

여기서, 상기 리드(4)에는 은도금층이 형성되어 있음으로 상기 접속이 보다 원할히 수행되고 또한 접속력도 향상된다.Here, since the silver plating layer is formed in the lead 4, the connection is more smoothly performed and the connection force is also improved.

또한, 상기 제1반도체칩(1), 제2반도체칩(2), 리드(4) 및 전기적 접속수단(5)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound) 또는 글럽탑(Glop top)과 같은 봉지재로 봉지되어 소정의 몸체(8)를 형성하되, 상기 리드(4)의 랜드(4c)는 몸체(8) 외측으로 노출되어 있다.In addition, the first semiconductor chip 1, the second semiconductor chip 2, the lead 4 and the electrical connection means 5 is an encapsulant such as an epoxy molding compound or a glop top. It is encapsulated in the form of a predetermined body 8, the land 4c of the lid 4 is exposed to the outside of the body (8).

따라서, 상기 랜드(4c)는 차후 마더보드의 특정 패턴에 실장 가능하게 된다. 또한, 상기 봉지재로 형성된 몸체(8)는 상기 제2반도체칩(2)의 제2면(2b) 전체가 외부로 노출되도록 형성될 수도 있으며, 이것에 의해 반도체칩의 방열 성능이 향상된다. 상기 제1반도체칩(1) 및 제2반도체칩(2)의 열은 리드(4)를 통해서도 외부로 방출된다.Thus, the land 4c can be mounted on a specific pattern of the motherboard later. In addition, the body 8 formed of the encapsulant may be formed such that the entire second surface 2b of the second semiconductor chip 2 is exposed to the outside, thereby improving heat dissipation performance of the semiconductor chip. The heat of the first semiconductor chip 1 and the second semiconductor chip 2 is also released to the outside through the lead 4.

도3 내지 도14는 본 발명의 제2실시예 내지 제13실시예에 의한 반도체패키지(12~23)를 도시한 단면도이다. 여기서 상기 제2~13실시예는 상기 제1실시예와 유사하므로 그 차이점만을 설명하기로 한다.3 to 14 are cross-sectional views showing semiconductor packages 12 to 23 according to the second to thirteenth embodiments of the present invention. Since the second to thirteenth embodiments are similar to the first embodiment, only the differences will be described.

먼저 도3에 도시된 본 발명의 제2실시예에 의한 반도체패키지(12)는 몸체(8) 외측으로 노출된 리드(4)의 랜드(4c)에 솔더볼과 같은 도전성볼(9)이 더 융착되어 있다. 따라서, 상기와 같이 도전성볼(9)이 더 융착된 경우에는 차후 마더보드에의 실장 작업이 더욱 용이해진다.First, in the semiconductor package 12 according to the second embodiment of the present invention shown in FIG. 3, the conductive balls 9 such as solder balls are more fused to the lands 4c of the leads 4 exposed to the outside of the body 8. It is. Therefore, in the case where the conductive balls 9 are further fused as described above, the mounting work on the motherboard later becomes easier.

도4에 도시된 본 발명의 제3실시예에 의한 반도체패키지(13)는 리드(4)에 다수의 랜드(4c)가 형성된 것이 특징이다. 즉, 상기 랜드(4c)는 몸체(8)의 일면에 행과 열을 가지며 어레이(Array)된 형태를 하고 있으며, 이는 리드(4) 하나에 하나씩 형성될 수도 있고, 또한 리드(4) 하나에 다수개씩 형성될 수도 있다. 어째든 상기와 같이 랜드(4c)의 갯수가 어레이된 경우에는 보다 많은 반도체칩의 입출력패드를 수용할 수 있게 된다.The semiconductor package 13 according to the third embodiment of the present invention shown in FIG. 4 is characterized in that a plurality of lands 4c are formed in the lead 4. That is, the land 4c has an array in which rows and columns are arranged on one surface of the body 8, which may be formed one by one of the leads 4, and also by one of the leads 4. It may be formed by a plurality. In any case, when the number of lands 4c is arrayed as described above, more input / output pads of a semiconductor chip can be accommodated.

도5에 도시된 본 발명의 제4실시예에 의한 반도체패키지(14)는 상기 각각의 랜드(4c)에 솔더볼과 같은 도전성볼(9)이 융착되어 있다. 따라서, 상기와 같이 도전성볼(9)이 더 융착된 경우에는 차후 마더보드에의 실장 작업이 더욱 용이해진다.In the semiconductor package 14 according to the fourth embodiment of the present invention shown in FIG. 5, conductive balls 9 such as solder balls are fused to each of the lands 4c. Therefore, in the case where the conductive balls 9 are further fused as described above, the mounting work on the motherboard later becomes easier.

도6에 도시된 본 발명의 제5실시예에 의한 반도체패키지(15)는 제1반도체칩(1)의 제2면(1b)(상면)에 다수의 입출력패드(1c)가 형성되어 있고, 상기 제1반도체칩(1)의 입출력패드(1c)는 제2반도체칩(2)의 입출력패드(2c)에 골드범프(Gold Bump)와 같은 도전성범프(6)에 의해 상호 접속되어 있다. 즉, 상기 제1반 도체칩(1)의 모든 전기적 신호는 직접 제2반도체칩(2)에 전달될 수 있는 구조이다.In the semiconductor package 15 according to the fifth embodiment of the present invention shown in Fig. 6, a plurality of input / output pads 1c are formed on the second surface 1b (upper surface) of the first semiconductor chip 1, The input / output pad 1c of the first semiconductor chip 1 is connected to the input / output pad 2c of the second semiconductor chip 2 by a conductive bump 6 such as a gold bump. That is, all electrical signals of the first semiconductor chip 1 may be directly transmitted to the second semiconductor chip 2.

상기와 같은 접속 방식은 플립칩(Flip Chip) 기술로 널리 알려진 방법을 이용한 것이다. 예를 들면, 제2반도체칩(2)의 입출력패드(2c)에 미리 도전성범프(6)를 융착시킨 후, 제1반도체칩(1)의 입출력패드(1c)를 상기 제2반도체칩(2)의 입출력패드(2c)와 위치 정렬한 상태에서 리플로우(Reflow)하여 얻어진다. 또한, 상기 몸체(8) 외측으로 노출된 랜드(4c)에도 도전성볼(9)을 각각 융착할 수 있다.The connection method as described above uses a method widely known as flip chip technology. For example, after the conductive bumps 6 are fused to the input / output pads 2c of the second semiconductor chip 2 in advance, the input / output pads 1c of the first semiconductor chip 1 are attached to the second semiconductor chip 2. It is obtained by reflowing in the state aligned with the input / output pad 2c of (). In addition, the conductive balls 9 may be fused to the lands 4c exposed to the outside of the body 8, respectively.

도7에 도시된 본 발명의 제6실시예에 의한 반도체패키지(16)는 할프에칭이 아닌 스탬핑(Stamping) 기술에 의해 리드(4)가 소정 형상으로 절곡된 것이 이용되었다. 즉, 소정 형상의 금형으로 리드(4)를 가압하여 절곡한 것이다. 한편, 제1실시예에 의한 반도체패키지(11)는 랜드(4c)가 형성된 리드(4)의 두께와 나머지 부분의 리드(4) 두께가 상이하였으나, 상기 제6실시예에 의한 반도체패키지(16)는 리드(4) 두께가 모두 동일하다. 다만, 제1반도체칩(1)의 부근에서 지면과 수평하게 연장된 리드가 제2반도체칩(2)의 외주연 부근에서 하부로 절곡된 후 다시 지면과 수평한 방향으로 연장되어 있다. 상기와 같은 절곡 형태를 통상 걸윙(Gull wing) 형태라고도 한다.In the semiconductor package 16 according to the sixth embodiment of the present invention shown in FIG. 7, the lead 4 is bent into a predetermined shape by a stamping technique rather than half etching. That is, the lead 4 is bent by pressing with a mold having a predetermined shape. In the semiconductor package 11 according to the first embodiment, the thickness of the lead 4 having the lands 4c and the thickness of the lead 4 of the remaining portions are different, but the semiconductor package 16 according to the sixth embodiment is different. ) Are all the same in thickness of the lead 4. However, the lead extending horizontally with the ground near the first semiconductor chip 1 is bent downward near the outer circumference of the second semiconductor chip 2 and then extends in the horizontal direction with the ground again. Such bending form is also commonly referred to as a gull wing form.

도8에 도시된 본 발명의 제7실시예에 의한 반도체패키지(17)는 제2반도체칩(2)의 입출력패드(2c)가 제2면(2b)에 형성되어 있다. 따라서, 전기적 접속수단(5)은 상기 제2반도체칩(2)의 입출력패드(2c)와 리드(4)의 제2면(4b) 사이를 상호 본딩하고 있다. 여기서, 봉지재로 형성된 몸체(8)는 상기 제1반도체칩(1) 뿐만 아니라, 제2반도체칩(2) 전체를 감싸는 형태를 한다.In the semiconductor package 17 according to the seventh embodiment of the present invention shown in FIG. 8, the input / output pad 2c of the second semiconductor chip 2 is formed on the second surface 2b. Therefore, the electrical connection means 5 mutually bonds between the input / output pad 2c of the second semiconductor chip 2 and the second surface 4b of the lead 4. Here, the body 8 formed of the encapsulant has a shape enclosing not only the first semiconductor chip 1 but also the entire second semiconductor chip 2.

도9에 도시된 본 발명의 제8실시예에 의한 반도체패키지(18)는 리드(4)에 형성된 랜드(4c)가 행과 열을 갖는 형태로 어레이 되어 있으며, 따라서 보다 많은 수의 입출력패드를 수용할 수 있는 구조이다.In the semiconductor package 18 according to the eighth embodiment of the present invention shown in Fig. 9, the lands 4c formed on the leads 4 are arranged in rows and columns, so that a larger number of input / output pads are used. It is an acceptable structure.

도10에 도시된 본 발명의 제9실시예에 의한 반도체패키지(19)는 리드(4)가 걸윙 형태로 절곡되어 있으며, 따라서 리드(4)의 제조시 화학용액에 의한 복잡한 공정이 필요치 않은 장점이 있다.In the semiconductor package 19 according to the ninth embodiment of the present invention shown in FIG. 10, the lead 4 is bent in a gull shape, and thus, a complicated process by a chemical solution is not required in manufacturing the lead 4. There is this.

도11에 도시된 본 발명의 제10실시예에 의한 반도체패키지(20)는 제2반도체칩(2)의 제2면(2b)상에 접착수단(7)에 의해 제3반도체칩(3)이 더 접착되어 있다. 상기 제3반도체칩(3) 역시 대략 평면인 제1면(3a) 및 제2면(3b)을 가지며 제2면(3b)에는 다수의 입출력패드(3c)가 형성되어 있다. 또한, 상기 제3반도체칩(3)의 입출력패드(3c)는 리드(4)의 제2면(4b)과 전기적 접속수단(5)으로 접속되어 있다. In the semiconductor package 20 according to the tenth embodiment of the present invention shown in FIG. 11, the third semiconductor chip 3 is formed by the bonding means 7 on the second surface 2b of the second semiconductor chip 2. Is further bonded. The third semiconductor chip 3 also has a substantially planar first surface 3a and a second surface 3b, and a plurality of input / output pads 3c are formed on the second surface 3b. In addition, the input / output pad 3c of the third semiconductor chip 3 is connected to the second surface 4b of the lead 4 by electrical connection means 5.

도12에 도시된 본 발명의 제11실시예 의한 반도체패키지(21)는 리드(4)에 형성된 랜드(4c)가 행과 열을 갖는 형태로 어레이되어 있으며, 따라서 보다 많은 수의 입출력패드를 수용할 수 있게 된다.In the semiconductor package 21 according to the eleventh embodiment of the present invention shown in Fig. 12, the lands 4c formed on the leads 4 are arranged in rows and columns, thus accommodating a larger number of input / output pads. You can do it.

도13에 도시된 본 발명의 제12실시예에 의한 반도체패키지(22)는 제2반도체칩(2) 및 제3반도체칩(3)의 입출력패드(2c,3c)가 모두 제2면(2b,3b)에 형성되어 있다.In the semiconductor package 22 according to the twelfth embodiment of the present invention shown in FIG. 13, the input / output pads 2c and 3c of the second semiconductor chip 2 and the third semiconductor chip 3 have both the second surface 2b. And 3b).

도14에 도시된 본 발명의 제13실시예에 의한 반도체패키지(23)는 전술한 바와 같이 제1반도체칩(1)의 입출력패드(1c)가 제2면(1b)에 형성되어 있으며, 또한 제1반도체칩(1)의 입출력패드(1c)는 도전성범프(6)에 의해 상기 제2반도체칩(2)의 입출력패드(2c)에 접속되어 있다.In the semiconductor package 23 according to the thirteenth embodiment of the present invention shown in FIG. 14, as described above, the input / output pad 1c of the first semiconductor chip 1 is formed on the second surface 1b. The input / output pad 1c of the first semiconductor chip 1 is connected to the input / output pad 2c of the second semiconductor chip 2 by the conductive bumps 6.

이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.As described above, although the present invention has been described with reference to the above embodiments, the present invention is not limited thereto, and various modified embodiments may be possible without departing from the scope and spirit of the present invention.

따라서, 본 발명에 의한 반도체패키지는 비교적 가격이 저렴한 리드를 이용함으로써 전체적으로 코스트(Cost)가 다운(Down)된 적층형 반도체패키지를 얻을 수 있다.Therefore, the semiconductor package according to the present invention can be obtained by using a relatively inexpensive lead laminated semiconductor package having a total cost down.

또한, 반도체칩의 일면이 공기중으로 직접 노출되고, 반도체칩의 열이 리드를 통하여 외부로 발산됨으로써 전체적으로 방열 성능이 향상된 적층형 반도체패키지를 얻을 수 있다.In addition, since one surface of the semiconductor chip is directly exposed to the air and heat of the semiconductor chip is dissipated to the outside through the lead, a multilayer semiconductor package having improved heat dissipation performance can be obtained.

더불어, 특정 반도체칩은 리드와 리드 사이에 위치됨으로써, 상기 리드 두께에 의해 그 반도체칩의 두께가 상쇄되고, 따라서 더욱 더 얇은 두께의 적층형 반도체패키지를 얻을 수 있다.In addition, since the specific semiconductor chip is located between the lead and the lead, the thickness of the semiconductor chip is canceled by the lead thickness, and thus a stacked semiconductor package of even thinner thickness can be obtained.

Claims (14)

삭제delete 평면인 제1면과 제2면을 가지고, 상기 제1면 또는 제2면중 어느 한면에 다수의 입출력패드가 형성된 제1반도체칩과,A first semiconductor chip having a first surface and a second surface that are planar, and having a plurality of input / output pads formed on one of the first and second surfaces; 제1면과 제2면을 가지고, 상기 제1반도체칩의 외주연에 배열된 다수의 리드와,A plurality of leads having a first surface and a second surface and arranged on an outer circumference of the first semiconductor chip; 평면인 제1면과 제2면을 가지고, 상기 제1면 또는 제2면중 어느 한면에 다수의 입출력패드가 형성된 채 상기 제1반도체칩 및 상기 리드의 제2면에 접착수단으로 접착된 제2반도체칩과,A second surface having a first surface and a second surface that are planar, and having a plurality of input / output pads formed on either one of the first surface or the second surface and bonded to the second surface of the first semiconductor chip and the lead by adhesive means; Semiconductor chip, 상기 제1반도체칩 및 제2반도체칩의 입출력패드와 리드를 전기적으로 접속하는 다수의 전기적 접속수단과,A plurality of electrical connection means for electrically connecting the input / output pads and leads of the first semiconductor chip and the second semiconductor chip; 상기 제1반도체칩, 제2반도체칩, 리드 및 전기적 접속수단을 봉지재로 봉지하여 형성된 몸체를 포함하고,And a body formed by encapsulating the first semiconductor chip, the second semiconductor chip, the lead and the electrical connection means with an encapsulant. 상기 제2반도체칩의 제2면에는 대략 제1면과 제2면을 갖는 제3반도체칩이 접착수단으로 더 접착되고, 상기 제3반도체칩의 제2면에는 입출력패드가 형성되어 있으며, 상기 제3반도체칩의 입출력패드는 리드의 제2면에 전기적 접속수단으로 접속된 것을 특징으로 하는 반도체패키지.A third semiconductor chip having substantially a first surface and a second surface is further bonded to the second surface of the second semiconductor chip by an adhesive means, and an input / output pad is formed on the second surface of the third semiconductor chip. An input / output pad of the third semiconductor chip is a semiconductor package, characterized in that connected to the second surface of the lead by electrical connection means. 제2항에 있어서, 상기 제1반도체칩은 제1면에 다수의 입출력패드가 형성된 것을 특징으로 하는 반도체패키지.The semiconductor package of claim 2, wherein the first semiconductor chip has a plurality of input / output pads formed on a first surface thereof. 제2항에 있어서, 상기 제1반도체칩은 제2면에 다수의 입출력패드가 형성된 것을 특징으로 하는 반도체패키지.The semiconductor package of claim 2, wherein the first semiconductor chip has a plurality of input / output pads formed on a second surface thereof. 제2항에 있어서, 상기 제2반도체칩은 제1면에 다수의 입출력패드가 형성된 것을 특징으로 하는 반도체패키지.The semiconductor package of claim 2, wherein the second semiconductor chip has a plurality of input / output pads formed on a first surface thereof. 제2항에 있어서, 상기 제2반도체칩은 제2면에 다수의 입출력패드가 형성된 것을 특징으로 하는 반도체패키지.The semiconductor package of claim 2, wherein the second semiconductor chip has a plurality of input / output pads formed on a second surface thereof. 제2항에 있어서, 상기 제1반도체칩의 제2면과 상기 리드의 제2면은 동일 평면상에 위치됨을 특징으로 하는 반도체패키지.The semiconductor package of claim 2, wherein the second surface of the first semiconductor chip and the second surface of the lead are located on the same plane. 제2항에 있어서, 상기 각 리드의 제1면중 일정영역에는 몸체 외측으로 노출된 적어도 하나 이상의 랜드가 더 형성된 것을 특징으로 하는 반도체패키지.The semiconductor package of claim 2, wherein at least one land further exposed to the outside of the body is further formed in a predetermined region of the first surface of each lead. 제8항에 있어서, 상기 랜드를 포함하는 리드의 두께는 나머지 부분의 리드 두께보다 두꺼운 것을 특징으로 하는 반도체패키지.The semiconductor package of claim 8, wherein a thickness of the lead including the lands is thicker than a thickness of the remaining portions of the leads. 제8항에 있어서, 상기 리드는 제1반도체칩에 인접한 영역에서 그 외측 하방으로 절곡된 것을 특징으로 하는 반도체패키지.9. The semiconductor package according to claim 8, wherein the lead is bent downward outside the region adjacent to the first semiconductor chip. 제8항에 있어서, 상기 랜드에는 도전성볼이 더 융착된 것을 특징으로 하는 반도체패키지.The semiconductor package of claim 8, wherein a conductive ball is further fused to the land. 삭제delete 제2항에 있어서, 상기 전기적 접속수단은 도전성와이어인 것을 특징으로 하는 반도체패키지.The semiconductor package according to claim 2, wherein the electrical connection means is a conductive wire. 제2항에 있어서, 상기 제1반도체칩의 입출력패드는 제2면에 형성되어 있고, 상기 입출력패드는 제2반도체칩의 입출력패드와 도전성범프에 의해 상호 접속된 것을 특징으로 하는 반도체패키지.The semiconductor package according to claim 2, wherein the input / output pad of the first semiconductor chip is formed on the second surface, and the input / output pad is interconnected by the input / output pad and the conductive bump of the second semiconductor chip.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101040311B1 (en) * 2008-12-24 2011-06-10 에스티에스반도체통신 주식회사 Semiconductor package and method of formation of the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970046947U (en) * 1995-12-29 1997-07-31 Multichip Package
KR19990079658A (en) * 1998-04-08 1999-11-05 마이클 디. 오브라이언 Semiconductor Package
KR20000034120A (en) * 1998-11-27 2000-06-15 윤종용 Multi-chip package of loc type and method for manufacturing multi-chip package
KR20000052095A (en) * 1999-01-28 2000-08-16 로버트 에이치. 씨. 챠오 Face-to-face multi-chip package
KR20010028435A (en) * 1999-09-21 2001-04-06 김영환 Chip stacked package
KR20010056620A (en) * 1999-12-16 2001-07-04 프랑크 제이. 마르쿠치 semiconductor package and its manufacturing method

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970046947U (en) * 1995-12-29 1997-07-31 Multichip Package
KR19990079658A (en) * 1998-04-08 1999-11-05 마이클 디. 오브라이언 Semiconductor Package
KR20000034120A (en) * 1998-11-27 2000-06-15 윤종용 Multi-chip package of loc type and method for manufacturing multi-chip package
KR20000052095A (en) * 1999-01-28 2000-08-16 로버트 에이치. 씨. 챠오 Face-to-face multi-chip package
KR20010028435A (en) * 1999-09-21 2001-04-06 김영환 Chip stacked package
KR20010056620A (en) * 1999-12-16 2001-07-04 프랑크 제이. 마르쿠치 semiconductor package and its manufacturing method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101040311B1 (en) * 2008-12-24 2011-06-10 에스티에스반도체통신 주식회사 Semiconductor package and method of formation of the same

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