KR100195512B1 - Chip scale package and method for manufacturing the same - Google Patents
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Abstract
본 발명은 칩 스케일 패키지 및 그 제조 방법에 관한 것으로, 하부면에 복수개의 본딩 패드들을 갖는 칩들과 그 칩들을 구분하는 스크라이브 라인이 형성된 웨이퍼와, 그 웨이퍼의 하부면이 유리 기판의 상부면에 접착되어 있으며, 그 유리 기판에는 상기 칩의 본딩 패드의 하부면 까지 형성된 구멍에 범프가 형성되어 상기 본딩 패드들과 전기적으로 연결되고, 상기 웨이퍼의 스크라이브 라인을 따라서 절단하여 각각의 칩 스케일 패키지를 제조함으로써, 웨이퍼 레벨에서 칩 스케일 패키지를 구현할 수 있고 동시에 조립 공정이 간소화됨으로써 대량 생산이 가능한 특징을 갖는다. 그리고, 칩 상면에 구리 박막 히트 싱크(copper foil heat sink)가 부착되어 칩에서 발생되는 열을 효과적으로 방출할 수 있는 특징을 갖는다.The present invention relates to a chip scale package and a method of manufacturing the same, and more particularly, to a chip scale package and a method of manufacturing the chip scale package. The wafer includes a chip having a plurality of bonding pads on a lower surface thereof and a scribe line separating the chips. And a bump is formed in a hole formed up to the lower surface of the bonding pad of the chip on the glass substrate so as to be electrically connected to the bonding pads and cut along the scribe line of the wafer to manufacture each chip scale package , A chip scale package can be implemented at a wafer level, and at the same time, the assembly process can be simplified, thereby enabling mass production. Further, a copper foil heat sink is attached to the upper surface of the chip to effectively emit heat generated from the chip.
Description
본 발명은 칩 스케일 패키지에 관한 것으로, 더욱 상세하게는 웨이퍼 레벨에서 제조된 칩 스케일 패키지(chip scale package) 및 그 제조 방법에 관한 것이다.The present invention relates to a chip scale package, and more particularly, to a chip scale package manufactured at a wafer level and a manufacturing method thereof.
전자 장치의 경박 단소의 추세에 맞추어 그에 실장되는 패키지의 크기도 경박 단소가 추구되고 있다.The size of a package to be mounted thereon is also pursued in accordance with the trend of small-sized and light-weight electronic devices.
그러나, 통상적인 패키지에 있어서, 칩의 크기에 비해서 패키지의 몸체의 크기가 상대적으로 더 크고, 더 두껍기 때문에 상기의 목적을 달성하기에는 곤란하다.However, in the conventional package, since the size of the package body is relatively larger and thicker than the size of the chip, it is difficult to achieve the above object.
따라서, 상기의 목적을 달성하기 위한 한 방편으로 제안된 방법이 칩만을 실장하는 방법으로 칩 온 보드(chip on board;COB)나 플립 칩(flip chip)이 있다.Therefore, as a method for achieving the above object, there is a chip on board (COB) or a flip chip as a method for mounting only a chip.
더욱이, 상기 방법들은 실장되는 칩이 번인 검사와 같은 신뢰성 검사가 완전히 진행되지 않은 상태에서 실장되기 때문에 실장 완료 후에 발견되는 칩 불량의 경우에 재작업이나 복구가 곤란한 단점을 내포하고 있다.Furthermore, since the above-described methods are mounted in a state in which a reliability test such as a burn-in test is not completely performed, the above methods have a disadvantage that it is difficult to rework or repair in the case of a chip defect found after completion of mounting.
결국, 신뢰성을 보장할 수 있는 동시에 칩 크기에 대응되는 패키지의 개발이 요구되었다.As a result, there has been a demand for development of a package corresponding to the chip size while ensuring reliability.
최근 몇몇 제조 회사에서 추진되고 있는 소위, 칩 스케일 패키지는 베어 칩(bare chip)과 거의 같은 크기임에도 불구하고, 최종 사용자에게는 노운 굿 다이(known good die)로 공급되는 동시에 종래의 표면 실장 기술을 이용할 수 있기 때문에 전자 기기의 소형, 박형화 및 다기능화를 도모할 수 있는 장점을 갖는다.The so-called chip scale package, which is being promoted by several manufacturers in recent years, is almost the same size as a bare chip, but is supplied to the end user as a known good die while utilizing conventional surface mounting technology It is advantageous in that the electronic device can be made compact, thin, and multifunctional.
그러나, 통상적인 칩 스케일 패키지를 구현하기 위해서 막대한 신규 장비의 구입 및 그 패키지의 제조에 있어서 각기 개별로 제조가 이루어지기 때문에 각 패키지의 제조 단가가 높은 단점을 내포하고 있다.However, in order to implement a typical chip scale package, manufacturing costs of each package are high because a large amount of new equipment is purchased and each package is manufactured separately.
도 1은 칩 스케일 패키지 관련 기술의 일 실시 예인 테세라(Tessera) 사(社)의 칩 스케일 패키지를 나타내는 단면도이다.1 is a cross-sectional view showing a chip scale package of Tessera, which is one embodiment of a chip scale package related technology.
도 1을 참조하면, 칩 스케일 패키지(100)는 칩(1)의 하부면 상에 형성된 본딩 패드들(2)이 그들(2)에 각기 대응되는 플렉시블(flexible) 패턴(7)과 전기적으로 연결되어 있다.1, a chip scale package 100 includes chip bonding pads 2 formed on the lower surface of a chip 1 electrically connected to a flexible pattern 7 corresponding to the bonding pads 2, .
그리고, 상기 플렉시블 패턴(7)의 하부 상에 관통 구멍들을 갖는 폴리이미드 재질의 절연 필름(4)이 부착되어 있으며, 상기 플렉시블 패턴(7)과 그 각기 솔더 범프들(6)은 표면에 전도성 물질이 코팅된 관통 구멍들에 의해 각기 전기적 연결된 구조를 갖는다.An insulating film 4 of polyimide material having through holes is attached on the lower portion of the flexible pattern 7 and the flexible pattern 7 and the solder bumps 6 of the flexible pattern 7 are provided with a conductive material Are electrically connected to each other through the coated through holes.
여기서, 상기 칩(1)의 하부 면상의 본딩 패드들(2)이 형성되지 않은 부분과 상기 플렉시블 패턴(7)의 사이에 엘라스토머(elastomer)(3)가 개재되어 있다.An elastomer 3 is interposed between a portion of the lower surface of the chip 1 on which the bonding pads 2 are not formed and the flexible pattern 7.
그리고, 상기 칩(1)은 핸들링 링(5)에 의해 고정되어 있으며, 상기 칩(1)의 상부 면은 상기 핸들링 링(5)에 대하여 노출되어 있는 구조를 갖는다.The chip 1 is fixed by a handling ring 5 and the upper surface of the chip 1 is exposed to the handling ring 5.
이와 같은 구조를 갖는 패키지는, 일종의 μBGA 패키지로써 번인 검사가 가능하며 고밀도 실장이 가능한 플립 칩의 상호 접속 기술이다.A package having such a structure is a flip chip interconnection technology capable of performing burn-in inspection with a kind of μBGA package and high density mounting.
또한, 고 열 방출성과 다양한 검사에 대응되기 용이한 장점을 가지고 있으나 단위 공정별로 제조가 각기 개별로 진행되기 때문에 대량 생산이 되지 않는 단점이 있다.In addition, it has advantages of high heat emission and easy to cope with various inspection, but it has disadvantages that it can not be mass-produced because each manufacturing process is carried out for each unit process.
도 2는 칩 스케일 패키지 관련 기술의 다른 실시 예인 미찌비시(Mitsubishi) 사의 칩 스케일 패키지의 일 부분을 절개하여 내부를 나타내는 사시도이다.FIG. 2 is a perspective view showing an inside of a chip scale package of Mitsubishi which is another embodiment of the chip scale package related technology.
도 2를 참조하면, 칩 스케일 패키지(200)는 칩(11)의 상부면 상의 중심 부분에 형성된 본딩 패드들(12)이 그들(12)에 각기 대응되는 솔더 범프들(16)과 칩 상면에 형성되어 있는 회로 패턴들(17)에 의해 각기 전기적 연결되어 있다.Referring to FIG. 2, the chip scale package 200 includes bonding pads 12 formed on the central portion on the upper surface of the chip 11, solder bumps 16 corresponding to the respective pads 12, And are electrically connected to each other by the circuit patterns 17 formed.
그리고, 상기 칩(11)과 회로 패턴들(17)을 포함하는 전기적 연결 부분을 외부의 환경으로부터 보호하기 위해서 성형 수지(15)에 의해 봉지되어 있다.The electrical connection portion including the chip 11 and the circuit patterns 17 is sealed with a molding resin 15 in order to protect it from the external environment.
또한, 상기 솔더 범프들(16)의 일부분이 상기 성형 수지(15)에 대하여 노출되게 형성된 구조를 갖는다.Further, a part of the solder bumps (16) is formed to be exposed to the molding resin (15).
이와 같은 구조를 갖는 패키지는, 도 1에서 언급된 장점 이외에 칩 상면에 회로 패턴이 형성되어 있기 때문에 본딩 패드의 위치에 제한을 받지 않는 동시에 TSOP(thin small outline package)와 같은 신뢰성이 보장되는 장점이 있다.1, a circuit pattern is formed on the upper surface of the chip, so that it is not limited by the position of the bonding pad, and reliability such as a thin small outline package (TSOP) is assured have.
그러나, 상기 솔더 범프의 크기가 크기 때문에 초 다핀 대응이 곤란하며 웨이퍼 제조 공정에서 회로 패턴들을 제조하기 때문에 조립 공정이 복잡하며 공정별 제조 단가가 높은 단점이 있다.However, since the size of the solder bump is large, it is difficult to cope with an ultra-multi-pin, and since the circuit patterns are manufactured in the wafer manufacturing process, the assembling process is complicated and the manufacturing cost per process is high.
또한, 도 1의 칩 스케일 패키지와 동일하게 각기 칩 스케일 패키지가 개별로 제작되기 때문에 대량 생산이 되지 않는 단점이 있다.In addition, since the chip scale packages are manufactured individually as in the chip scale package shown in Fig. 1, mass production can not be achieved.
따라서, 본 발명의 목적은 웨이퍼 레벨에서 칩 스케일 패키지를 구현할 수 있으며, 조립 공정이 간소화됨으로써 대량 생산이 가능한 칩 스케일 패키지 및 그 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a chip scale package which can realize a chip scale package at a wafer level and can be mass-produced by simplifying an assembling process and a manufacturing method thereof.
도 1은 칩 스케일 패키지 관련 기술에 의한 일 실시 예인 테세라(Tessera) 사(社)의 칩 스케일 패키지를 나타내는 단면도.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a cross-sectional view showing a chip scale package of Tessera, which is one example of a chip scale package related technology. Fig.
도 2는 칩 스케일 패키지 관련 기술에 의한 다른 실시 예인 미찌비시(Mitsubishi) 사(社)의 칩 스케일 패키지를 나타내는 단면도.2 is a cross-sectional view showing a chip scale package of Mitsubishi, which is another embodiment according to the chip scale package related technology.
도 3은 본 발명의 일 실시 예에 의한 칩 스케일 패키지를 나타내는 단면도.3 is a cross-sectional view illustrating a chip scale package according to an embodiment of the present invention;
도 4는 본 발명의 다른 실시 예에 의한 칩 스케일 패키지를 나타내는 단면도.4 is a cross-sectional view illustrating a chip scale package according to another embodiment of the present invention.
도 5 내지 도 7은 도 3의 칩 스케일 패키지가 제조되는 단계를 나타내는 단면도.Figs. 5 to 7 are cross-sectional views showing steps in which the chip scale package of Fig. 3 is manufactured. Fig.
도 8 내지 도 12는 도 4의 칩 스케일 패키지가 제조되는 단계를 나타내는 단면도.Figs. 8 to 12 are cross-sectional views showing steps of manufacturing the chip scale package of Fig. 4;
※ 도면의 주요 부분에 대한 설명 ※※ Explanation of main part of drawing ※
1,10,11 : 칩 2,12 : 본딩 패드1, 10, 11: chips 2, 12: bonding pads
6,16,40 : 범프14 : 스크라이브 라인(scribe line)6, 16, 40: bump 14: scribe line
17 : 웨이퍼23,25 : 유리 기판17: wafers 23 and 25: glass substrate
30 : 구리박 히트 싱크43 : 구멍30: copper foil heat sink 43: hole
53,55 : 비전도성 접착제53,55: Nonconductive adhesive
상기 목적을 달성하기 위하여, 하부면에 복수개의 본딩 패드를 갖는 칩; 상기 칩의 하부면에 접착되어 있으며, 상기 본딩 패드들에 각기 대응되어 구멍이 형성되어 있는 유리 기판; 및 상기 구멍들에 형성되어 있으며, 상기 본딩 패드들에 각기 대응되어 전기적으로 연결된 범프;를 포함하는 것을 특징으로 하는 칩 스케일 패키지(chip scale package)를 제공한다.A chip having a plurality of bonding pads on a lower surface thereof; A glass substrate adhered to a lower surface of the chip and having holes formed corresponding to the bonding pads; And bumps formed in the holes and electrically connected to the bonding pads, respectively, to correspond to the chip scale package.
상기 다른 목적을 달성하기 위하여, 하부면에 복수개의 본딩 패드들을 갖는 칩들과 그 칩들을 구분하는 스크라이브 라인이 형성된 웨이퍼가 구비되는 단계; 상기 웨이퍼의 하부면에 비전도성 접착제에 의해 유리 기판이 접착되는 단계; 상기 유리 기판에 상기 본딩 패드들의 하부면까지 구멍이 형성되는 단계; 상기 구멍들에 범프가 형성되는 단계; 및 상기한 공정이 완료된 웨이퍼가 상기 스크라이브 라인을 따라서 절단되어 상기 칩들이 단위 패키지로 분리되는 단계;를 포함하는 것을 특징으로 하는 칩 스케일 패키지의 제조 방법을 제공한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: providing a wafer having a plurality of bonding pads on a lower surface thereof and a scribe line dividing the chips; Bonding a glass substrate to a lower surface of the wafer by a nonconductive adhesive; Forming a hole in the glass substrate to a lower surface of the bonding pads; Forming bumps in the holes; And a step of cutting the wafer, which has been completed, along the scribe line so that the chips are separated into a unit package.
이하, 첨부 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will now be described in detail with reference to the accompanying drawings.
도 3은 본 발명의 일 실시 예에 의한 칩 스케일 패키지를 나타내는 단면도이다.도 3을 참조하면, 본 발명의 일 실시 예에 의한 칩 스케일 패키지(300)는 하부면에 복수개의 본딩 패드(12)를 갖는 칩(10)과, 그 칩(10)의 하부면이 유리 기판(23)의 상부면에 비전도성 접착제(55)에 의해 접착되어 있으며, 상기 유리 기판(23)에는 상기 본딩 패드들(12)에 각기 대응된 위치에 구멍(43)이 형성되어 있으며, 그 구멍(43)에 범프(40)가 형성된 구조를 갖는다.3, a chip scale package 300 according to an embodiment of the present invention includes a plurality of bonding pads 12 on a lower surface thereof, And a lower surface of the chip 10 is bonded to the upper surface of the glass substrate 23 by a nonconductive adhesive 55. The glass substrate 23 is bonded to the bonding pads The bumps 40 are formed in the holes 43. The bumps 40 are formed in the holes 43 at positions corresponding to the bumps 40,
여기서, 상기 유리 기판(23)은 상기 칩(10)의 하부면에 접착되어 상기 칩의 본딩 패드들(12)을 외부의 환경으로부터 보호하며, 상기 칩(10)을 지탱하는 역할을 하게된다.The glass substrate 23 is bonded to the lower surface of the chip 10 to protect the bonding pads 12 of the chip from the external environment and to support the chip 10.
그리고, 상기 유리 기판(23)에 형성된 상기 구멍(43)의 폭은 상기 본딩 패드의 구멍의 폭 보다는 작게 형성된다.The width of the hole 43 formed in the glass substrate 23 is smaller than the width of the hole of the bonding pad.
그리고, 상기 범프(40)는 전기 전도성이 양호한 금이나 솔더 재질이다.The bumps 40 are made of a gold or solder material having good electrical conductivity.
그리고, 상기 칩(10)의 두께가 0.3mm이고, 상기 유리 기판(23)의 두께가 1mm이고, 상기 접착제(55)와 범프(40)의 두께를 포함한다면, 상기 칩 스케일 패키지(300)의 두께는 0.5mm∼0.6mm이다.If the thickness of the chip 10 is 0.3 mm and the thickness of the glass substrate 23 is 1 mm and the thickness of the adhesive 55 and the thickness of the bump 40 is included, The thickness is 0.5 mm to 0.6 mm.
도 4는 본 발명의 다른 실시 예에 의한 칩 스케일 패키지를 나타내는 단면도이다.4 is a cross-sectional view illustrating a chip scale package according to another embodiment of the present invention.
도 4를 참조하면, 본 발명의 다른 실시 예에 의한 칩 스케일 패키지(400)는 칩(10)의 상부면에 유리 기판(25)이 접착되어 있으며, 그 유리 기판(25) 사이에 열 전도도가 좋은 구리박 히트 싱크(30, copper foil heat sink)가 접착되어 있으며, 나머지 구조는 도 3의 패키지의 구조(300)와 동일하다.4, a chip scale package 400 according to another embodiment of the present invention has a glass substrate 25 adhered to an upper surface of a chip 10, and a thermal conductivity is provided between the glass substrates 25 A good copper foil heat sink 30 is bonded and the remaining structure is the same as the package 300 of FIG.
여기서, 상기 칩(10)의 두께가 0.2mm이고, 상기 상·하 유리 기판(23,25)의 두께는 각각 1mm이고, 상기 접착제(53,55)와 범프(40)의 두께를 포함한다면, 상기 칩 스케일 패키지(400)의 두께는 0.5mm∼0.6mm이다.If the thickness of the chip 10 is 0.2 mm and the thickness of the upper and lower glass substrates 23 and 25 is 1 mm and the thickness of the adhesive 53 and the bump 40 is included, The thickness of the chip scale package 400 is 0.5 mm to 0.6 mm.
상기 칩 스케일 패키지(400)의 제조 공정에서 언급하겠지만, 상기 칩(10)의 상부면에 유리 기판(25)이 접착되지 전에 상기 칩(10)의 상부면은 0.1mm정도 식각된다.As will be described in the manufacturing process of the chip scale package 400, the top surface of the chip 10 is etched to about 0.1 mm before the glass substrate 25 is adhered to the top surface of the chip 10.
도 5 내지 도 7은 도 3의 칩 스케일 패키지가 제조되는 단계를 나타내는 단면도이다.Figs. 5 to 7 are cross-sectional views showing a step in which the chip scale package of Fig. 3 is manufactured.
도 5를 참조하면, 하부면에 복수개의 본딩 패드(12)를 갖는 칩들(10)이 형성되어 있으며, 그 칩들(10)을 구분하는 스크라이브 라인(14, scribe line)이 형성된 웨이퍼(17)가 구비되고, 그 웨이퍼(17)의 하부면이 유리 기판(23)의 상부면에 비전도성 접착제(55)에 의해 접착된다.5, a chip 10 having a plurality of bonding pads 12 is formed on a lower surface thereof, and a wafer 17 having a scribe line 14 for separating the chips 10 And the lower surface of the wafer 17 is bonded to the upper surface of the glass substrate 23 by the nonconductive adhesive 55. [
여기서, 상기 도 5a 도는 단면도이기 때문에 상기 웨이퍼(17)의 하부면에 형성된 스크라이브 라인(14)이 도시되지 않기 때문에 상기 웨이퍼의 스크라이브 라인(14)이 형성된 위치를 도시하기 위해 가상선으로 점선을 사용하였으며, 상기 스크라이브 라인(14)은 상기 웨이퍼(17)에 형성된 상기 칩들(10)을 각각 구분하는 경계가 된다.Since the scribe line 14 formed on the lower surface of the wafer 17 is not shown in FIG. 5A, the dotted line is used as a virtual line to show the position where the scribe line 14 of the wafer is formed And the scribe line 14 serves as a boundary for separating the chips 10 formed on the wafer 17.
그리고, 상기 웨이퍼(17)의 두께는 0.3mm 정도이다.The thickness of the wafer 17 is about 0.3 mm.
도 6을 참조하면, 상기 본딩 패드들(12)에 각기 대응되는 유리 기판(23)과 비전도성 접착제(55)의 부분이 그 본딩 패드들(12)의 하부면까지 식각되어 구멍(43)이 형성된다.6, the portions of the glass substrate 23 and the nonconductive adhesive 55 corresponding to the bonding pads 12 are etched to the lower surface of the bonding pads 12, .
여기서, 상기 구멍(43)은 통상적인 포토레지스트 공정에 의해 형성된다.Here, the hole 43 is formed by a conventional photoresist process.
그리고, 상기 구멍(43)의 폭은 상기 본딩 패드(12)의 폭보다는 작게 형성된다.The width of the hole 43 is smaller than the width of the bonding pad 12.
만일, 상기 유리 기판(23) 하부면에 형성된 상기 구멍(43)의 폭이 상기 본딩 패드(12)의 폭 보다 클 경우에는 그 구멍들(43)에 형성될 범프들끼리의 거리가 가까워져 전기적 간섭 현상과 근접한 범프들끼리 붙는 불량이 발생될 수 있기 때문에 상기 구멍(43)의 폭은 상기 본딩 패드(12)의 폭 보다는 작게 형성된다.If the width of the hole 43 formed on the lower surface of the glass substrate 23 is larger than the width of the bonding pad 12, the distance between the bumps formed in the holes 43 is shortened, The width of the hole 43 is formed to be smaller than the width of the bonding pad 12 because defects in adhesion between adjacent bumps may occur.
도 7을 참조하면, 상기 유리 기판의 구멍들(43)에 범프(40)가 형성되어 상기 본딩 패드들(12)과 전기적으로 연결된다.Referring to FIG. 7, bumps 40 are formed in the holes 43 of the glass substrate and electrically connected to the bonding pads 12.
여기서, 상기 범프(40)는 전기 전도도가 양호한 금 또는 솔더 재질이다.Here, the bump 40 is a gold or solder material having good electric conductivity.
본 발명의 실시 예에서는 상기 구멍들(43)에 도팅(dotting)에 의해 상기 범프(40)의 재질이 채워져 범프가 형성되지만, 무전해 도금에 의해 상기 구멍들(43)을 도금시키고, 상기 구멍들(43)에 솔더 볼들을 정렬시킨 후 리프로우(reflow) 공정을 진행함으로써, 상기 솔더 볼들이 상기 구멍들(43)에 녹아 들어가 상기 칩의 본딩 패드(12)의 상부면에 접착되어 전기적으로 연결할 수도 있다.In the embodiment of the present invention, the holes 43 are filled with the material of the bumps 40 by dotting to form bumps, but the holes 43 are plated by electroless plating, The solder balls are melted in the holes 43 and adhered to the upper surface of the bonding pad 12 of the chip so as to be electrically You can also connect.
상기한 공정이 완료된 상기 웨이퍼(17)는 각각의 패키지(300)로 분리하기 위하여 상기 스크라이브 라인(14)을 따라서 절단하게 된다.The wafer 17 having completed the above process is cut along the scribe line 14 to separate into the respective packages 300.
도 8 내지 도 12는 도 4의 칩 스케일 패키지가 제조되는 단계를 나타내는 단면도이다.Figs. 8 to 12 are cross-sectional views showing steps in which the chip scale package of Fig. 4 is manufactured.
도 8을 참조하면, 도 5와 동일하게 웨이퍼(17)의 하부면에 유리 기판(23)을 접착하고, 상기 웨이퍼(17)의 상부면을 0.1mm정도 식각하게 된다.8, the glass substrate 23 is bonded to the lower surface of the wafer 17, and the upper surface of the wafer 17 is etched by about 0.1 mm, as in FIG.
후술하겠지만, 상기 웨이퍼(17)의 상부면을 식각하는 이유는 상기 웨이퍼(17)의 상부면에 유리 기판(25)이 접착된 상태에서 개별 패키지(400)로 분리하는 절단 공정을 용이하게 실시하기 위하여 상기 웨이퍼(17)의 상부면을 0.1mm 정도 식각하게 된다.The reason why the upper surface of the wafer 17 is etched is that the cutting process of separating the upper surface of the wafer 17 into the individual packages 400 in a state in which the glass substrate 25 is adhered is easily performed The upper surface of the wafer 17 is etched by about 0.1 mm.
도 9 및 도 10을 참조하면, 상기 웨이퍼(17)의 상부면에 격자 구멍이 형성된 유리 기판(30)이 접착제(53)에 의해 접착된다.9 and 10, a glass substrate 30 on which a grid hole is formed on the upper surface of the wafer 17 is bonded by an adhesive 53. [
상기 유리 기판(30)의 격자 구멍들은 상기 웨이퍼의 스크라이브 라인(14) 사이 즉, 칩의 본딩 패드들(12) 사이에 형성되어 있다.The grid holes of the glass substrate 30 are formed between the scribe lines 14 of the wafer, that is, between the bonding pads 12 of the chip.
그리고, 상기 유리 기판(30)의 격자 구멍들에 열 전도도가 좋은 구리박 히트 싱크(30,copper foil heat sink)가 상기 접착제(53)에 접착된다.A copper foil heat sink 30 having a good thermal conductivity is bonded to the adhesive 53 in the grid holes of the glass substrate 30.
도 11 및 도 12를 참조하면, 상기 웨이퍼(17)의 하부면에 형성된 칩의 본딩 패드들(12)에 대응되는 상기 유리 기판(23)의 위치에 구멍(43)이 형성된다.11 and 12, a hole 43 is formed at the position of the glass substrate 23 corresponding to the bonding pads 12 of the chip formed on the lower surface of the wafer 17.
그리고, 상기 구멍(43)에 범프(40)가 형성되어 상기 본딩 패드들(12)과 전기적으로 연결된다.The bumps 40 are formed in the holes 43 and are electrically connected to the bonding pads 12.
여기서, 상기 구멍(43)을 형성하는 공정은 도 7에서 언급된 내용과 동일하다.Here, the process of forming the hole 43 is the same as that described in FIG.
그리고, 상기 범프(40)가 형성된 웨이퍼(17) 상태에서 각각의 패키지(400)로 분리하기 위하여 상기 웨이퍼의 스크라이브 라인(14) 따라서 절단하게 된다.Then, in the state of the wafer 17 on which the bumps 40 are formed, the scribe line 14 of the wafer is cut in order to separate the packages into the packages 400.
따라서, 본 발명의 구조를 따르면, 웨이퍼 레벨에서 칩 스케일 패키지를 구현할 수 있고 동시에 조립 공정이 간소화됨으로써 대량 생산이 가능한 이점이 있다.Therefore, according to the structure of the present invention, a chip scale package can be implemented at a wafer level, and at the same time, the assembly process can be simplified, thereby enabling mass production.
그리고, 칩 상면에 구리 박막 히트 싱크가 부착되어 칩에서 발생되는 열을 효과적으로 방출할 수 있는 이점이 있다.Further, the copper thin film heat sink is attached to the upper surface of the chip, and the heat generated from the chip can be effectively released.
Claims (10)
Priority Applications (1)
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| KR1019960044029A KR100195512B1 (en) | 1996-10-04 | 1996-10-04 | Chip scale package and method for manufacturing the same |
Applications Claiming Priority (1)
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| KR1019960044029A KR100195512B1 (en) | 1996-10-04 | 1996-10-04 | Chip scale package and method for manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
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| KR19980025783A KR19980025783A (en) | 1998-07-15 |
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ID=19476282
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9799591B2 (en) | 2014-11-12 | 2017-10-24 | Samsung Electronics Co., Ltd. | Semiconductor packages including thermal blocks |
-
1996
- 1996-10-04 KR KR1019960044029A patent/KR100195512B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9799591B2 (en) | 2014-11-12 | 2017-10-24 | Samsung Electronics Co., Ltd. | Semiconductor packages including thermal blocks |
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| Publication number | Publication date |
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| KR19980025783A (en) | 1998-07-15 |
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