KR100516855B1 - 에칭방법 - Google Patents

에칭방법 Download PDF

Info

Publication number
KR100516855B1
KR100516855B1 KR10-1999-0016976A KR19990016976A KR100516855B1 KR 100516855 B1 KR100516855 B1 KR 100516855B1 KR 19990016976 A KR19990016976 A KR 19990016976A KR 100516855 B1 KR100516855 B1 KR 100516855B1
Authority
KR
South Korea
Prior art keywords
film
sample
etching
plasma
temperature
Prior art date
Application number
KR10-1999-0016976A
Other languages
English (en)
Other versions
KR19990088228A (ko
Inventor
요시가이모토히코
하세가와히로시
아키야마히로시
도쿠나가다카후미
우메자와다다시
고지마마사유키
노지리가즈오
가와카미히로시
가토구니히코
Original Assignee
가부시끼가이샤 히다치 세이사꾸쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 히다치 세이사꾸쇼 filed Critical 가부시끼가이샤 히다치 세이사꾸쇼
Publication of KR19990088228A publication Critical patent/KR19990088228A/ko
Application granted granted Critical
Publication of KR100516855B1 publication Critical patent/KR100516855B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67063Apparatus for fluid treatment for etching
    • H01L21/67069Apparatus for fluid treatment for etching for drying etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers

Abstract

본 발명은, 반도체소자의 배선이나 게이트전극에 사용되는 금속과 다결정실리콘의 다층막을 고정밀도, 고선택으로 가공하는 방법을 제공하기 위하여, 금속막 에칭시에 시료온도를 100℃ 이상 200℃ 이하로 유지하여 처리하고 금속막의 에칭속도를 빠르게 한다. 또한, 다결정 실리콘막의 에칭속도의 억제나 사이드 에칭을 방지하기 위하여, 할로겐원소를 함유하는 가스에 산소가스를 첨가한다. 또, 다결정 실리콘막 에칭시의 실리콘산화막의 에칭속도를 억제하기 위하여, 적어도 금속막 에칭 조건과 다결정 실리콘막 에칭 조건을 나누어 처리한다.

Description

에칭방법{ETCHING METHOD}
본 발명은 반도체소자 등의 시료의 표면가공방법에 관한 것으로서, 특히 플라즈마를 사용하여 에칭을 행하는 시료의 표면가공방법에 관한 것이다.
반도체소자의 에칭에는, 플라즈마를 이용한 장치가 널리 사용되고 있다. 본 발명은, 이와 같은 플라즈마를 이용한 장치에 적용한다. 종래, 텅스텐막을 에칭하는 플라즈마로서는, 다루이 야스오 종합감수 : 반도체프로세스 핸드북 : (p92-93) : (주)프레스저널에 기재되어 있는 바와 같이 플루오르계 가스, 염소계 가스, 브롬계 가스 또는 그들의 혼합가스가 이용되고 있었다.
반도체소자의 고속화와 저소비전력화에 따라, 전극이나 배선부분 등의 도체부분은 저저항화가 필요하게 되고 있다. 이 때문에, 종래 다결정 실리콘막이 사용되고 있던 MOS(Metal Oxide Semiconductor)소자의 게이트전극을 형성하기 위하여, 실리콘산화막상에 다결정 실리콘막을 형성하고 그 위에 텅스텐막을 형성하는 구조가 있다. 또한, 다결정 실리콘막과 텅스텐막 사이에는 상호의 확산을 억제하기 위하여, 예를 들어 질화텅스텐막 등의 배리어막이 필요하게 된다.
이상과 같은 다층구조의 막을 에칭하면, 다결정실리콘과 텅스텐의 에칭반응의 차이에 따라 종래에는 없던 문제점이 발생한다. 예를 들어, 에칭가스로서 플루오르계 가스를 적용한 경우에는, 다결정실리콘의 에칭속도가 빠르기 때문에, 텅스텐막을 에칭한 후에 있어서의 다결정 실리콘막의 에칭속도의 억제가 어려워 실리콘산화막이 플루오르계 가스 플라즈마에 노출되어, 실리콘산화막이 에칭된다. 또는 에칭가스로서 염소계 가스를 적용한 경우에는, 텅스텐의 에칭속도가 느리기 때문에, 텅스텐막 또는 배리어막이 다결정실리콘상에 부분적으로 남아 에칭표면에 요철이 생기는 등의 문제점이 생긴다. 이 염소계 가스 플라즈마에 의한 텅스텐막의 에칭속도를 빠르게 하는 수단으로서는, 시료온도를 고온으로 함으로써 개선할 수 있음은 알려져 있으나, 텅스텐막의 에칭후의 다결정 실리콘막 에칭시에 시료온도가 높기 때문에 등방성(等方性)으로 에칭이 진행하여 사이드 에칭이 생기는 등의 문제점이 있다.
본 발명의 목적은, 이들 과제를 해결하여, 반도체기판상에 퇴적된 적어도 금속막과 반도체막을 포함하는 다층막을 갖는 시료의 가공에 알맞은 시료의 표면가공방법을 제공하는 것이다.
상기 과제를 해결하기 위하여, 본 발명의 특징은, 진공용기와 그 속에 플라즈마를 발생시키는 수단 및 상기 플라즈마에 의하여 표면가공되는 시료를 설치하는 시료대와 상기 시료대의 온도를 제어하는 온도조정기구 및 상기 시료대에 고주파전압을 인가하기 위한 전원으로 이루어지는 표면가공장치를 사용하여, 반도체기판상에 퇴적된 적어도 금속막과 반도체막을 포함하는 다층막을 가지는 시료의 가공에 있어서, 상기 금속막 가공시에 시료온도를 100℃ 이상 200℃ 이하로 유지하는 데에 있다.
본 발명에서는, 금속막 에칭시에 시료온도를 100℃ 이상 200℃ 이하로 유지하여 처리함으로써, 금속막의 에칭속도를 빠르게 한다.
또한 본 발명의 다른 특징에 의하면, 상기 다결정 실리콘막의 에칭속도의 억제나 사이드 에칭을 방지하기 위하여, 할로겐원소를 함유하는 가스에 산소가스를 첨가한다.
또, 본 발명의 다른 특징에 의하면, 상기한 다층막 가공의 과정을 시료온도가 다른 복수의 스텝으로 나눈다. 즉, 다결정 실리콘막 에칭시의 실리콘산화막의 에칭속도를 억제하기 위하여, 적어도 금속막 에칭 조건과 다결정 실리콘막 에칭 조건을 나누어 처리한다.
(실시예 1)
이하, 실시예를 도면에 의하여 설명한다. 도 1a는 본 발명을 적용하는 플라즈마에칭장치의 에칭처리실 구성도이고, 도 1b는 도 1a의 시료대 부분의 상세구조를 나타낸 도면이다. 마이크로파전원(101)으로부터 도파관(102)과 석영판(103)을 거쳐 진공용기(110) 내에 마이크로파가 도입된다. 진공용기(110) 주위에는, 전자석(104)이 설치되어 있고, 자장과 마이크로파에 의하여 전자사이클로트론공명을 이용하여 플라즈마(105)를 발생시키는 구조로 되어 있다. 시료(106)는 유전막(109)을 거쳐 시료대(108) 위에 설치되어 있다. 또, 시료대(108)에는 고주파전원(112)과 직류전원(113) 및 시료대 온도조정을 위한 냉매온도컨트롤러(111)가 접속되어 있다. 냉매온도컨트롤러(111)는, 시료대에 설치된 공극부로 순환하는 냉매의 유량을 조정하여 시료대의 온도를 제어한다. 직류전원(113)에 의하여 인가된 직류전압에 의하여 유전막(109)과 시료(106) 사이에 쿨롱의 힘을 발생시켜 시료(106)를 시료대(108)에 흡착시키고, 시료(106)의 온도를 제어한다. 또한, 시료대(108)에는 온도센서(107)가 설치되어 있어, 시료(106)의 온도를 모니터할 수 있다.
도 1b에 나타낸 바와 같이, 시료대는, 시료배치면쪽을 유전막(109)으로, 이면쪽을 절연판(118)으로 피복하고 있고, 중간전극부재(121)와 하부전극부재(122) 사이의 공극부(123)에, 냉매도입노즐(117), 배관(120)을 거쳐 가열 또는 냉각된 냉매가 순환된다. 냉매온도컨트롤러(111)로 냉매의 온도나 순환량을 제어함으로써, 중간전극부재(121), 나아가서는 상부전극부재(125)의 온도를 제어한다. 고주파전원(112)과 직류전원(113)은, 절연막(116)에 피복된 축(115)을 거쳐 하부전극에 인가된다. 또한, 유전막(109)을 설치한 상부전극부재(125)에는, 공극(124)이 있어, 이 공극(124)에 밸브(114)를 갖는 도관(導管)을 거쳐 헬륨가스 등의 불활성 가스가 도입된다. 이 불활성가스는, 상부전극부재(125)로부터 그 위에 올려놓여진 시료(106)로의 열전도를 용이하게 하고 있다.
또, 온도센서(107)의 온도모니터에 의하여, 시료(106)가 소망하는 온도에 도달한 후 에칭을 개시하거나, 에칭처리중의 시료온도의 이상을 검출하는 것이 가능하게 된다.
도 2는 시료의 단면도이고, 초기 상태는 (a)에 나타낸 바와 같이 실리콘기판 (206) 위에 산화막(205), 다결정 실리콘막(204), 질화텅스텐막(203), 텅스텐막 (202)의 다층막으로 최상층에 소망하는 패턴으로 가공된 마스크(201)가 형성되어 있다.
다음으로 구체적인 처리순서를 설명한다. 시료대온도조정기구인 냉매온도컨트롤러(111)에 의하여 150℃로 가열된 시료대(108) 위에 시료(106)를 설치하고, 직류전원(113)에 의하여 인가된 직류전압에 의하여 시료(106)를 시료대(108)에 흡착시킴과 동시에 아르곤 또는 헬륨의 불활성가스로 플라즈마(105)를 발생하여 시료(106)의 온도를 상승시켜, 시료온도가 소망하는 온도임을 온도센서(107)로 확인후에 플라즈마(105)를 오프한다. 그 후 가스를 에칭가스로 변경하고, 플라즈마(105) 발생과 동시에 고주파전원(112)을 인가하여 시료(106)에 입사하는 이온을 가속하여 텅스텐막(202), 질화텅스텐막(203) 및 다결정 실리콘막(204)의 상층부를 에칭하고, 도 2(b)의 상태까지 처리한다. 그 때의 에칭가스는, 염소 40ml/분과 산소 10ml/분, 압력 0.2Pa에서, 마이크로파의 전력 500w, 시료온도 150℃, 고주파전력 100w이다.
도 5a는, 염소와 산소를 에칭가스로 하고, 텅스텐막, 다결정 실리콘막 및 산화막의 에칭속도의 시료온도 의존성을 조사한 예이다. 이와 같이, 고온에서 염소와 산소의 플라즈마로 에칭함으로써, 다결정 실리콘막의 에칭속도를 증가시키는 일 없이 텅스텐막의 에칭속도는 증가시킬 수 있다. 그 때문에, 텅스텐막이나 질화텅스텐의 부분적인 에칭잔여물 없이 다결정 실리콘막을 남길 수 있다.
다음으로, 에칭가스로서 브롬화 수소 100ml/분과 산소 5ml/분이고 압력 1Pa에서, 마이크로파전력 500w, 시료온도 150℃, 고주파전력 30w의 조건으로 도 2(c)의 상태까지 처리한다. 본 실시예와 같이, 텅스텐막을 100℃ 이상의 고온에칭함으로써, 텅스텐막이나 배리어막의 에칭잔여물 없이 다결정 실리콘막을 남길 수 있다. 그 때문에, 다결정 실리콘막을 산화막에 대하여 고선택으로 에칭할 수 있는 조건으로 전환하여, 고정밀도의 가공이 가능하다.
(실시예 2)
상기한 실시예 1과 마찬가지로, 도 1에 나타낸 플라즈마에칭장치를 사용하여 상기 다층막을 가공한 예를 설명한다. 냉매온도컨트롤러(111)에 의하여 20℃로 냉각된 냉매를 시료대(108)에 순환시킨다. 그리고, 시료(106)를 시료대(108) 위에 정전흡착하지 않고 올려놓는다. 이 상태에서는, 시료(106)와 시료대(108)의 접촉은 근소한 상태이므로, 시료(106)로부터 시료대(108)로 또는 시료대(108)로부터 시료(106)로의 열 전달이 억제된다. 그리고, 아르곤가스 100ml/min, 압력 1Pa, 마이크로파전력 500w의 방전조건으로 플라즈마를 발생시켜, 시료(106)를 150℃까지 가열한다. 도 3에 이 때의 시료(106)의 온도변화를 나타낸다.
그 후, 상기한 실시예 1에 기재된 염소와 산소를 에칭가스로 하고 시료를 가열한 조건으로, 도 2(b)의 상태까지 처리한다. 그 후, 직류전원(113)에 의하여 직류전압을 인가하여 시료(106)를 시료대(108)에 정전흡착시킨다. 이 상태에서는, 시료(106)와 시료대(108)의 접촉이 강고해져서 열 전달이 양호하게 된다. 그리고, 시료(106)를 20℃까지 냉각하고, 상기한 실시예 1에 기재된 브롬화 수소와 산소를 에칭가스로 한 조건으로, 도 2(c)의 상태까지 처리한다.
도 6은 다결정 실리콘막을 브롬화 수소와 산소를 에칭가스로 한 경우의 가공형상의 시료온도 의존성을 조사한 예이다. 또, 도 5b는 다결정 실리콘막의 사이드 에칭량과 시료온도의 관계의 일례를 나타낸 도면이다. 도 5b와 같이, 시료온도가 약 30℃를 넘으면, 시료온도의 상승에 따라 사이드에칭량이 증가하는 경향이 있다. 따라서, 다결정 실리콘막의 에칭에 있어서 사이드 에칭을 피하기 위해서는, 시료온도를 낮게 하는 것이 바람직하다.
도 6a는 본 발명의 실시예로서 시료온도를 20℃로 하여 다결정 실리콘막을 에칭한 경우를 나타내고 있다. 도 6b, 도 6c는 비교예로서 시료온도가 80℃ 및 150℃인 경우이다.
본 실시예와 같이, 텅스텐막을 고온, 예를 들어 100℃ 내지 200℃의 고온으로 가공하고, 다결정 실리콘막을 저온, 예를 들어 0℃ 내지 80℃의 온도영역에서 가공함으로써, 도 6a와 같이 텅스텐막 또는 질화텅스텐막의 부분적인 에칭잔여물 없이, 또한 다결정 실리콘막에 사이드 에칭이 없는 뛰어난 가공정밀도가 얻어진다.
(실시예 3)
도 4는 본 발명을 적용하는 복수의 플라즈마처리실로 구성된 장치이다. 본 장치는, 시료반입실(301), 진공배기되어 있는 버퍼실(305), 시료를 각 처리실로 반송하기 위한 반송로봇(302) 및 플라즈마로 시료의 표면가공을 행하는 도 1과 동일한 구성의 A처리실(303)과 B처리실(304)로 이루어진다. 피가공시료는, 반입실(301)을 거쳐 반송로봇(302)에 의하여 A처리실(303)로 반입되고, 150℃로 가열된 시료대(108) 위에 배치하여 정전흡착함으로써 신속하게 시료온도를 150℃까지 승온하고, 상기한 실시예 1에 기재된 염소와 산소를 에칭가스로 한 조건으로 도 2(b)의 상태까지 처리한다. 그 후, 피가공시료는 반송로봇(302)에 의하여 B처리실(304)로 반입되고, 10℃로 냉각된 시료대(108) 위에 배치하여 정전흡착함으로써 신속하게 시료온도를 20℃까지 냉각하고, 상기한 실시예 1에 기재된 브롬화 수소와 산소를 에칭가스로 한 조건으로 도 2(c)의 상태까지 처리한다.
본 실시예와 같이, 텅스텐막과 다결정 실리콘막을 각각 다른 온도로 제어된 시료대를 가지는 처리실에서 연속처리함으로써 텅스텐막 또는 질화텅스텐막의 부분적인 에칭잔여물 없이, 또한 다결정 실리콘막에 사이드 에칭이 없는 뛰어난 가공을 효율적으로 할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 금속막과 다결정 실리콘막을 포함하는 다층막의 에칭에 있어서, 금속막을 에칭시에 시료온도를 100℃ 이상 200℃ 이하의 고온으로 처리함으로써, 금속막의 에칭속도가 빨라지기 때문에 금속막이나 배리어막의 부분적인 에칭잔여물 없이 배리어막의 에칭이 종료한 시점에서 다결정 실리콘막을 산화막에 대하여 고선택으로 에칭할 수 있는 조건으로 전환하여, 고정밀도의 가공이 가능하다.
도 1a는 본 발명의 일 실시예의 플라즈마에칭처리실 구성을 나타낸 도,
도 1b는 도 1의 시료대 부분의 상세구조를 나타낸 도,
도 2는 시료의 단면도로서 에칭상태의 변화를 나타낸 도,
도 3은 플라즈마를 이용하여 시료온도를 승온시킨 경우의 시료온도의 시간적 변화를 나타낸 도,
도 4는 본 발명을 적용하는 복수의 플라즈마처리실로 이루어지는 장치의 전체 구성도,
도 5a는 염소와 산소를 에칭가스로 하고, 텅스텐막, 다결정 실리콘막 및 산화막의 에칭속도의 시료온도 의존성을 조사한 예를 나타낸 도,
도 5b는 다결정 실리콘막의 사이드에칭량과 시료온도의 관계의 일례를 나타낸 도,
도 6은 다결정 실리콘막을 브롬화 수소와 산소를 에칭가스로 한 경우의 가공형상의 시료온도 의존성을 조사한 예를 나타낸 도.

Claims (11)

  1. 진공용기와 그 속에 플라즈마를 발생시키는 수단 및 상기 플라즈마에 의하여 표면가공되는 시료를 설치하는 시료대와 상기 시료대의 온도를 제어하는 온도조정기구 및 상기 시료대에 고주파전압을 인가하기 위한 전원으로 이루어지는 플라즈마 처리장치를 사용하여, 반도체 기판상에 퇴적된 적어도 금속막, 배리어막 및 반도체막으로 이루어지는 다층막을 가지는 시료를 에칭하는 에칭방법에 있어서,
    상기 반도체막, 배리어막 및 금속막을 적층하여 이루어지는 다층막을 할로겐계 가스의 플라즈마를 이용하여 에칭하는 경우에, 상기 금속막 부분의 에칭시에 상기 다층막이 형성된 시료를 100℃이상의 온도로 유지하여 에칭하고, 상기 반도체막의 에칭시에 상기 시료를 80℃이하의 온도로 유지하여 에칭하는 것을 특징으로 하는 에칭방법.
  2. 진공용기와 그 속에 플라즈마를 발생시키는 수단 및 상기 플라즈마에 의하여 표면가공되는 시료를 설치하는 시료대와 상기 시료대의 온도를 제어하는 온도조정기구 및 상기 시료대에 고주파전압을 인가하기 위한 전원으로 이루어지는 플라즈마 처리장치를 사용하여, 반도체 기판상에 퇴적된 적어도 금속막, 배리어막 및 반도체막으로 이루어지는 다층막을 가지는 시료를 에칭하는 에칭방법에 있어서,
    상기 반도체막, 배리어막 및 금속막을 적층하여 이루어지는 다층막을 할로겐계 가스의 플라즈마를 이용하여 에칭하는 경우에, 상기 금속막 부분과 배리어막의 에칭시에 상기 다층막이 형성된 시료를 100℃이상 200℃이하의 온도로 유지하여 에칭하고, 상기 반도체막의 에칭시에 상기 시료를 0℃이상 80℃이하의 온도로 유지하여 에칭하는 것을 특징으로 하는 에칭방법.
  3. 진공용기와 그 속에 플라즈마를 발생시키는 수단 및 상기 플라즈마에 의하여 표면가공되는 시료를 설치하는 시료대와 상기 시료대의 온도를 제어하는 온도조정기구 및 상기 시료대에 고주파전압을 인가하기 위한 전원으로 이루어지는 플라즈마 처리장치를 사용하여, 반도체 기판상에 퇴적된 적어도 금속막, 배리어막 및 반도체막으로 이루어지는 다층막을 가지는 시료를 에칭하는 에칭방법에 있어서,
    상기 반도체막, 배리어막 및 금속막을 적층하여 이루어지는 다층막을 할로겐계 가스의 플라즈마를 이용하여 에칭하는 경우에, 상기 금속막 부분과 배리어막의 에칭시에 상기 다층막이 형성된 시료를 제1처리실에서 100℃ 이상으로 유지된 제1시료대에 배치하여 에칭하고, 상기 에칭된 시료를 진공배기된 버퍼실에 넣어서 제2처리실로 반송하고, 상기 반도체막의 에칭시에 상기 시료를 제2처리실에서 온도 80℃ 이하로 유지된 제2시료대에 배치하여 에칭하는 것을 특징으로 하는 에칭방법.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 에칭되는 다층막은 적어도 텅스텐막과, 질화텅스텐막 또는 질화티탄막과 다결정실리콘막을 포함하는 것을 특징으로 하는 에칭방법.
  5. 제 1항 내지 제3항 중 어느 한 항에 있어서,
    시료는 상기 시료대에 정전흡착에 의해 유지할 수 있는 것을 특징으로 하는 에칭방법.
  6. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 플라즈마를 발생시키는 가스는, 적어도 할로겐 원자를 포함하는 가스와 산소 원자를 포함하는 가스의 혼합 가스인 것을 특징으로 하는 에칭방법.
  7. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 플라즈마를 발생시키는 가스는, 적어도 할로겐 원자를 포함하는 가스와 산소 원자를 포함하는 가스의 혼합 가스로 하고, 상기 할로겐 원자를 포함하는 가스와 산소 원자를 포함하는 가스로 에칭하기 전에, 적어도 아르곤 가스 또는 헬륨 가스를 포함하는 가스로 플라즈마를 발생시켜 상기 시료온도를 승온시키는 것을 특징으로 하는 에칭방법.
  8. 제 6항에 있어서,
    상기 혼합 가스 압력은 1.0Pa(파스칼)이하인 것을 특징으로 하는 에칭방법.
  9. 삭제
  10. 삭제
  11. 삭제
KR10-1999-0016976A 1998-05-12 1999-05-12 에칭방법 KR100516855B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP12844598A JP3524763B2 (ja) 1998-05-12 1998-05-12 エッチング方法
JP10-128445 1998-05-12

Publications (2)

Publication Number Publication Date
KR19990088228A KR19990088228A (ko) 1999-12-27
KR100516855B1 true KR100516855B1 (ko) 2005-09-23

Family

ID=14984905

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1999-0016976A KR100516855B1 (ko) 1998-05-12 1999-05-12 에칭방법

Country Status (4)

Country Link
US (1) US6191045B1 (ko)
JP (1) JP3524763B2 (ko)
KR (1) KR100516855B1 (ko)
TW (1) TW403953B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1171907A1 (en) * 2000-01-13 2002-01-16 Philips Semiconductors Inc. Method of performing plasma warm-up on semiconductor wafers
US7217652B1 (en) * 2000-09-21 2007-05-15 Spansion Llc Method of forming highly conductive semiconductor structures via plasma etch
US6461974B1 (en) * 2000-10-06 2002-10-08 Lam Research Corporation High temperature tungsten etching process
US20030235995A1 (en) * 2002-06-21 2003-12-25 Oluseyi Hakeem M. Method of increasing selectivity to mask when etching tungsten or tungsten nitride
US20040209468A1 (en) * 2003-04-17 2004-10-21 Applied Materials Inc. Method for fabricating a gate structure of a field effect transistor
US20060102197A1 (en) * 2004-11-16 2006-05-18 Kang-Lie Chiang Post-etch treatment to remove residues
JP6255187B2 (ja) * 2013-08-20 2017-12-27 東京エレクトロン株式会社 シリコン酸化膜をエッチングする方法
JP6498022B2 (ja) * 2015-04-22 2019-04-10 東京エレクトロン株式会社 エッチング処理方法
US11062897B2 (en) * 2017-06-09 2021-07-13 Lam Research Corporation Metal doped carbon based hard mask removal in semiconductor fabrication
JP2021052032A (ja) * 2019-09-20 2021-04-01 東京エレクトロン株式会社 誘電体部品、構造体及び基板処理装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05343402A (ja) * 1992-06-09 1993-12-24 Sony Corp シリサイドの成膜方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01215023A (ja) * 1988-02-24 1989-08-29 Hitachi Ltd 表面処理方法およびその装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05343402A (ja) * 1992-06-09 1993-12-24 Sony Corp シリサイドの成膜方法

Also Published As

Publication number Publication date
US6191045B1 (en) 2001-02-20
JP3524763B2 (ja) 2004-05-10
JPH11330048A (ja) 1999-11-30
KR19990088228A (ko) 1999-12-27
TW403953B (en) 2000-09-01

Similar Documents

Publication Publication Date Title
EP0776032B1 (en) Plasma etching method
JP5014985B2 (ja) 基材を処理するためのプロセス加工システムおよび方法
JP4578651B2 (ja) プラズマ処理方法およびプラズマ処理装置、プラズマエッチング方法
EP0488393B1 (en) Method for treating substrates
US7815740B2 (en) Substrate mounting table, substrate processing apparatus and substrate processing method
TWI469238B (zh) 電漿蝕刻處理裝置及電漿蝕刻處理方法
JP5124295B2 (ja) プラズマ処理装置及びプラズマ処理方法
US6022418A (en) Vacuum processing method
KR100516855B1 (ko) 에칭방법
KR20100009625A (ko) 규소 화합물 형성 방법 및 이의 시스템
TW202324585A (zh) 電漿處理裝置及被處理體之搬運方法
JP3258885B2 (ja) 成膜処理装置
CN100414672C (zh) 等离子体处理方法及等离子体处理装置
JP3204836B2 (ja) プラズマ処理方法およびプラズマ処理装置
TW202135161A (zh) 膜之蝕刻方法及電漿處理裝置
JP3166745B2 (ja) プラズマ処理装置ならびにプラズマ処理方法
JP4216922B2 (ja) 酸化膜のエッチング方法
TW202230511A (zh) 基板處理方法及基板處理裝置
JP2023554113A (ja) 基板処理方法及び基板処理装置
US11393696B2 (en) Method of controlling substrate treatment apparatus, substrate treatment apparatus, and cluster system
JP2001085393A (ja) 表面加工方法
TW201903966A (zh) 自對準通孔處理流程
EP3748668B1 (en) Reactive ion etching device
JPH08162444A (ja) プラズマ処理装置及びその制御方法
CN110323119B (zh) 等离子体处理装置和被处理体的输送方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110811

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20120821

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee