KR100505832B1 - 셀 누설 모니터링에 기초한 동적 ｄｒａｍ 리프레시율조정 - Google Patents

셀 누설 모니터링에 기초한 동적 ｄｒａｍ 리프레시율조정 Download PDF

Info

Publication number
KR100505832B1
KR100505832B1 KR10-2002-0000655A KR20020000655A KR100505832B1 KR 100505832 B1 KR100505832 B1 KR 100505832B1 KR 20020000655 A KR20020000655 A KR 20020000655A KR 100505832 B1 KR100505832 B1 KR 100505832B1
Authority
KR
South Korea
Prior art keywords
cell
refresh
dram
leakage
monitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR10-2002-0000655A
Other languages
English (en)
Other versions
KR20030009052A (ko
Inventor
루이스루-첸 휴
제드 프랭코스키
올리버 웨인퍼트너
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
인피니언 테크놀로지스 노쓰 아메리카 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코포레이션, 인피니언 테크놀로지스 노쓰 아메리카 코포레이션 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR20030009052A publication Critical patent/KR20030009052A/ko
Application granted granted Critical
Publication of KR100505832B1 publication Critical patent/KR100505832B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/104—Embedded memory devices, e.g. memories with a processing device on the same die or ASIC memory designs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Microcomputers (AREA)

Abstract

새로운 DRAM 리프레시 방법과 시스템 및 저전력 누설 모니터링 디바이스를 설계하는 새로운 방법에 관한 것이다. DRAM 리프레시 방법에서 리프레시 사이클 시간은 셀의 누설 조건에 따라 직접 조정된다. 저전력 누설 모니터링 디바이스를 설계하는 방법은 실제 어레이에서의 셀들과 동일한 메모리 셀을 사용한다. 이러한 모니터 셀은 평균셀 또는 최악의 셀누설상태를 나타내도록 설계된다. 누설이 심하면, 리프레시 사이클 시간은 현저하게 감소되거나 반으로 준다. 누설이 매우 작거나 검출할 수 없으면, 리프레시 사이클 시간은 현저하게 증가되거나 두배가 된다. 누설이 적당하거나 평균 범위이면, 리프레시 사이클 타임이 최적화되므로써, DRAM 리프레시를 최소화하는데 전력 소비가 사용된다. 종래 방법에 대한 이 방법의 이점 즉, 칩온도에 기초하는 리프레시 사이클 시간을 조정하는 방법의 이점은 (1) 비온도 (non-temperature) 종속 누설 인자로부터의 기여도가 고려되고, (2) 본 발명은 이러한 디바이스를 칩내에 포함시키기 위한 다른 프로세서 단계 또는 추가 프로세서 비용을 요구하지 않으며, (3) 본 발명은 간단한 방법이고, 모니터 셀은 어떠한 조정을 필요로 하지 않는다. 더욱이, 그것의 누설 메커니즘 및 신뢰성 고려는 실제 어레이 내에서의 셀과 모두 동일하다.

Description

셀 누설 모니터링에 기초한 동적 ＤＲＡＭ 리프레시율 조정{Dynamic DRAM Refresh Rate Adjustment Based On Cell Leakage Monitoring}
본 발명은 일반적으로 DRAM용 리프레시율을 조정하기 위한 방법 및 시스템에 관한 것이다. 특히, 본 발명은 DRAM의 셀 누설 비율(cell leakage rate)의 직접 측정에 근거한 방법 및 시스템에 관한 것이다.
동적 랜덤 억세스 메모리(dynamic random access memory)의 주요한 단점은 셀이 특정 주기마다 리프레시 되어만 한다는 것과, 그렇지 않으면 셀에 저장된 데이터가 무효화 될 것이라는 것이다. 이는 셀에 저장된 전하가 끊임없이 누설되기 때문이다. 저장캐패시터에는 많은 누출경로가 있다. 예컨대, 이들 캐패시터들은 디바이스의 확산접합영역(diffusion junction area), 전송게이트의 채널을 통해서 누설할 수 있으며, 터널링 메커니즘(tunneling mechanism)에 의한 게이트 자신을 통해서도 누설할 수 있다. 누설은 칩온도, 프로세서 변화 및 전압 변동을 포함하는 다수 요인에 관련되어 있다.
디바이스 크기(dimension)가 줄어듦에 따라, 누설량 또한 감소된 접합영역으로 인해 비례적으로 감소될 수 있다. 예컨대, 만약 16M DRAM에 대한 리프레시 시간이 대략 32ms이면, 동일한 기술로 64M DRAM을 제조하는 데 사용될 때 리프레시율은 반으로 감소할 수 있다. 그러나, 프로세스 변화는, 예를 들면, 채널길이, 임계전압, 접합 인플란트, 등등, 웨이퍼마다 약간 상이할 수 있으며, 한 웨이퍼에 걸쳐서도 상이할 수 있다. 오늘날의 1Gb 또는 4Gb DRAM들과 같은 대형 칩의 경우에도, 이러한 변화들이 칩내에 발생할 수 있다.
더욱이, DRAM이 프로세서 칩에 내장될 때, 예컨대, 저전압동작이 중요해진다. 활성모드동안, 프로세서가 완전히 활성화될 때, 칩온도는 독립 DRAM칩 보다 더 높은 온도로 상승할 수 있다. 그 때, 데이터 무결성을 보존하도록, 높은 리프레시율이 구현되어야만 한다. 그러나, 칩이 대기 모드(stand-by mode) 또는 취침모드일때, 칩온도는 현저하게 냉각할 수 있다. 이때, 전하가 덜 누설되므로, 리프레시전압소비를 줄이기 위해 리프레시 사이클시간을 증가시키는 것이 바람직하다.
미국특허 제5,278,796호는 DRAM 어레이의 온도에 기초하여 리프레시율을 조절함으로써 DRAM전압을 절약하기 위해 이산온도감지디바이스(discrete temperature sensing device)를 사용하는 방법을 개시한다. 온도센서는 DRAM에 근접하게 배치되며, 그 출력전압은 DRAM온도에 비례한다. 매 140mV가 증가할 때마다(또는 14℃씩 칩온도가 증가할 때마다), 리프레시 사이클 시간이 반으로 되도록 하기 위해 전압분배기(voltage divider)가 이용된다.
미국특허 제5,446,696호는 또한 DRAM 리프레시 시간을 최적화하도록 주위 온도를 측정하기 위해 프로세스내에 또는 메모리제어기내에 온도센서를 설치하는 것을 언급한다.
미국 특허 제5,748,328호 또한 칩온도를 가리키는 신호를 발생하는 온도센서를 구비한 DRAM어레이를 나타낸다. 제어회로는 온도센서로부터 신호를 수신하고, 그에 반응하여, 소정의 ROM 참조 테이블(look-up table)에 따라 리프레시회로에 리프레시신호를 발생시킨다. 상기 테이블은 특정 온도에 대해 바람직한 리프레시율을 나타내는 다중 엔트리(entry)를 제공한다.
그러므로, 칩온도에 따라 DRAM 리프레시 사이클 시간을 조절하는 개념을 언급한 종래 기술들은 존재한다. 이들 종래 기술 중에서, 개별온도센서 또는 통합온도센서 중 하나가 주변온도, 프로세서 또는 DRAM온도를 측정하는데 사용된다. 그러한 온도 정보가 리프레시 사이클 시간을 결정하기 위해 리프레시회로에 제공되므로써, 리프레시전압은 감소된다.
그러나, 이 연구에는 몇몇 중요한 단점들이 있다. 예를 들면, 온도가 DRAM셀내에서 전하가 누설되는 것을 일으키는 유일한 요인은 아니라는 것이다. 프로세서의 변화, 밀도 결함, 전압 변동, 노이즈 커플링(noise coupling) 등과 같은 다른 원인들이, 모두 셀 누설 메커니즘(cell leakage mechanism)에 관여할 것이다. 더욱이, 리프레시율을 조정하기 위한 모니터링 온도는 정확하고 신뢰할 수 있는 온도센서를 요구한다. 일단 제조된 후에, 센서는, 특히 통합된 센서는 조정되어야만 한다. 만약 그 센서가 정확하지 않으면, 리프레시율은 조절범위를 벗어날 것이다. 더욱이, 칩수명동안 센서의 질 저하 또한 알려지지 않은 요인이다. 연구될 필요가 있는 중요한 문제는, 센서가 통전테스트(burn-in test)를 견디는지 못 견디는지, 그리고 어떠한 센서물질이 실리콘 기판이 적합한지와 같은 것이다.
전술한 종래기술 연구의 다른 중요한 단점은 칩에 온도센서를 통합할 때 추가의 비용이 포함된다. 일반적으로, 다른 물질을 가지는 추가 프로세스 단계가 요구된다. 예를 들면, 미국 특허 제5,154,514호는 광-밴드갭(예, 3.0V) 금속산화물반도체로 만들어진 쇼트키 장벽 다이오드(schottky barrier diode)를 사용하는 온-칩 온도센서(on-chip temperature sensor)를 개시한다.
본 발명의 목적은 개선된 DRAM용 누설모니터 디바이스 및 방법을 제공하는 것이다.
본 발명의 다른 목적은 칩이 자체-리프레시 사이클로 돌입될 때 미리 충전되도록(precharged) DRAM 누설모니터를 설계하는 것이다.
본 발명의 또 다른 목적은 누설모니터셀을 측정하고, 셀에 남아있는 전하레벨정보를 다음 리프레시 사이클에 대한 리프레시율을 결정할 수 있는 디지털 출력 신호로 변환하는 것이다.
본 발명의 다른 목적은 DRAM칩의 각 뱅크에 대한 단독 모니터 셀 및 리프레시회로세트를 제공하기 위한 것이다. 본 발명의 다른 목적은 저전압 누설 모니터링 회로를 제공하는 것이다.
이들 및 다른 목적들은 새로운 DRAM 리프레시 방법과 시스템 및 저전력 누설 모니터링 디바이스를 설계하는 새로운 방법으로 달성된다. 이러한 DRAM 리프레시방법에서, 리프레시 사이클시간은 셀 누설 조건에 따라 직접 조정된다. 저전력 누설 모니터링 디바이스를 설계하는 방법은 실제 어레이내에서의 셀과 동일한 메모리셀을 사용한다. 이러한 모니터셀은 평균 셀 누설상태 또는 최악의 셀 누설상태를 나타내도록 설계된다. 누설이 심하면, 리프레시 사이클 시간은 현저하게 감소되거나 반으로 된다. 누설이 매우 작거나 검출되지 않으면, 리프레시 사이클 시간은 눈에 띄게 증가하거나 두배로 된다. 만약 누설이 적당하거나 평균 범위이면, 리프레시 시간이 최적화되므로, DRAM리프레시에 사용되는 전력 소비가 최소화된다.
종래 방법에 대한 이 방법의 이점 즉, 칩온도에 근거하여 리프레시 사이클 시간을 조정하는 방법은 (1)온도에 무관한 (non-temperature dependent) 누설 요소들의 기여도가 고려되고, (2)본 발명은 이러한 디바이스를 칩내에 포함시키기 위한 다른 프로세스 단계 또는 추가 프로세스 비용을 요구하지 않으며, (3)본 발명은 간단한 방법이고, 모니터 셀은 조정을 필요로 하지 않는다는 이점을 포함한다. 더욱이, 그것의 누설 메커니즘 및 신뢰성의 문제는 실제 어레이내에서의 셀과 모두 동일하다.
바람직한 실시예에서, 누설모니터 디바이스는 동일한 프로세스 단계, 물질 및 유사한 디바이스 구조를 사용하여 DRAM 어레이에 물리적으로 근접하게 구축된다. 그러므로, 이 모니터 셀은 어레이내에서 어떤 실제 셀과 비교하여 동일하거나 더 나쁜 누설 특성을 가짐에 틀림없다. 또한, 이 모니터 셀이 실제 셀보다 더 누설되는 상태를 가지도록 설계되어질 수 있는 이유는 어레이내에서 최악의 셀을 나타내기 때문이다. 그것은 또한 누설 레벨이 평균화되도록 적절한 비트-라인 로딩(bit-line loading)으로 다중 셀로 구축될 수 있다.
본 발명의 하나의 측면에 따르면, 모니터 셀은 칩이 자체-리프레시(self-refresh)에 진입할때 프리차지되도록 설계된다. 그 후에, 모니터셀은 주기적으로, 예컨대, 리프레시 사이클마다 평가될 것이다. 여기서, 매 사이클(every cycle)이라 함은 어레이내에서의 모든 워드라인이 한번 리프레시 됨을 의미한다. 누설조건이 상당히 격렬하게 변화될 수 있으므로, 적절하고 보전적인 평가 주기가 요구된다. 평가 후에, 모니터 셀은 자동적으로 다시 재충전되며, 다음 사이클 평가를 위해 유지된다.
본 발명의 다른 측면은 셀내에 남아있는 전하레벨에 대한 정보를 다음 리프레시 사이클에 대한 리프레시율을 결정할 디지털 출력신호로 변환하는 것이다. 누설 레벨이 매우 높으면, 리프레시율을 향상시키기 위해 큰 조정이 발생한다. 반대로, 누설량이 지극히 작으면, 리프레시율을 감소시키기 위해 큰 조정이 발생한다. 누설량이 정당하고 합리적인 범위내이면, 리프레시율의 세밀한 조정의 다중 단계가 발생한다.
본 발명의 다른 측면에 따르면, 단독 모니터셀 및 리프레시회로세트는 DRAM칩의 각 뱅크에 대해 제공된다. 결과적으로, 각 뱅크는 그것의 지역적 누설 정보에 근거를 두고 그 리프레시율을 독립적으로 조정할 수 있다. 더욱이, 모니터 셀 및 리프레시회로세트들은 내장형 메모리칩의 각각의 어레이에 제공될 수 있다. 또한, 이러한 모니터 셀은 칩의 누설센서로 동작하는 모듈상에 설치된 각 칩에 구축될 수 있다.
게다가, 바람직한 것으로, 여기 개시된 누설 모니터링 회로들은 저전압회로들이다. 이들 회로에 사용된 모든 전압은 10㎂보다 적으며, 이러한 특징을 이용함으로써 절약하는 전압은 ㎃범위내일 것이고, 또한, 응용예에 따라 달라진다.
본 발명의 또 다른 이익 및 장점은 부가된 도면을 참조하여 이하 상세하게 설명된 명세서에 의해 명백해지며, 본 발명의 바람직한 실시예에 설명되어 나타난다.
도 1은 DRAM 셀 누설 모니터링 시스템(100)의 제1실시예를 도시한다. 단일 모니터 셀(110)은 캐패시터(112)와 두 개의 전송게이트(114,116)를 구비한 하나의 DRAM셀을 포함한다. 제1 nMOS 게이트(114)는 더미 비트라인(dummy bitline: BL_dum)을 통해 셀캐패시터(cell capacitor:112)를 미리 충전하거나 재충전하기 위해 사용된다. 미리 충전한 후, 더미 비트라인은 비트라인 고레벨(또는 VBlh)로 유지된다. 제2전송 nMOS(116)는 캐패시터(112)에 저장된 전하를 측정하는데 사용된다. A/D컨버터(120)는 저항성 전압분배기를 포함하고, 이는 일렬로 연결된 다수의 저항요소 R1-R6과 다수의 차동증폭기(A1-A5)를 포함한다. 모니터디바이스(110)로부터 출력노드 BL_mon은, 모든 차동증폭기(A1-A5)의 제1레그(leg)에 연결된다. 저항 R1과 R2, R2와 R3, R3와 R4, R4와 R5, R5와 R6 사이의 중간 노드(intermediate node) P4-P0는 차동증폭기 A1-A5의 제2레그(leg)에 각각 연결된다. 차동증폭기의 출력핀은 comp4, comp3, comp2, comp1 및 comp0으로 참조된다. 본 기술분야의 당업자에 의해 이해되어질 수 있듯이, 다섯 스테이지 보다 다소 많거나 적은 레벨 비교(comparison)가 사용될 수 있다. 도 1에 도시된 실시예에서, 다섯 스테이지 비교 설계가 일예로 사용된다.
저항 체인(resistor chain)은 공급전압 vres(예를 들면, 거의 1.6V)에 연결된다. 각 저항요소의 크기는 셀누설이 적절하게 모니터될 수 있도록 신중하게 선택된다. 더욱 구체적으로, 셀에 저장된 "하이"신호의 전압레벨이 특정의 임계레벨보다 낮을 때, 셀신호는 무효로 된다. 예로서, 셀로부터 유효한 "하이"를 판독하기 위하여, 적어도 거의 100mV의 신호 한계가 두개의 상보형(complementary) 비트 라인 사이에서 요구된다. 이러한 요구는 감지증폭기가 신호를 정확하게 구별하고 증폭할 수 있기 위해 필요하다. 이러한 고려사항은 셀에서 가장 낮은 "하이"전압을 결정한다. 예를 들어, 비트라인 하이 레벨 Vblh=1.6V, 비트라인 평균 레벨 Vbleq=0.8V, 셀 캐패시턴스는 40fF이고, 비트라인 및 감지증폭기 와류(parasitic) 캐패시턴스는 150fF이다. 이러한 값들을 가지고, 상보형 비트 부품 사이에서 100mV의 신호 마진(signal margin)을 얻기 위하여, 셀은 측정내내 적어도 1.275V를 가져야만 한다. 이것은 저항 R6값을 결정한다.
하나의 리프레시 사이클 후에, 누설이 전혀 없었다면, 셀의 최대전압은 풀 전압 Vblk(또는 1.6V)일 것이다. 이것은 P4 전압, 또는 R2+R3+R4+R5+R6의 저항값의 합을 결정한다. 최대전압레벨 및 최소전압레벨 사이는 세개 또는 그 이상의 스테이지로 균일하게 나뉠 수 있으며, R2에서 R5의 저항 값을 결정한다. 측정된 리프레시율이 최악의 조건을 만족하도록, 모니터 셀이 어레이의 최악의 셀을 나타낸다는 것을 확실하게 하기 위해, 모니터셀은 의도적으로 이 두개의 전송게이트로 구축되어 셀이 두 디바이스의 기판에 대한 소스 접합뿐만 아니라 두 개의 전송 디바이스의 채널을 통해 더 높은 누설량을 가질 것이다.
도 2는 하나 이상의 셀 모니터 디바이스를 포함하고 평행하게 배열된 일군의 그룹셀 모니터 디바이스를 도시한 개략도이다. 이는 이상한 셀효과를 평균내기 위한 것이다. 여기서, BL_mon은 그에 따라 로드되어야 한다.
일단 셀 충전이 모니터되고 디지털화되면, comp0-comp4의 출력신호가 제어회로(300)로 공급된다. 이 제어회로의 개략적인 회로도는 도 4에 도시되고, 이하에 상세하게 설명된다.
도 3은 전형적인 차동증폭기의 개략도이다. 먼저 언급된 바와 같이, 모니터셀(110)로부터의 BL_mon은 하나의 레그로 제공되고, 반면에 Pi(I=0-4)노드는 다른 레그로 제공된다. 기준 전압 Vref은 차동증폭기의 전류원을 바이어스 하기 위해 사용된다. Pi노드에서의 전압이 BL_mon에 도달할 때, 차동증폭기의 출력인 compi는 하이(high)부터 로(low)까지 유동한다.
도 4는 다섯개의 입력 NOR게이트(310), 다섯개의 입력 AND게이트(330) 및 두개의 입력 NOR 게이트(320)를 포함하는 제어회로(300)의 예이다. 최악의 경우로서 고려된 케이스는 모든 출력신호들 comp0-comp4가 모두 "하이"일 때인 것으로 도 5에서 도면부호(410)로 도시되어 있다. 이 시점에서, 게이트(330)의 출력 또는 C는 "하이"일 것이고, 리프레시 사이클 시간은 예를 들어 8us로 설정될 것이다. 그러나, 도 5에서 도면부호(440)으로 도시된 것처럼, A/D컨버터로부터 모든 출력신호가 "로우"이면, 이것은 셀내에의 전하(또는 V노드 전압)가 많이 누설되지 않았음을 암시한다. 이러한 환경하에서, 게이트(310)의 출력 또는 A는, "하이"일 것이다. 이것은 32us로 리프레시 시간을 설정할 것이다. 만약 출력들 comp0-comp4가 "하이" 및 "로우"의 혼합이면, 그때 게이트(320)의 출력 B는, "하이"일 것이며, 12-24us사이 범위내에서 리프레시율을 선택한다. "하이"신호가 많을수록 리프레시시간은 8us에 더 가깝다. "하이"신호가 적을수록 리프레시시간은 32us에 더 가깝다. 디폴트 리프레시 사이클 시간은 DRAM의 현재기술의 경우에 대해 16us로 가정된다. 미세한 조정은 출력 X, Y, 및 Z의 설정을 통해 이루어진다. 결과적으로, 리프레시 전력이 절약될 수 있다.
이하 테이블은 리프레시 사이클 시간이 셀누설정도에 따라 제어회로로부터 출력신호에 의해 맞추어질 수 있다는 것을 나타낸다. 테이블에서 마이크로초로 주어진 리프레시 사이클 시간이 설명의 목적을 위해 이용된 상대적인 값이다.
셀누설조건 제어회로로부터의출력신호 리프레시 사이클 시간
케이스 1 : 모든 Comp신호가 "하이"이면, 셀 누설이 상당하다. C=1 8u
케이스 2 : 모든 Comp신호가 "하이"신호와 "로우"신호가 함께 있으면,셀누설이 보통이다. B=1
케이스 2A : Comp0은 "로우"이고,나머지는 "하이"이다. X=Y=Z=1 12u
케이스 2B : Comp0와 comp1은 "로우"이고, 나머지는 "하이"이다. X=Y=1, Z=0 16u
케이스 2C : Comp0,comp1,comp2 는 "로우"이고, 나머지는 "하이"이다. X=0, Y=Z=0 20u
케이스 2D:Comp0,comp1,comp2 ,comp3은 "로우"이고, comp4만 "하이"이다. X=Y=Z=0 24u
케이스 3:모든 comp신호는 "로우"이다. 셀 누설이 많지 않다. A=1 32u
도 6은 리프레시회로, 누설모니터 및 제어회로의 조합을 도시한다. 누설 모니터 요소(510)으로부터 출력 X,Y,Z는 리프레시율의 대략적인 튜닝을 위해 베이스 클럭 발생기(520)로 보내질 수 있다. 리프레시회로의 시간 다이어그램은 도 7에 도시한다.
예를 들면, 자체-리프레시 모드에 들어갈 때, 리프레시 인에이블 신호는 베이스 클럭 발생기(520) 및 카운터(530) 모두를 인에이블시키기 위해 발생된다. 베이스클럭의 개략적인 간략화 회로는 도 8에 도시된다. 기본적으로, 이 회로는 펄스, 예를 들면, 폭 12ns 및 주기 1us의 펄스를 갖는 저주파 클럭신호 s1을 발생시키는 RC타이머를 포함한다. 도 8에 도시된 바와 같이, 베이스 클럭 발생기(520)는 풀업 pMOS 디바이스(710), 저항요소(740), 조정캐패시터요소(730), 방전 nMOS 디바이스(720), 및 차동증폭기(750)를 포함한다. 노드"K"는 R과 C요소 사이의 노드이다. 기준전압은 차동증폭기(750)의 하나의 레그로 인가되며, 노드"K" 입력은 다른 레그로 인가된다. 또한, 도 8은 다수의 인버터, 즉 760, 770, 780 및 790을 포함하는 인버터 체인(inverter chain)을 나타낸다.
RC타이머는 캐패시터(730)가 RC지연으로 디바이스(710)를 통해 충전되는 방법으로 동작된다. 그러므로, 캐패시터의 크기가 클수록, 충전하는데 긴 시간이 소요된다. K 노드에서의 전압이 기준전압 레벨에 도달할 때, 차동증폭기(750)에 의해 신호가 생성된다. 체인 인버터 지연 후에, 이 신호는 풀업 pMOS디바이스를 셧오프하고 K 노드 전압을 방전하기 위해 공급된다. RC충전 지연은 베이스 클럭의 펄스거리를 결정하며, 그리고, 피드백 지연은 펄스폭을 결정한다. 그러므로, 펄스 주기는 캐패시터 로딩을 조정함으로써 조절될 수 있다. 도 9에 도시된 바와 같이, 몇몇 다른 펄스 주기는 모니터 셀 제어회로(510)로부터 세개의 비트 입력 X,Y 및 Z를 통해 캐패시터의 크기를 조정함으로써 달성될 수 있다.
RC타이머 클럭률을 조정하는 예가 도 9에 도시된다. 메인 캐패시터이외에, 입력핀, 예, X, Y 및 Z에 의해 온 또는 오프 스위치될 수 있는 다수의 작은 캐패시터가 있을 수 있다.
도 6에 도시된 회로에서, 8 비트 카운터(530)는 N us의 전형적인 사이클 시간으로 신호 s2를 발생하는 주파수 분배기로 사용되며, 이 값은 기본값이며, 퓨즈 프로그래밍에 의해 변경될 수 있다. 예를 들어, 셀의 디폴트 유지시간(retention time)이 128ms이고, 8K리프레시모드가 사용되거나 매번 8000워드라인을 리프레시하기 위해 필요하면, 그때 우리는 디폴트 N = 128ms/8K = 16us를 산출할 수 있다. 우리가 다른 N넘버를 선택하기 위해 리프레시회로(510)로부터 출력핀 A, B 및 C를 사용할 수 있다. 예를 들어, A= 1이면 N=32이고, B=1이면 N=16(디폴트 값)이고, C=1이면 N= 8이므로, 리프레시 사이클 시간은 재생요구에 대응하기 위해 변화될 수 있다. 이것은 리프레시율의 대략적인 조정이다.
펄스 발생기(540)는 8비트 카운터로부터의 s2신호를 좁은 펄스 신호 s3으로 변환하고, 리프레시 워드 라인 어드레스를 선택하기 위해 리프레시 어드레스 발생기(550)로 보내질 것이다. 신호 s1, s2, s3의 상세화된 펄스 타이밍 다이어그램은 도 7에 도시한다.
도 10은 누설모니터 설계가 어떻게 독립 DRAM칩상에 구현될 것인지를 도시한다. 이 실시예에서, 단지 하나의 모니터링 디바이스와 하나의 리프레시 회로요소만 포함된다. 비스트(bist) 엔진(930)은 누설모니터 및 자체-리프레시요소와 통신한다. 리프레시 사이클 시간은 셀누설상태에 기초하여 조절된다. 셀누설이 심하면, 그것은 더 빈번하게 리프레시되어 데이터 무결성이 유지된다. 셀누설이 적으면, 리프레시율은 덜 빈번해져서 전압 소비를 최소화한다.
도 11을 참조하면, 대형 DRAM, 예를 들어 1G 및 그보다 큰, 다중-뱅크구조물이 사용된다. 여기, 도 11의 실시예에서, 각 뱅크는 자신의 누설 모니터디바이스 및 분리된 자체-리프레시 요소를 가질 수 있다. 이러한 구성을 통해, 각 뱅크는 해당 뱅크의 셀 누설조건에 따라 그 자신의 리프레시율로 리프레시할 수 있다.
도 12는 내장형 DRAM캐쉬를 도시한다. 하나 또는 그 이상의 누설 모니터 디바이스 및 자체-리프레시 회로요소가 포함될 수 있다. 비스트엔진은 각각의 개별 DRAM어레이의 리프레시율을 기억하고 있기 위해 사용될 수 있다.
도 13은 모듈에 설치된 다수의 DRAM칩을 도시한다. 각 칩은 그 자신의 누설모니터링 디바이스 및 리프레시회로를 가질 수 있다. CPU칩 내부의 비스트 엔진은 각 칩의 누설레벨을 측정하고 각 칩에 대한 리프레시 사이클을 조정하기 위해 각 칩으로 모니터 신호를 제공할 것이다.
도 14는 지능형 리 프레시 흐름도를 나타낸다. 동작 순서는 이하에 설명된다.
(1) 비스트엔진(1315)은 모니터셀(1320)을 프리차지하고 자체-리프레시회로 (1310)를 활성화하기 위해 리프레시 명령을 산출한다.
(2) 자체-리프레시회로(1310)는 제1워드라인 어드레스(1330)로부터 리프레시동작을 시작한다.
(3) 마지막 워드 라인 어드레스(1350)를 리프레시한 후에, 모니터 셀이 측정된다 (1360).
(4) 모니터셀의 측정이 완료된 후에 재충전될 것이다(1370).
(5) 측정 결과는 제어회로(1390)를 통해 리프레시 사이클 시간을 조정하기 위해 사용될 것이다.
(6) 새로운 리프레시사이클시간은 제1 리프레시 워드-라인부터 마지막 워드-라인 까지 등에 이르는 다음 리프레시 사이클에 사용될 것이다.
여기 개시된 발명은 상기 진술된 목적을 달성하기 위해 작용되는 것이 명백한 것인 반면, 수많은 변형 및 실시예가 당업자에 의해 고안될 수 있음을 이해할 수 있을 것이다. 그리고, 첨부된 청구항은 본 발명의 정신 및 범주내에서 이러한 모든 변형 및 실시예를 포함할 것이다.
이상 설명한 바와 같이, 본 발명에 따르면, 개선된 누설 모니터 디바이스 및 방법을 제공할 수 있으며, 칩이 자체-리프레시 사이클로 돌입될 때 미리 충전되도록 DRAM누설 모니터를 설계할 수 있는 효과를 제공한다.
또한, 본 발명에 따르면, 누설 모니터 셀을 측정하고, 셀에 남아있는 전하레벨정보를 다음 리프레시 사이클에 대한 리프레시율을 결정하게 될 디지털 출력신호로 변환할 수 있다.
도 1은 본 발명을 구현한 단일셀 모니터 디바이스를 구비한 DRAM셀 누설 모니터링 시스템의 제1실시예를 도시한다.
도 2는 그룹셀 모니터 디바이스를 도시한다.
도 3은 종래의 차동증폭기(differential amplifier)의 개략도이다.
도 4는 본 발명의 실시에 사용될 수 있는 누설 모니터제어회로의 예를 도시한다.
도 5는 다양한 조건하의 누설 모니터 디바이스의 시뮬레이트된 출력을 도시한다.
도 6은 본 발명의 실시에 사용될 수 있는 리프레시회로, 누설모니터 및 제어회로의 조합을 도시한다.
도 7은 리프레시펄스시간 다이어그램을 도시한다.
도 8은 도 6의 리프레시회로의 베이스 클럭발생기(base clock generator)의 블럭도이다.
도 9는 디코딩 캐패시터 요소를 통해 이루어지는 다양한 리프레시 사이클 시간 조정을 나타낸다.
도 10은 독립형 DRAM칩상에서 본 발명을 구현한 누설 모니터의 설계를 도시한다.
도 11은 본 발명을 이용한 멀티-뱅크 DRAM 구조물을 도시한다.
도 12는 본 발명에 따라 리프레시 메커니즘을 통합한 내장형 DRAM캐쉬를 나타낸다.
도 13은 모듈내에 설치된 몇몇 DRAM칩을 도시한다.
도 14는 본 발명을 실시하는 리프레시 절차를 간략화한 흐름도이다.
< 주요부분에 대한 부호의 설명>
35 : 제어회로 100 : 모니터링 시스템
110 : 단일 셀 모니터링 디바이스 112 : 캐패시터
520 : 베이스 differential 발생기 530 : 카운터
540 : 펄스발생기 550 : 리프레시 differential 발생기

Claims (19)

  1. 셀 누설 모니터링에 기초하여 동적 DRAM의 리프레시율(refresh rate)을 조정하는 방법에 있어서,
    다수의 집적된 메모리 셀을 갖는 DRAM을 제조하는 단계와,
    상기 집적된 메모리 셀중 적어도 하나의 셀의 누설율을 직접 측정하는 단계와,
    상기 측정된 누설율에 기초하여 셀 리프레시율을 조정하는 단계를 포함하고, 상기 제조 단계는,
    i) 상기 적어도 하나의 메모리 셀에 상기 셀을 충전하기 위한 제1의 충전 게이트를 제공하는 단계와,
    ii) 상기 적어도 하나의 메모리 셀에 상기 셀에 저장된 전하를 측정하기 위한 제2 게이트를 제공하는 단계
    를 포함하고,
    상기 직접 측정 단계는 상기 적어도 하나의 셀에 대한 전압 레벨을 확인하기 위해 상기 제2 게이트를 통해 상기 적어도 하나의 셀을 측정하는 단계를 포함하는 조정방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 측정단계는 상기 적어도 하나의 셀에 대한 전압레벨을 확인하기 위해, 상기 적어도 하나의 셀을 측정하여, 상기 제2게이트를 통해, 상기 적어도 하나의 셀의 전압레벨을 일련의 전압비교기에 제공하는 단계를 포함하는 조정방법.
  4. 제3항에 있어서,
    상기 적어도 하나의 메모리 셀은 모니터 셀 또는 모니터 셀 그룹인 조정방법.
  5. 제3항에 있어서, 상기 조정단계는,
    상기 확인된 셀 전압레벨에 기초하여 상기 셀 리프레시율을 조정하는 단계를 포함하는 조정방법.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 동적 랜덤 억세스 메모리(dynamic random access memory: DRAM)에 있어서,
    상기 DRAM에 집적 형성된 메모리셀 어레이와,
    상기 DRAM의 적어도 하나의 셀의 누설율을 직접 측정하기 위하여 상기 DRAM에 집적 형성된 셀 누설 모니터링 회로와,
    상기 측정된 누설율에 기초하여 셀 리프레시율을 조정하기 위한 리프레시율 조정회로를 포함하고,
    상기 적어도 하나의 셀은 상기 하나의 셀을 충전하기 위한 제1 충전 게이트와, 상기 적어도 하나의 셀에 저장된 전하를 측정하기 위한 제2 게이트를 포함하는 동적 랜덤 억세스 메모리.
  11. 제10항에 있어서,
    상기 셀 누설 모니터링 회로는,
    ⅰ) 일련의 전압비교기와,
    ⅱ) 상기 적어도 하나의 셀에 대한 전압레벨을 확인하기 위해 상기 일련의 전압 비교기에 상기 적어도 하나의 셀의 전압레벨을 인가하는 부회로
    를 포함하는 동적 랜덤 억세스 메모리.
  12. 제11항에 있어서,
    상기 조정회로는 상기 확인된 전압레벨에 기초하여 셀리프레시율을 조정하는 동적 랜덤 억세스 메모리.
  13. DRAM 셀을 리프레시하는 방법에 있어서,
    모니터셀을 프리리차지하고 자체-리프레시회로를 활성화하기 위해 리프레시 명령을 송출하는 단계와,
    상기 리프레시회로가 제1워드라인 어드레스에서부터 마지막 워드라인 어드레스까지 리프레시동작을 시작하는 단계와,
    상기 마지막 워드라인 어드레스를 리프레시한 후에 상기 모니터 셀을 측정하는 단계와,
    상기 모니터 셀을 측정한 후에 상기 모니터셀을 재충전하는 단계와;
    상기 측정 결과를 이용하여, 제어회로를 통해 리프레시 사이클 시간을 조정하는 단계와,
    상기 제1워드라인으로부터 상기 마지막 워드라인까지의 다음 리프레시 사이클에 상기 조정된 리프레시 사이클 시간을 사용하는 단계를 포함하고,
    상기 리프레시 사이클 시간을 조정하기 위해 상기 측정결과를 사용하는 단계는, 상기 모니터셀의 측정에 기초하여 제1세트신호 및 제2세트신호를 발생시키는 단계와, 상기 리프레시 사이클 시간의 대략조정을 위해 상기 제1세트신호를 사용하는 단계와,상기 리프레시주기의 미세조정을 만들기 위해 상기 제2세트신호를 사용하는 단계를 포함하는 DRAM셀 리프레시 방법.
  14. 삭제
  15. 제13항에 있어서,
    상기 제1세트신호를 사용하는 단계는 카운터를 세트하기 위해 상기 제1세트신호를 인가하는 단계를 포함하며,
    상기 제2세트신호를 사용하는 단계는 베이스 클럭 발생기의 주파수를 조정하기 위하여 상기 제2세트신호를 인가하는 단계를 포함하는 DRAM셀 리프레시 방법.
  16. 제13항에 있어서,
    상기 DRAM은 독립형 DRAM칩인 DRAM셀 리프레시 방법.
  17. 제13항에 있어서,
    상기 DRAM은 다중-뱅크 구조물인 DRAM셀 리프레시 방법.
  18. 제13항에 있어서,
    상기 DRAM은 내장형 DRAM캐쉬인 DRAM셀 리프레시 방법.
  19. 제13항에 있어서,
    상기 DRAM은 모듈에 설치된 다수의 DRAM칩을 포함하는 DRAM셀 리프레시 방법.
KR10-2002-0000655A 2001-01-16 2002-01-07 셀 누설 모니터링에 기초한 동적 ｄｒａｍ 리프레시율조정 Expired - Fee Related KR100505832B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/761,045 US6483764B2 (en) 2001-01-16 2001-01-16 Dynamic DRAM refresh rate adjustment based on cell leakage monitoring
US09/761,045 2001-01-16

Publications (2)

Publication Number Publication Date
KR20030009052A KR20030009052A (ko) 2003-01-29
KR100505832B1 true KR100505832B1 (ko) 2005-08-03

Family

ID=25060943

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0000655A Expired - Fee Related KR100505832B1 (ko) 2001-01-16 2002-01-07 셀 누설 모니터링에 기초한 동적 ｄｒａｍ 리프레시율조정

Country Status (5)

Country Link
US (1) US6483764B2 (ko)
JP (1) JP4018907B2 (ko)
KR (1) KR100505832B1 (ko)
TW (1) TW548649B (ko)
WO (1) WO2002058072A2 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9036439B2 (en) 2011-07-15 2015-05-19 Samsung Electronics Co., Ltd. Semiconductor memory device having improved refresh characteristics
US9779787B2 (en) 2013-05-14 2017-10-03 Korea University Research And Business Foundation Systems and methods for processing data

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002352579A (ja) * 2001-05-25 2002-12-06 Sony Corp 情報記憶装置及び方法、メモリユニット、記録媒体、並びにプログラム
KR100413761B1 (ko) * 2001-05-31 2003-12-31 삼성전자주식회사 온도와 공정에 따라 리프레시 사이클이 조절되는 반도체메모리 장치 및 방법
JP2002367369A (ja) * 2001-06-05 2002-12-20 Nec Corp 半導体記憶装置
US6646942B2 (en) * 2001-10-09 2003-11-11 Micron Technology, Inc. Method and circuit for adjusting a self-refresh rate to maintain dynamic data at low supply voltages
US6714473B1 (en) * 2001-11-30 2004-03-30 Cypress Semiconductor Corp. Method and architecture for refreshing a 1T memory proportional to temperature
DE10302292B3 (de) * 2003-01-22 2004-04-29 Infineon Technologies Ag Verfahren und Regelschaltung zum Auffrischen von dynamischen Speicherzellen
EP1647990B1 (fr) * 2003-01-29 2008-12-24 Stmicroelectronics SA Procédé de rafraîchissement d'une mémoire vive dynamique, et dispositif de mémoire vive dynamique correspondant, en particulier incorporé dans un téléphone mobile cellulaire
US6778457B1 (en) 2003-02-19 2004-08-17 Freescale Semiconductor, Inc. Variable refresh control for a memory
US6781908B1 (en) * 2003-02-19 2004-08-24 Freescale Semiconductor, Inc. Memory having variable refresh control and method therefor
TWI262504B (en) * 2003-04-15 2006-09-21 Ibm Dynamic semiconductor memory device
DE10329369B4 (de) * 2003-06-30 2010-01-28 Qimonda Ag Schaltung und Verfahren zum Auffrischen von Speicherzellen eines dynamischen Speichers
DE10329370B3 (de) * 2003-06-30 2005-01-27 Infineon Technologies Ag Schaltung und Verfahren zum Auffrischen von Speicherzellen eines dynamischen Speichers
US7231488B2 (en) * 2003-09-15 2007-06-12 Infineon Technologies Ag Self-refresh system and method for dynamic random access memory
EP1530217A2 (en) * 2003-11-05 2005-05-11 Fujitsu Limited Semiconductor integrated circuit having temperature detector
US7272065B2 (en) * 2003-12-03 2007-09-18 Simon Lovett Compensated refresh oscillator
US7583551B2 (en) * 2004-03-10 2009-09-01 Micron Technology, Inc. Power management control and controlling memory refresh operations
US7225375B2 (en) * 2004-03-31 2007-05-29 International Business Machines Corporation Method and apparatus for detecting array degradation and logic degradation
US7177220B2 (en) * 2004-05-07 2007-02-13 Taiwan Semiconductor Manufacturing Co., Ltd Refresh counter with dynamic tracking of process, voltage and temperature variation for semiconductor memory
KR100610455B1 (ko) * 2004-06-28 2006-08-08 주식회사 하이닉스반도체 셀프 리프레쉬를 위한 펄스 발생 회로
US7321521B2 (en) * 2004-07-02 2008-01-22 Seagate Technology Llc Assessing energy requirements for a refreshed device
US7484140B2 (en) * 2004-07-07 2009-01-27 Freescale Semiconductor, Inc. Memory having variable refresh control and method therefor
US7305518B2 (en) * 2004-10-20 2007-12-04 Hewlett-Packard Development Company, L.P. Method and system for dynamically adjusting DRAM refresh rate
US7206244B2 (en) * 2004-12-01 2007-04-17 Freescale Semiconductor, Inc. Temperature based DRAM refresh
KR100610024B1 (ko) * 2005-01-27 2006-08-08 삼성전자주식회사 셀프 리프레쉬 모드를 가지는 반도체 메모리 장치 및 그의동작 방법
US7564274B2 (en) * 2005-02-24 2009-07-21 Icera, Inc. Detecting excess current leakage of a CMOS device
US7135909B1 (en) 2005-05-17 2006-11-14 Sigmatel, Inc. Temperature sensor circuit and system
KR100725992B1 (ko) * 2005-11-04 2007-06-08 삼성전자주식회사 리프레시 정보에 따라 반도체 메모리 장치의 리프레시를제어하는 장치 및 그 방법
US7286377B1 (en) 2006-04-28 2007-10-23 Mosaid Technologies Incorporated Dynamic random access memory device and method for self-refreshing memory cells with temperature compensated self-refresh
KR100800145B1 (ko) 2006-05-22 2008-02-01 주식회사 하이닉스반도체 셀프 리프레쉬 주기 제어 회로 및 그 방법
US7631228B2 (en) * 2006-09-12 2009-12-08 International Business Machines Corporation Using bit errors from memory to alter memory command stream
US8219040B2 (en) * 2007-06-27 2012-07-10 International Business Machines Corporation Transmitter bandwidth optimization circuit
KR101098128B1 (ko) * 2007-10-05 2011-12-26 후지쯔 가부시끼가이샤 정보 처리 장치, 기억부 제어 장치 및 기억부 제어 방법
TWI381379B (zh) * 2007-10-05 2013-01-01 Fujitsu Ltd An information processing apparatus, a memory section control apparatus, and a memory section control method
US8219041B2 (en) * 2007-11-19 2012-07-10 International Business Machines Corporation Design structure for transmitter bandwidth optimization circuit
JP4374064B1 (ja) * 2008-08-27 2009-12-02 学校法人 芝浦工業大学 電源遮断制御回路および電源遮断制御方法
TWI394156B (zh) * 2008-12-09 2013-04-21 Winbond Electronics Corp 更新方法
JP5544712B2 (ja) * 2008-12-26 2014-07-09 富士通株式会社 メモリの寿命検出装置及び方法
US8612809B2 (en) * 2009-12-31 2013-12-17 Intel Corporation Systems, methods, and apparatuses for stacked memory
US8412882B2 (en) 2010-06-18 2013-04-02 Microsoft Corporation Leveraging chip variability
TWI447741B (zh) * 2010-07-29 2014-08-01 Winbond Electronics Corp 動態隨機存取記憶體單元及其資料更新方法
US9159396B2 (en) * 2011-06-30 2015-10-13 Lattice Semiconductor Corporation Mechanism for facilitating fine-grained self-refresh control for dynamic memory devices
JP5809595B2 (ja) * 2012-03-30 2015-11-11 ルネサスエレクトロニクス株式会社 半導体記憶装置及び半導体記憶装置の動作方法
US8848471B2 (en) 2012-08-08 2014-09-30 International Business Machines Corporation Method for optimizing refresh rate for DRAM
US9058896B2 (en) 2012-08-29 2015-06-16 International Business Machines Corporation DRAM refresh
US8898544B2 (en) 2012-12-11 2014-11-25 International Business Machines Corporation DRAM error detection, evaluation, and correction
US8887014B2 (en) 2012-12-11 2014-11-11 International Business Machines Corporation Managing errors in a DRAM by weak cell encoding
US9224449B2 (en) 2013-03-11 2015-12-29 Nvidia Corporation Variable dynamic memory refresh
US9824741B2 (en) * 2013-03-14 2017-11-21 Panasonic Intellectual Property Managment Co., Ltd. Refresh control device, wireless receiver, and semiconductor integrated circuit
JP6653129B2 (ja) * 2014-05-29 2020-02-26 株式会社半導体エネルギー研究所 記憶装置
KR102276374B1 (ko) 2015-01-09 2021-07-14 삼성전자주식회사 PoP 구조의 반도체 패키지 및 그에 따른 리프레쉬 제어방법
US9472261B1 (en) * 2015-04-17 2016-10-18 Qualcomm Incorporated Systems and methods to refresh DRAM based on temperature and based on calibration data
TWI682402B (zh) * 2017-09-11 2020-01-11 湯朝景 應用於動態隨機存取記憶體的主動更新方法以及電路
US11195568B1 (en) 2020-08-12 2021-12-07 Samsung Electronics Co., Ltd. Methods and systems for controlling refresh operations of a memory device
CN115775547A (zh) * 2022-12-26 2023-03-10 京东方科技集团股份有限公司 一种显示面板及其驱动方法、显示装置
KR20240103818A (ko) 2022-12-27 2024-07-04 삼성전자주식회사 메모리 시스템에 포함되는 휘발성 메모리 장치 및 그것의 수명 예측 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4982369A (en) * 1986-11-07 1991-01-01 Fujitsu Limited Self-refresh semiconductor memory device responsive to a refresh request signal
KR960005609A (ko) * 1994-07-18 1996-02-23 김주용 메모리 소자(dram)의 셀프 리프레쉬 주기변환 장치
KR960025737A (ko) * 1994-12-31 1996-07-20 김주용 전류소모를 줄일 수 있는 셀프 리프레쉬 모드 진입방법
US5652729A (en) * 1995-02-08 1997-07-29 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit apparatus and method of adjusting refresh timer cycle
US5680359A (en) * 1995-03-24 1997-10-21 Hyundai Electronics Industries Co., Ltd. Self-refresh period adjustment circuit for semiconductor memory device

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100363105B1 (ko) * 1998-12-23 2003-02-19 주식회사 하이닉스반도체 셀 리키지 커런트 보상용 셀프 리프레쉬 장치
US6208577B1 (en) * 1999-04-16 2001-03-27 Micron Technology, Inc. Circuit and method for refreshing data stored in a memory cell
US6266272B1 (en) * 1999-07-30 2001-07-24 International Business Machines Corporation Partially non-volatile dynamic random access memory formed by a plurality of single transistor cells used as DRAM cells and EPROM cells

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4982369A (en) * 1986-11-07 1991-01-01 Fujitsu Limited Self-refresh semiconductor memory device responsive to a refresh request signal
KR960005609A (ko) * 1994-07-18 1996-02-23 김주용 메모리 소자(dram)의 셀프 리프레쉬 주기변환 장치
KR960025737A (ko) * 1994-12-31 1996-07-20 김주용 전류소모를 줄일 수 있는 셀프 리프레쉬 모드 진입방법
US5652729A (en) * 1995-02-08 1997-07-29 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit apparatus and method of adjusting refresh timer cycle
US5680359A (en) * 1995-03-24 1997-10-21 Hyundai Electronics Industries Co., Ltd. Self-refresh period adjustment circuit for semiconductor memory device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9036439B2 (en) 2011-07-15 2015-05-19 Samsung Electronics Co., Ltd. Semiconductor memory device having improved refresh characteristics
US9779787B2 (en) 2013-05-14 2017-10-03 Korea University Research And Business Foundation Systems and methods for processing data

Also Published As

Publication number Publication date
WO2002058072A3 (en) 2002-09-26
WO2002058072A2 (en) 2002-07-25
JP4018907B2 (ja) 2007-12-05
US20020136075A1 (en) 2002-09-26
JP2002319282A (ja) 2002-10-31
KR20030009052A (ko) 2003-01-29
US6483764B2 (en) 2002-11-19
TW548649B (en) 2003-08-21

Similar Documents

Publication Publication Date Title
KR100505832B1 (ko) 셀 누설 모니터링에 기초한 동적 ｄｒａｍ 리프레시율조정
US6778457B1 (en) Variable refresh control for a memory
US7580303B2 (en) Semiconductor memory having a precharge voltage generation circuit for reducing power consumption
KR100207344B1 (ko) 자체-재생 기능을 갖는 반도체 메모리
US7009904B2 (en) Back-bias voltage generator with temperature control
US6487136B2 (en) Semiconductor memory device with reduced current consumption in data hold mode
US7372762B2 (en) Semiconductor memory device
US7177220B2 (en) Refresh counter with dynamic tracking of process, voltage and temperature variation for semiconductor memory
US20050105367A1 (en) Internal voltage generator with temperature control
US6940773B2 (en) Method and system for manufacturing DRAMs with reduced self-refresh current requirements
US5604707A (en) Semiconductor memory device responsive to hierarchical internal potentials
US4982369A (en) Self-refresh semiconductor memory device responsive to a refresh request signal
KR100655288B1 (ko) 셀프-리프레쉬 동작을 제어하는 로직 엠베디드 메모리 및그것을 포함하는 메모리 시스템
KR19990085538A (ko) 반도체 메모리 장치의 전력소비 제어회로와 이를 이용한 비트라인 프리차지 전압 가변 방법
KR100502659B1 (ko) 저전력 셀프 리프레쉬 장치를 구비한 반도체 메모리 장치
KR100282383B1 (ko) 디스터브 테스트 모드 및 셀프 리프레쉬 모드에서 기판 전압의절대값을 낮게 할 수 있는 반도체 기억 장치
KR20050044627A (ko) 온도에 비례하는 1티 메모리를 리프레시하는 방법 및 구조
KR100843793B1 (ko) 트랜지스터 어레이에 공급되는 적어도 하나의 바이어스전압을 조절하는 방법, 전압 조절기 회로 및 트랜지스터어레이 소자
JP3866545B2 (ja) タイマー回路および該タイマー回路を内蔵した半導体記憶装置
US20050146964A1 (en) Semiconductor integrated circuit
US6744658B2 (en) Semiconductor memory device capable of holding write data for long time
US5331595A (en) Semiconductor memory device having IO line pair to be equalized and divided into blocks and operating method thereof
JPH1153882A (ja) 半導体記憶装置
KR20050036453A (ko) 더미 비트라인 셀을 이용하여 자기 리프레시 주기를조절하는 메모리 장치

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20020107

A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20021120

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20020107

Comment text: Patent Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20041125

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20050629

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20050726

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20050727

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20080701

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20090701

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20100428

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20100428

Start annual number: 6

End annual number: 6

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee