KR20050036453A - 더미 비트라인 셀을 이용하여 자기 리프레시 주기를조절하는 메모리 장치 - Google Patents

Abstract

본 발명에 따른 메모리 장치는, 적어도 하나 이상의 더미 셀 및 이들과 연결된 더미 비트 라인들을 메모리 장치의 제조당시 미리 만들어 두어 상기 더미 셀의 데이터 상태를 상기 더미 비트 라인을 이용하여 파악하고, 파악된 셀의 데이터 상태를 기초로 상기 더미 셀이 포함된 뱅크 등의 refresh 여부를 결정하여 메모리 전체의 refresh time의 최적화를 달성한다.

Description

더미 비트라인 셀을 이용하여 자기 리프레시 주기를 조절하는 메모리 장치 {Memory device controls the self refresh cycle by using dummy bit line cell}

본 발명은 DRAM이 수행하는 refresh time을 최적화하는 것으로, 특히 dummy bit line cell의 상태를 이용하여 DRAM의 self-refresh 주기를 조절함으로써 refresh time을 최적화시키는 방법에 관한 것이다.

DRAM의 cell은 트랜지스터 및 이와 연결된 커패시터로 구성되는데, cell의 정보는 커패시터에 충전된 전하량에 의하여 결정된다. 그러나 커패시터 및 커패시터에 연결된 트랜지스터에 의한 누설전류에 의하여 커패시터에 충전된 전하들은 시간이 지남에 따라 줄어들게 된다. 이를 보완하기 위하여 메모리 시스템 특히 DRAM은 일정한 시간 간격으로 cell에 저장된 데이터를 복원시켜주어야 하는데 이를 refresh라 한다.

self refresh 주기는 온도와 공정에 따라 크게 차이가 날 수 있는데, 온도 및 공정의 최악의 상태를 가정하여 결정되는 것이 보통이다. 따라서, 누설전류가 적기 때문에 cell의 데이터 저장상태가 양호한 경우에도 일률적으로 refresh 하도록 제어되어야 하므로 refresh 시 소비되는 전력 및 시간의 낭비가 필수적으로 발생하게 된다. 근래에 온도 센서를 이용하여 self refresh의 주기를 조절하는 방법이 도입되기도 하였으나, 이는 온도라는 하나의 변수만을 고려하여 간단한 몇 단계 정도로 범위를 나누어서 refresh time을 조절할 뿐이므로 최적의 refresh time 조절방법은 아니다. 또한 온도 센서 각각의 최적동작조건을 조절(calibration)하여야 하는 번거로움이 있다.

본 발명에서는 dummy bit line pair를 이용하여 각 시점에서의 cell의 refresh 상황을 종합적으로 모니터하고 이것을 이용하여 refresh 주기를 조절함으로써 최적의 refresh time을 찾아가도록 한다.

본 발명이 이루고자하는 기술적 과제는, 적어도 하나 이상의 더미 셀(dummy cell) 및 이들과 연결된 더미 비트 라인(dummy bit line)들을 메모리 장치의 제조당시 미리 만들어 두고, 상기 더미 셀(cell)의 데이터 상태를 상기 더미 비트 라인을 이용하여 파악하고, 파악된 셀의 데이터 상태를 기초로 상기 더미 셀이 포함된 뱅크 등의 refresh 여부를 결정하여 메모리 전체의 refresh time의 최적화를 가져오게 하는 메모리 장치를 제공하는데 있다.

상기 기술적 과제를 달성하기 위한 상기 메모리 장치는, 워드라인 및 더미 비트 라인 쌍(dummy bit line pair)에 각각 연결된 적어도 하나 이상의 더미 셀(dummy cell), 상기 더미 비트라인 쌍을 스위칭하는 스위치 및 상기 더미 셀에 저장된 데이터 상태를 상기 더미 비트 라인을 통하여 검출하고, 검출된 결과를 이용하여 상기 더미 셀이 포함된 DRAM의 메모리 뱅크에 대한 refresh 여부를 결정하게 하는 FSM(Finite State Machine) 장치를 구비한다.

상기 더미 비트 라인은, 서로 배타적인 논리 상태를 가지는 2개의 라인인 것이 바람직하며, 상기 메모리 장치는, 상기 FSM 장치의 출력에 의하여 구동되는 self-refresh 발진기를 더 구비할 수도 있다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명에 따른 메모리 장치의 배치도이다.

도 1을 참조하면, 본 발명에 따른 메모리 장치는, DRAM의 모든 워드라인(word line, WL1 내지 WLN) 및 더미 비트 라인 쌍(dummy bit line pair, BL 및 BLB)에 각각 연결된 적어도 한 개 이상의 더미 셀(dummy cell, C1 내지 CN)과 더미 비트 라인 쌍(BL 및 BLB)을 스위칭하는 스위치(100) 및 더미 셀(C1 내지 CN)의 데이터를 검출하고 이를 이용하는 FSM(110)을 구비한다. 여기서 더미 셀은 커패시터와 트랜지스터를 구비하지만 일반적으로 데이터 저장 장소로 사용되지 않는 셀을 말하며, 이 더미 셀과 더미 비트 라인 쌍은 데이터 저장 장소로 사용되는 정상적인 셀과 동일한 셀이며 칩 전체의 공정을 대표하는 위치에 자리하는 것이 바람직하다.

상기 메모리 장치의 FSM(110)에서는, 더미 비트 라인 쌍(BL 및 BLB)의 데이터를 스위치(100)를 통하여 검출할 수도 있지만 더미 비트 라인 쌍으로부터 직접 검출할 수도 있다.

상기 메모리 장치는 상기 FSM의 데이터를 이용하여 refresh 신호를 발생시키는 가변 리프레시 발진기(variable refresh oscillator, 120)를 더 구비할 수도 있다.

도 1을 참조하면, 상기 cell들은 초기화(initialize) 시점에 모두 일정한 데이터 값으로 설정된다. 여기서 데이터 값이란 데이터 저장장치가 논리 1 또는 논리 0의 값을 가지는 것을 의미하는데 일반적으로 설계자가 의도하는 데이터 패턴에 따른 데이터를 저장시키는 것이 바람직하다. DRAM에서는 상기 더미 셀이 비트 라인 쌍 중에서 어느 라인과 연결되었느냐에 따라 셀의 커패시터에 충전되는 전하의 공급전원이 서로 다르게 된다. 즉, 양의 비트라인(BL)에 연결되는 경우의 전하는 제1전원(Vcc)으로부터 공급되며, 음의 비트라인(BLB)에 연결되는 경우의 전하는 제2전원(Vbb)으로부터 공급된다.

DRAM이 self refresh를 수행하기 시작하면 이 더미 셀들도 하나씩 판독된다. 이때 판독된 데이터 값이 논리 하이('1')상태라면 더미 셀의 데이터의 상태를 나타내는 전하들이 유효하게 저장되었다는 의미하며, 논리 로우('0')상태라면 누설전류에 의한 손실로 인하여 셀에 저장된 전하들이 부족하다는 것을 의미한다.

따라서, self refresh를 수행할 때마다 더미 셀의 데이터를 검출하고, 검출된 데이터를 이용하여 refresh 주기를 조절한다. refresh의 주기의 결정은 FSM 장치에서 수행하며, 상기 검출된 데이터의 값을 기초하여 결정한다.

FSM의 수행방법의 일 예를 들면, 상기 검출된 더미 셀의 데이터가 논리 하이로 검출되었을 때와 논리 로우로 검출되었을 때에 해당하는 출력을 서로 다르게 하고, 상기 FSM의 출력을 전압으로 변환하여 이를 이용하는 방법이 있다.

FSM의 수행방법의 다른 일 예를 들면, 상기 FSM의 출력을 직접 refresh oscillator의 주기를 이용하는 신호로 사용하여 tick-tock 방식으로 최적화된 refresh 주기를 찾아가게 할 수 있다.

본 발명의 효과를 얻기 위해서는, 더미 셀들의 리프레시 특성이, 정보로서 사용자에 의하여 이용되는 정상적인 다른 셀의 리프레시 특성과 경향을 반영하면서도, 최악의 리프레시 특성을 가질 수 있도록 제조 당시부터 고려하여야한다. 즉, 더미 셀의 평균적인 리프레시 시간이 일반 셀 중에서 가장 나쁜 것보다 더 나빠야 상기 정상적인 다른 셀의 리프레시 특성이 반영될 수 있다. 제조 당시에 리프레시 조건을 최악의 상태로 만들기 위하여 더미 셀과 더미 비트라인에는 의도적으로 오프셋(offset)을 주어야 한다. 이를 달성하기 위한 가장 좋은 방법 중의 하나는, 더미 비트 라인에 메탈 라인을 하나 더 연결하여 더미 비트 라인의 커패시턴스를 증가시키는 것이다. 그러나 상술한 오프셋의 값은 일률적으로 정할 수 없으며, 이는 실험을 통하여 결정할 수 있다.

더미 셀 중 결함이 있는 셀이 발생할 수 있다. 그러나, 결함이 있는 더미 셀의 존재 비율이 일정한 수준을 넘지 않는다면, 리프레시 주기를 조절하는데 큰 영향을 주지는 않는다. 왜냐하면, 매우 많은 더미 셀들로부터 검출된 데이터를 이용하여 리프레시 주기가 결정되므로 결함이 있는 더미 셀이 연속으로 적정한 개수이상 발생하지 않는 한 문제가 발생하지 않는다. 이러한 결점을 보정하기 위하여 FSM의 입력데이터에 이득(gain)을 적절한 값으로 낮추어야 한다. 또한 상기 FSM 장치에서는 더미 셀의 리프레시 주기는 리프레시 발진기의 한 주기기인 리프레시 듀티(duty)를 리프레시 싸이클(cycle) 넘버만큼 적분한 값이므로 결함이 있는 셀들에 의한 잠시동안의 리프레시 듀티의 변동은 전체 리프레시 주기에 크게 영향을 미치지 않게 된다.

이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 메모리 장치는, DRAM이 self refresh를 수행하는 주기를 더미 비트라인 셀의 상태를 모니터(monitor)하여 최적화된 리프레시 주기를 설정하도록 하여 DRAM의 stand by power를 줄이는 효과가 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 본 발명에 따른 메모리 장치의 배치도.

Claims (4)

1. 복수 개의 메모리 셀을 포함하는 메모리 장치에 있어서,

   워드라인 및 더미 비트 라인 쌍(dummy bit line pair)에 연결된 적어도 하나 이상의 더미 셀(dummy cell) 및

   상기 더미 셀에 저장된 데이터 상태를 상기 더미 비트 라인을 통하여 검출하고, 검출된 결과를 이용하여 상기 더미 셀이 포함된 DRAM의 메모리 뱅크에 대한 refresh 여부를 결정하게 하는 FSM(Finite State Machine) 장치를 구비하는 것을 특징으로 하는 메모리 장치.
2. 제1항에 있어서, 상기 더미 비트 라인은,

   상기 더미 비트라인에 오프셋을 주기 위하여 더미 메탈 라인을 연결한 것을 특징으로 하는 메모리 장치.
3. 제1항에 있어서, 상기 메모리 장치는,

   상기 더미 라인 비트 쌍을 스위칭하는 스위치를 더 구비하는 것을 특징으로 하는 메모리 장치.
4. 제1항 또는 제2항에 있어서, 상기 메모리 장치는,

   상기 FSM 장치의 출력에 의하여 구동되는 자기 리프레시(self-refresh) 발진기를 더 구비하는 것을 특징으로 하는 메모리 장치.