KR100504574B1 - 플라즈마 디스플레이 패널의 구동방법 - Google Patents

플라즈마 디스플레이 패널의 구동방법 Download PDF

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Abstract

본 발명은 콘트라스트를 향상시킴과 아울러 소비전력을 저감할 수 있도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
본 발명의 플라즈마 디스플레이 패널의 구동방법은 서브필드의 초기화기간동안 주사전극들에 제 1램프펄스를 인가하여 이전 서브필드의 서스테인기간동안 방전이 발생되지 않은 오프셀들에서 미세 방전을 일으키는 단계와, 제 1램프펄스에 이어서 주사전극들에 제 2램프펄스를 인가하여 오프셀들 및 이전 서브필드의 서스테인기간동안 방전이 발생된 온셀들에서 미세 방전을 일으키는 단계를 포함한다.

Description

플라즈마 디스플레이 패널의 구동방법{Method of Driving Plasma Display Panel}
본 발명은 플라즈마 디스플레이 패널의 구동방법에 관한 것으로 특히, 콘트라스트를 향상시킴과 아울러 소비전력을 저감할 수 있도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 He+Xe, Ne+Xe 또는 He+Xe+Ne 등의 불활성 혼합가스의 방전시 발생하는 147nm의 자외선에 의해 형광체를 발광시킴으로써 문자 또는 그래픽을 포함한 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 크게 향상된 화질을 제공한다. 특히, 3전극 교류 면방전형 PDP는 방전시 표면에 벽전하가 축적되며 방전에 의해 발생되는 스퍼터링으로부터 전극들을 보호하기 때문에 저전압 구동과 장수명의 장점을 가진다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 주사전극(Y) 및 유지전극(Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(X)을 구비한다. 주사전극(Y)과 유지전극(Z) 각각은 투명전극(12Y,12Z)과, 투명전극(12Y,12Z)의 선폭보다 작은 선폭을 가지며 투명전극의 일측 가장자리에 형성되는 금속버스전극(13Y,13Z)을 포함한다.
투명전극(12Y,12Z)은 통상 인듐틴옥사이드(Indium-Tin-Oxide : ITO)로 상부기판(10) 상에 형성된다. 금속버스전극(13Y,13Z)은 통상 크롬(Cr) 등의 금속으로 투명전극(12Y,12Z) 상에 형성되어 저항이 높은 투명전극(12Y,12Z)에 의한 전압강하를 줄이는 역할을 한다. 주사전극(Y)과 유지전극(Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다.
어드레스전극(X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체층(26)이 도포된다. 어드레스전극(X)은 주사전극(Y) 및 유지전극(Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전공간에는 불활성 혼합가스가 주입된다.
PDP는 화상의 계조를 구현하기 위하여, 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 시분할 구동하게 된다. 각 서브필드는 전화면을 초기화시키기 위한 초기화기간과, 주사라인을 선택하고 선택된 주사라인에서 셀을 선택하기 위한 어드레스기간과, 방전횟수에 따라 계조를 구현하는 서스테인기간으로 나뉘어진다.
여기서, 초기화기간은 상승램프파형이 공급되는 셋업기간과 하강램프파형이 공급되는 셋다운 기간으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 도 2와 같이 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1내지SF8)로 나누어지게 된다. 8개의 서브 필드들(SF1내지SF8) 각각은 전술한 바와 같이, 초기화기간, 어드레스기간과 서스테인기간으로 나누어지게 된다. 각 서브필드의 초기화기간과 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.
도 3은 두 개의 서브필드에 공급되는 PDP의 구동파형을 나타낸다.
도 3을 참조하면, PDP는 전화면을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스 기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인기간으로 나뉘어 구동된다.
초기화기간에 있어서, 셋업기간에는 모든 주사전극들(Y)에 상승 램프파형(Ramp-up)이 동시에 인가된다. 이 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에는 미약한 방전이 일어나게 되어 셀들 내에 벽전하가 생성된다. 셋다운기간에는 상승 램프파형(Ramp-up)이 공급된 후, 상승 램프파형(Ramp-up)의 피크전압보다 낮은 정극성 전압에서 떨어지는 하강 램프파형(Ramp-down)이 주사전극들(Y)에 동시에 인가된다. 하강 램프파형(Ramp-down)은 셀들 내에 미약한 소거방전을 일으킴으로써 셋업방전에 의해 생성된 벽전하 및 공간전하 중 불요전하를 소거시키게 되고 전화면의 셀들 내에 어드레스 방전에 필요한 벽전하를 균일하게 잔류시키게 된다.
어드레스기간에는 부극성 스캔펄스(scan)가 주사전극들(Y)에 순차적으로 인가됨과 동시에 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 이 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 벽전하가 생성된다.
한편, 셋다운기간과 어드레스기간 동안에 유지전극들(Z)에는 서스테인전압레벨(Vs)의 정극성 직류전압이 공급된다.
서스테인기간에는 주사전극들(Y)과 유지전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 그러면 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 주사전극(Y)과 유지전극(Z) 사이에 면방전 형태로 서스테인방전이 일어나게 된다. 마지막으로, 서스테인방전이 완료된 후에는 펄스폭이 작은 소거 램프파형(erase)이 유지전극(Z)에 공급되어 셀 내의 벽전하를 소거시키게 된다.
여기서, 서스테인 기간의 방전 발생원리 및 초기화기간의 벽전하 초기화원리를 도 4와 같은 육각형 형태의 전압곡선(Vt close curve)을 이용하여 상세히 설명하기로 한다. 여기서, 전압곡선(Vt close curve)은 PDP의 방전발생원리 및 전압마진을 측정하기 위한 방법으로 이용되고 있다.
도 4에서 전압곡선 내부의 육각형 영역은 방전셀 내부의 셀전압이 이동되는 지역으로 셀 전압이 육각형 내부 영역에 위치될 때 방전이 발생되지 않는다.(즉, 셀전압이 육각형 외부영역에 위치될 때 방전이 발생된다) 그리고, Y(-)는 주사전극(Y)에 부극성의 전압이 인가되었을 때 셀전압이 움직이는 방향을 나타낸다. 마찬가지로, Y(+), X(+), X(-), Z(+), Z(-) 각각은 주사전극(Y), 어드레스전극(X) 및 유지전극(Z)에 부극성 또는 정극성의 전압이 인가되었을 때 셀전압이 움직이는 방향을 나타낸다.
그리고, 전압곡선 그래프의 1사분면 대향방전영역에 표시되는 Vtxy는 어드레스전극(X)과 주사전극(Y)간에 방전이 개시되는 전압을 나타낸다. 다시 말하여, 전압곡선 그래프의 1사분면 대향방전영역을 나타내는 직선은 어드레스전극(X)과 주사전극(Y)간의 방전이 개시되는 전압만큼의 길이로 설정된다. 그리고, 전압곡선 그래프의 1사분면 면방전영역에 표시되는 Vtzy는 유지전극(Z)과 주사전극(Y)간에 방전이 개시되는 전압을 나타낸다. 마찬가지로, Vtxz, Vtzx, Vtyz, Vtyx 각각도 전극들간의 방전개시전압을 나타낸다.
서스테인 기간의 동작과정을 설명하면, 어드레스 방전이 발생된 방전셀들에서 벽전하들은 도 4와 같이 그래프의 3사분면에 위치된다. 이후, 도 3과 같이 주사전극(Y)에 정극성의 서스테인 펄스가 인가되면 3사분면에 위치된 벽전하들의 전압값과 정극성의 서스테인 펄스의 전압값이 합쳐져 셀전압은 도 5와 같이 그래프의 3사분면에 위치된 면방전영역을 경유(즉, Y(+)측으로 이동)하여 이동된다. 이때, 방전셀들에서는 주사전극(Y)과 유지전극(Z)간에 서스테인 방전이 발생된다.
서스테인 방전이 발생된 후 벽전하들은 도 6과 같이 그래프의 1사분면에 위치된다. 이후, 유지전극(Z)에 정극성의 서스테인 펄스가 인가되면 1사분면에 위치된 벽전하들의 전압값과 정극성의 서스테인 펄스의 전압값이 합쳐져 셀전압은 도 6과 같이 그래프의 1사분면에 위치된 면방전영역을 경유(즉, Z(+)측으로 이동)하여 이동된다. 이때, 방전셀들에서는 유지전극(Z)과 주사전극(Y)간에 서스테인 방전이 발생된다. 실제, 서스테인 기간에는 도 5 및 도 6과 같은 과정을 반복하면서 소정횟수의 서스테인 방전을 일으킨다.
서스테인방전이 완료된 후에 벽전하들은 도 7과 같이 그래프의 1사분면에 위치된다.(즉, 주사전극(Y)에 마지막 서스테인 펄스가 인가되었다) 이후, 유지전극(Z)에는 소거 램프파형(erase)이 공급된다. 유지전극(Z)에 소거 램프파형(erase)이 공급되면 셀전압은 도 7과 같이 그래프의 1사분면의 면방전 영역을 경유(즉, Z(+)측으로 이동)하여 이동된다. 여기서, 셀전압이 그래프의 1사분면 면방전영역을 경유하게 되면 벽전하들은 1/2의 기울기로 움직인다. 다시 말하여, 도 7과 같이 벽전하들은 소거 램프파형(erase)에 의하여 발생되는 소거방전에 의하여 1/2의 기울기로 움직이면서 A1의 위치로 이동된다.
즉, 소거방전이 완료된 후에 벽전하들은 도 8과 같이 A1의 위치로 이동된다. 그리고, 서스테인 기간에 서스테인 방전이 발생되지 않은 셀들(즉, 이전 서브필드에서 어드레스 방전이 발생되지 않은 셀들)의 벽전하들은 도 8의 A2의 위치를 유지한다.(즉, 어드레스 방전이 발생되지 않은 셀들의 벽전하들은 이전 서브필들의 초기화기간으로부터 다음 서브필드의 초기화기간까지 A2의 위치를 유지한다)
이후, 주사전극들(Y)에 상승 램프파형(Ramp-up)이 공급된다. 주사전극들(Y)에 상승 램프파형(Ramp-up)이 공급되면 이전 서브필드의 서스테인 기간에 방전이 발생된 방전셀들의 셀전압은 A1으로부터 3사분면의 면방전 영역을 경유(즉, Y(+)측으로 이동)하여 이동된다. 여기서, 셀전압이 그래프의 3사분면의 면방전영역을 경유하게 되면 벽전하들이 1/2의 기울기로 움직인다. 따라서, A1의 지점에 위치된 벽전하들은 A3의 위치로 이동된다.(셀전압이 C점으로 이동되는 시간) 그리고, 셀전압은 전압곡선 내에 위치되어야 하기 때문에 그래프의 C점으로 하강된다. 여기서, 셀전압이 3사분면의 꼭지점(즉, C지점)에 위치되면 벽전하들은 1의 기울기로 움직인다. 따라서, A3의 지점에 위치된 벽전하들은 1의 기울기로 B지점까지 이동된다.
한편, 주사전극들(Y)에 상승 램프파형(Ramp-up)이 공급되면 이전 서브필드에서 서스테인 방전이 발생되지 않은 방전셀들의 셀전압은 A2의 지점으로부터 3사분면의 면방전 영역을 경유(즉, Y(+)측으로 이동)하여 이동된다. 여기서, 셀전압이 그래프의 3사분면의 면방전영역을 경유하게 되면 벽전하들은 1/2의 기울기로 움직인다. 따라서, A2의 지점에 위치된 벽전하들은 A4의 위치로 이동된다.(셀전압이 C점으로 이동되는 시간) 그리고, 셀전압은 전압곡선 내에 위치되어야 하기 때문에 그래프의 C점으로 하강된다. 여기서, 셀전압이 3사분면의 꼭지점(즉, C지점)에 위치되면 벽전하들은 1의 기울기로 움직인다. 따라서, A4의 지점에 위치된 벽전하들은 1의 기울기로 B지점까지 이동된다.
즉, 초기화기간에 상승 램프파형(Ramp-up)이 공급되면 모든 방전셀들의 벽전하들이 B지점으로 이동되게 된다. 이후, 상승 램프파형(Ramp-up)으로부터 떨어지는 하강 램프파형(Ramp-down)이 주사전극들(Y)로 공급된다. 주사전극들(Y)로 하강 램프파형(Ramp-down)이 공급되면 도 9와 같이 C점에 위치된 셀전압이 C1 지점으로 이동된다. 그리고, 하강 램프파형(Ramp-down)이 기울기를 가지고 하강되는 시점에 유지전극(Z)에 정극성의 전압이 인가된다. 그러면, C1지점에 위치된 셀전압은 C2의 지점으로 이동된다. 이후, 하강 램프파형(Ramp-down)이 지속적으로 하강되기 때문에 셀전압은 C2의 지점으로부터 1사분면의 면방전영역을 경유하여 이동된다. 여기서, 셀전압이 1사분면의 면방전영역을 경유하게 되면 벽전하들이 1/2의 기울기로 움직인다. 따라서, B점에 위치되었던 벽전하들은 A2의 위치로 이동된다. 즉, 초기화기간에 하강 램프파형(Ramp-down)이 공급되면 B점에 위치된 벽전하들이 A2의 지점으로 이동되어 방전셀들이 초기화된다.
즉, 종래의 PDP에서는 초기화기간동안 상승 램프파형(Ramp-up) 및 하강 램프파형(Ramp-down)을 연속적으로 공급함으로써 모든 방전셀들의 벽전하를 A2의 지점으로 초기화한다. 하지만, 이와 같은 종래의 PDP에서는 이전 서브필드 기간에 서스테인 방전이 발생된 방전셀들 및 서스테인 방전이 발생되지 않은 방전셀들의 벽전하들을 특정지점(A2)으로 이동시키기 위하여 초기화기간에 높은 전압을 인가하여야 한다. 이와 같이 초기화기간동안 높은 전압이 인가되면 초기화기간동안 강한 방전이 발생되고, 이에 따라 많은 빛이 외부로 방출되게 된다. 여기서, 초기화기간동안 발생되는 빛은 휘도에 기여하지 않은 빛으로 콘트라스트를 저하시키게 된다. 아울러, 초기화기간동안 높은 전압이 인가되면 많은 소비전력이 소모되게 된다.
따라서, 본 발명의 목적은 콘트라스트를 향상시킴과 아울러 소비전력을 저감할 수 있도록 한 플라즈마 디스플레이 패널의 구동방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 플라즈마 디스플레이 패널의 구동방법은 서브필드의 초기화기간동안 주사전극들에 제 1램프펄스를 인가하여 이전 서브필드의 서스테인기간동안 방전이 발생되지 않은 오프셀들에서 미세 방전을 일으키는 단계와, 제 1램프펄스에 이어서 주사전극들에 제 2램프펄스를 인가하여 오프셀들 및 이전 서브필드의 서스테인기간동안 방전이 발생된 온셀들에서 미세 방전을 일으키는 단계를 포함한다.
상기 제 1램프펄스 및 제 2램프펄스의 인가시 발생되는 방전에 의하여 오프셀들의 벽전하는 전압곡선(Vt close curve) 내에서 "1"의 기울기로 유동된다.
상기 서브필드들의 서스테인 기간에는 소거 펄스를 인가하지 않는다.
상기 초기화기간동안 주사전극에만 구동펄스를 인가한다.
상기 제 1램프펄스는 정극성의 전압으로 인가하고, 제 2램프펄스는 부극성의 전압으로 인가한다.
상기 제 1램프펄스 및 제 2램프펄스 각각의 절대치 전압은 서스테인기간동안 공급되는 서스테인펄스의 전압값인 서스테인전압의 2배 이하로 설정된다.
상기 제 1램프펄스 및 상기 제 2램프펄스 각각의 절대치 전합은 서스테인 전압의 3/2배 이하로 설정된다.
상기 제 1램프펄스는 기울기를 가지고 서서히 상승한다.
상기 제 2램프펄스는 기울기를 가지고 서서히 하강한다.
상기 제 1램프펄스는 오프셀들의 셀전압이 전압곡선(Vt close curve)내에 위치될 때 급격히 상승하고, 셀전압이 전압곡선 외부에 위치될 때 기울기를 가지고 서서히 상승한다.
상기 제 2램프펄스는 온셀 및 오프셀들의 셀전압이 전압곡선(Vt close curve)내에 위치될 때 급격히 하강하고, 셀전압이 전압곡선 외부에 위치될 때 기울기를 가지고 서서히 하강한다.
상기 제 1 및 제 2램프펄스에 의하여 온셀 및 오프셀들의 벽전하는 전압곡선(Vt close curve)의 중심부에 위치된다.
상기 제 1램프펄스의 제 1피크전압값과 제 2램프펄스의 절대치 제 2피크전압값은 동일하게 설정된다.
상기 제 1 및 제 2램프펄스에 의하여 온셀 및 오프셀들의 벽전하는 전압 곡선(Vt close curve)의 중심부영역에서 1사분면으로 치우치도록 위치된다.
상기 제 1램프펄스의 제 1피크전압값이 제 2램프펄스의 절대치 제 2피크전압값보다 높게 설정된다.
상기 제 1 및 제 2램프펄스에 의하여 온셀 및 오프셀들의 벽전하는 전압 곡선(Vt close curve)의 중심부영역에서 3사분면으로 치우치도록 위치된다.
상기 제 1램프펄스의 제 1피크전압값이 제 2램프펄스의 절대치 제 2피크전압값보다 낮게 설정된다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하 도 10 내지 도 24를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 10은 본 발명의 제 1실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 구동파형이다.
도 10을 참조하면, 본 발명의 제 1실시예에 의한 PDP는 전화면을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스 기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인 기간으로 나뉘어 구동된다.
여기서, 초기화기간에는 주사전극들(Y)에만 구동파형이 인가되고 그 외의 전극들(Z,X)에는 구동파형이 인가되지 않는다. 먼저, 초기화기간에는 모든 주사전극들(Y)에 정극성의 제 1램프파형(Ramp1)이 인가된다. 이 제 1램프파형(Ramp1)에 의해 이전 서브필드 기간에 서스테인 방전이 발생되지 않은 오프셀들에서 미약한 방전이 일어나 셀들 내에 벽전하들이 이동된다. 여기서, 이전 서브필드 기간에 서스테인 방전이 발생된 온셀들에서는 방전이 발생되지 않는다.
제 1램프파형(Ramp1)이 인가되었을 때 방전이 발생되는 과정을 전압곡선(Vt close curve)을 이용하여 상세히 설명하기로 한다. 먼저, 서스테인 방전이 완료된 후에 온셀들의 벽전하는 도 11과 같이 그래프의 1사분면에 위치된다. 다시 말하여, 마지막 서스테인 펄스가 주사전극(Y)에 인가되었기 때문에 서스테인 방전이 발생된 방전셀들의 벽전하는 그래프의 1사분면인 D2의 지점에 위치된다.(여기서, 본 발명에서는 종래와 같은 소거 램프파형(erase)이 인가되지 않는다) 그리고, 이전 서브필드 기간에 서스테인 방전이 발생되지 않은 오프셀들의 벽전하는 전압곡선의 중심부인 D1의 지점에 위치된다.
이후, 초기화기간에 정극성의 제 1램프파형(Ramp1)이 주사전극들(Y)에 인가된다. 주사전극들(Y)에 제 1램프파형(Ramp1)이 인가되면 온셀들의 셀전압은 도 12에 도시된 바와 같이 전압곡선 내에 위치되고, 이에 따라 온셀들에서는 제 1램프파형(Ramp1)에 의한 방전이 일어나지 않는다. 이를 위해, 제 1램프파형(Ramp1)의 최고전압값(Vp)은 온셀들내에서 방전이 일어나지 않도록 설정된다.
한편, 주사전극들(Y)에 제 1램프파형(Ramp1)이 인가되면 오프셀들의 셀전압은 도 12에 도시된 바와 같이 3사분면의 꼭지점영역을(즉, Y(+)측으로 이동) 경유하여 이동된다. 여기서, 셀전압이 3사분면의 꼭지점영역을 경유하게 되면 벽전하들은 1의 기울기로 움직인다. 따라서, D1의 지점에 위치된 벽전하들은 D3의 위치로 이동된다.
이후, 제 1램프파형(Ramp1)에 이어서 주사전극들(Y)에는 제 2램프파형(Ramp2)이 인가된다. 주사전극들(Y)에 제 2램프파형(Ramp2)이 인가되면 온셀의 셀전압은 도 13과 같이 그래프의 1사분면의 대향방전영역을(즉, Y(-)측으로 이동) 경유하여 이동된다. 여기서, 셀전압이 1사분면의 대향방전영역을 경유하게 되면 벽전하들은 2의 기울기로 움직인다. 따라서, D2지점에 위치된 벽전하들은 D4의 지점으로 이동된다.(셀전압이 1사분면의 꼭지점으로 이동되는 시간) 그리고, 셀전압이 1사분면의 꼭지점에 위치되면 벽전하들은 1의 기울기로 D1 지점까지 이동된다.
한편, 주사전극들(Y)에 제 2램프파형(Ramp2)이 인가되면 오프셀들의 셀전압은 도 13에 도시된 바와 같이 1사분면의 꼭지점영역(즉, Y(-)측으로 이동)을 경유하여 이동된다. 여기서, 셀전압이 1사분면의 꼭지점영역을 경유하게 되면 벽전하들은 1의 기울기로 움직인다. 따라서, D3의 지점에 위치된 벽전하들은 D1 지점까지 이동된다. 따라서, 초기화기간 이후에 모든 방전셀들의 벽전하는 D1의 위치로 이동된다.
여기서, D1의 위치는 전압곡선의 중심부에 위치된다. 이와 같이 모든 방전셀들의 벽전하들의 초기화기간 이후에 D1의 위치로 이동될 수 있도록 제 1램프파형(Ramp1)의 피크전압값(Vp)과 제 2램프파형(Ramp2)의 피크전압값(Vn)의 절대치는 대략 동일하게 설정된다. 여기서, 각각의 피크전압값(Vp,Vn)의 절대치 합전합은 Vtxy(어드레스전극(X)과 주사전극(Y)간에 방전이 개시되는 전압)(어드레스전극(X)에 전압인가)와 Vtyx(주사전극(Y)과 어드레스전극(X)간에 방전이 개시되는 전압)(주사전극(Y)에 전압인가)의 합전압보다 높게 설정된다. 이와 같이 각각의 피크전압값(Vp,Vn)의 절대치 합전압이 Vtxy+Vtyx의 합전압보다 높게 설정되어야 초기화기간 이후에 모든 방전셀들이 벽전하들이 D1의 위치로 이동될 수 있다. 그리고, 각각의 피크전압값(Vp,Vn)은(절대치전압) 서스테인 전압(Vs)의 2배의 이하의 전압, 예를 들어 서스테인 전압(Vs)의 대략 3/2배 이하로 설정될 수 있다.
한편, 셀전압이 3사분면의 꼭지점영역을 경유하게 되면 벽전하들은 1의 기울기로 움직인다. 따라서, D1의 지점에 위치된 벽전하들은 D3의 위치로 이동된다.
초기화기간 이후 어드레스기간에는 부극성 스캔펄스(scan)가 주사전극들(Y)에 순차적으로 인가됨과 동시에 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 이 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 벽전하가 생성된다.
한편, 어드레스기간 동안에 유지전극들(Z)에는 서스테인전압레벨(Vs)의 정극성 직류전압이 공급된다.
서스테인기간에는 주사전극들(Y)과 유지전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 그러면 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 주사전극(Y)과 유지전극(Z) 사이에 면방전 형태로 서스테인방전이 일어나게 된다.
이와 같은 본 발명에서 오프셀들의 벽전하들은 도 11 내지 도 13에 도시된 바와 같이 전압곡선에서 "1"의 기울기로 미세하게 움직인다. 따라서, 초기화기간동안 오프셀들에서 발생되는 빛을 최소화할 수 있고, 이에 따라 콘트라스트를 향상시킬 수 있다. 아울러, 제 1램프파형(Ramp1)이 인가되었을 때 온셀들에서는 방전이 발생되지 않기 때문에 초기화기간에 생성되는 빛의 양을 더 줄일 수 있다. 그리고, 본 발명에서는 종래에 비하여 낮은 전압값을 인가하여 초기화방전을 일으키기 때문에 초기화방전에 의하여 발생되는 빛이 최소화될 수 있다. 실제로, 종래에는 도 8 및 도 9와 같이 셀전압(또는 벽전하들)이 많은 경로를 이동하도록 높은 전압을 인가하여야 한다. 하지만, 본 발명에서는 도 11 내지 도 13과 같이 셀전압(또는 벽전하들)의 이동경로가 종래보다 줄어들기 때문에 낮은 전압을 인가할 수 있다.(따라서, 소비전력이 종래에 비해 저감된다) 그리고, 본 발명에서는 초기화기간동안 주사전극들(Y)에만 구동파형을 인가하기 때문에 설계의 자유도를 높일 수 있다.
도 14는 본 발명의 제 2실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 구동파형이다.
도 14를 참조하면, 본 발명의 제 2실시예에 의한 PDP는 전화면을 초기화하기 위한 초기화기간, 셀을 선택하기 위한 어드레스 기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인 기간으로 나뉘어 구동된다.
여기서, 어드레스 기간 및 서스테인 기간은 도 10에 도시된 본 발명의 제 1실시예와 동일하다. 따라서, 어드레스 기간 및 서스테인 기간의 상세한 설명은 생략하고, 초기화기간을 중점적으로 설명하기로 한다.
본 발명의 제 2실시예에 의한 초기화기간에는 주사전극들(Y)에만 구동파형이 인가되고 그 외의 전극들(Z,X)에는 구동파형이 인가되지 않는다. 먼저, 초기화기간에는 모든 주사전극들(Y)에 정극성의 제 3램프파형(Ramp3)이 인가된다. 여기서, 제 3램프파형(Ramp3)의 피크치 전압값(Vp1)은 제 3램프파형(Ramp3)에 이어서 인가되는 제 4램프파형(Ramp4)의 절대치 피크치 전압값(Vn1)보다 높게 설정된다.
제 3램프파형(Ramp3)이 주사전극들(Y)에 인가되면 이전 서브필드 기간에 서스테인 방전이 발생되지 않은 오프셀들에서 미약한 방전이 일어나 셀들 내에 벽전하들이 이동된다. 여기서, 이전 서브필드 기간에 서스테인 방전이 발생된 온셀들에서는 방전이 발생되지 않는다.
제 3램프파형(Ramp3)이 인가되었을 때 방전이 발생되는 과정을 전압곡선(Vt close curve)을 이용하여 상세히 설명하기로 한다. 먼저 서스테인 방전이 완료된 후에 온셀들의 벽전하는 도 15와 같이 그래프의 1사분면에 위치된다. 다시 말하여, 마지막 서스테인 펄스가 주사전극(Y)에 인가되었기 때문에 서스테인 방전이 발생된 방전셀들의 벽전하는 그래프의 1사분면인 D2의 지점에 위치된다.(여기서, 본 발명에서는 종래와 같은 소거 램프파형(erase)이 인가되지 않는다) 그리고, 이전 서브필드 기간에 서스테인 방전이 발생되지 않은 오프셀들의 벽전하는 전압곡선의 중심부영역에서 1사분면으로 치우치도록 E1의 지점에 위치된다.
정극성의 제 3램프파형(Ramp3)이 주사전극들(Y)에 인가되면 온셀들의 셀전압은 도 15에 도시된 바와 같이 전압곡선 내에 위치되고, 이에 따라 온셀들에서는 제 3램프파형(Ramp3)에 의한 방전이 일어나지 않는다. 이를 위해, 제 3램프파형(Ramp3)의 최고전압값(Vp1)은 온셀들내에서 방전이 일어나지 않도록 설정된다.
한편, 주사전극들(Y)에 제 3램프파형(Ramp3)이 인가되면 오프셀들의 셀전압은 도 15에 도시된 바와 같이 3사분면의 꼭지점영역을(즉, Y(+)측으로 이동) 경유하여 이동된다. 여기서, 셀전압이 3사분면의 꼭지점영역을 경유하게 되면 벽전하들은 1의 기울기로 움직인다. 따라서, E1의 지점에 위치된 벽전하들은 E2의 지점으로 이동된다.
이후, 제 3램프파형(Ramp1)에 이어서 주사전극들(Y)에는 제 4램프파형(Ramp4)이 인가된다. 여기서, 제 4램프파형(Ramp4)의 절대치 피크전압값(Vn1)은 제 3램프파형(Ramp3)의 피크전압값(Vp1)보다 낮게 설정된다. 주사전극들(Y)에 제 4램프파형(Ramp4)이 인가되면 온셀들의 셀전압은 도 16과 같이 그래프의 1사분면의 대향방전영역을(즉, Y(-)측으로 이동) 경유하여 이동된다. 여기서, 셀전압이 1사분면의 대향방전영역을 경유하게 되면 벽전하들은 2의 기울기로 움직인다. 따라서, D2지점에 위치된 벽전하들은 E3의 지점으로 이동된다.(셀전압이 1사분면의 꼭지점으로 이동되는 시간) 그리고, 셀전압이 1사분면의 꼭지점에 위치되면 벽전하들은 1의 기울기로 E1 지점까지 이동된다.
한편, 주사전극들(Y)에 제 4램프파형(Ramp4)이 인가되면 오프셀들의 셀전압은 도 16에 도시된 바와 같이 1사분면의 꼭지점영역(즉, Y(-)측으로 이동)을 경유하여 이동된다. 여기서, 셀전압이 1사분면의 꼭지점영역을 경유하게 되면 벽전하들은 1의 기울기로 움직인다. 따라서, E2의 지점에 위치된 벽전하들은 E1 지점까지 이동된다. 따라서, 초기화기간 이후에 모든 방전셀들의 벽전하는 E1의 위치로 이동된다.
여기서, 제 3램프파형(Ramp3) 및 제 4램프파형(Ramp4)의 피크전압값(Vp1,Vn1)의 절대치 합전합은 Vtxy와 Vtyx의 합전압보다 높게 설정된다. 이와 같이 각각의 피크전압값(Vp1,Vn1)의 절대치 합전압이 Vtxy+Vtyx의 합전압보다 높게 설정되어야 초기화기간 이후에 모든 방전셀들이 벽전하들이 E1의 위치로 이동될 수 있다.
한편, 본 발명의 제 2실시예에서는 제 3램프파형(Ramp3)의 피크전압값(Vp1)을 제 4램프파형(Ramp4)의 절대치 피크전압값(Vn1)보다 높게 설정하여 초기화기간 이후 모든 방전셀들의 벽전하가 전압곡선의 중심부영역에서 1사분면으로 치우치도록 설정한다. 즉, 본 발명에서는 제 3램프파형(Ramp3) 및 제 4램프파형(Ramp4)의 피크치 전압값(Vp1,Vn1)을 조정하여 초기화기간 이후 방전셀의 위치를 임의적으로 설정할 수 있다.(즉, 본 발명의 제 1실시예에서는 Vp와 Vn의 절대치 전압값을 동일하게 설정하여 초기화기간 이후 방전셀들의 벽전하가 전압곡선의 중심부에 위치되도록 한다) 따라서, 설계자는 패널의 해상도, 인치 등의 다양한 요소에 의하여 초기화기간 이후의 방전셀 위치를 설정할 수 있다.
이와 같은 본 발명에서는 오프셀들의 벽전하들이 도 15 및 도 16에 도시된 바와 같이 전압곡선에서 "1"의 기울기로 미세하게 움직인다. 따라서, 초기화기간동안 오프셀들에서 발생되는 빛을 최소화할 수 있고, 이에 따라 콘트라스트를 향상시킬 수 있다. 아울러, 제 3램프파형(Ramp3)이 인가되었을 때 온셀들에서는 방전이 발생되지 않기 때문에 초기화기간에 생성되는 빛의 양을 더 줄일 수 있다. 그리고, 본 발명에서는 종래에 비하여 낮은 전압값을 인가하여 초기화방전을 일으키기 때문에 초기화방전에 의하여 발생되는 빛이 최소화될 수 있다. 실제로, 종래에는 도 8 및 도 9와 같이 셀전압(또는 벽전하들)이 많은 경로를 이동하도록 높은 전압을 인가하여야 한다. 하지만, 본 발명에서는 도 15 및 도 16과 같이 셀전압(또는 벽전하들)의 이동경로가 종래보다 줄어들기 때문에 낮은 전압을 인가할 수 있다.(따라서, 소비전력이 종래에 비해 저감된다) 그리고, 본 발명에서는 초기화기간동안 주사전극들(Y)에만 구동파형을 인가하기 때문에 설계의 자유도를 높일 수 있다.
도 17은 본 발명의 제 3실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 구동파형이다.
도 17을 참조하면, 본 발명의 제 3실시예에 의한 PDP는 전화면을 초기화하기 위한 초기화기간, 셀을 선택하기 위한 어드레스 기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인 기간으로 나뉘어 구동된다.
여기서, 어드레스 기간 및 서스테인 기간은 도 10에 도시된 본 발명의 제 1실시예와 동일하다. 따라서, 어드레스 기간 및 서스테인 기간의 상세한 설명은 생략하고, 초기화기간을 중점적으로 설명하기로 한다.
본 발명의 제 3실시예에 의한 초기화기간에는 주사전극들(Y)에만 구동파형이 인가되고 그 외의 전극들(Z,X)에는 구동파형이 인가되지 않는다. 먼저 초기화기간에는 모든 주사전극들(Y)에 정극성의 제 5램프파형(Ramp5)이 인가된다. 여기서, 제 5램프파형(Ramp5)의 피크치 전압값(Vp2)은 제 5램프파형(Ramp5)에 이어서 인가되는 제 6램프파형(Ramp6)의 절대치 피크치 전압값(Vn2)보다 낮게 설정된다.
제 5램프파형(Ramp5)이 주사전극들(Y)에 인가되면 이전 서브필드 기간에 서스테인 방전이 발생되지 않은 오프셀들에서 미약한 방전이 일어나 셀들 내에 벽전하들이 이동된다. 여기서, 이전 서브필드 기간에 서스테인 방전이 발생된 온셀들에서는 방전이 발생되지 않는다.
제 5램프파형(Ramp5)이 인가되었을 때 방전이 발생되는 과정을 전압곡선(Vt close curve)을 이용하여 상세히 설명하기로 한다. 먼저 서스테인 방전이 완료된 후에 온셀들의 벽전하는 도 18과 같이 그래프의 1사분면에 위치된다. 다시 말하여, 마지막 서스테인 펄스가 주사전극들(Y)에 인가되었기 때문에 서스테인 방전이 발생된 방전셀들의 벽전하는 그래프의 1사분면인 D2지점에 위치된다.(여기서, 본 발명에서는 종래와 같은 소거 램프파형(erase)이 인가되지 않는다) 그리고, 이전 서브필드 기간에 서스테인 방전이 발생되지 않은 오프셀들의 벽전하는 전압곡선의 중심부영역에서 3사분면으로 치우치도록 F1의 지점에 위치된다.
정극성의 제 5램프파형(Ramp5)이 주사전극들(Y)에 인가되면 온셀들의 셀전압은 도 18에 도시된 바와 같이 전압곡선 내에 위치되고, 이에 따라 온셀들에서는 제 5램프파형(Ramp5)에 의한 방전이 일어나지 않는다. 이를 위해, 제 5램프파형(Ramp5)의 최고전압값(Vp2)은 온셀들내에서 방전이 일어나지 않도록 설정된다.
한편, 주사전극들(Y)에 제 5램프파형(Ramp5)이 인가되면 오프셀들의 셀전압은 도 18에 도시된 바와 같이 3사분면의 꼭지점영역을(즉, Y(+)측으로 이동) 경유하여 이동된다. 여기서, 셀전압이 3사분면의 꼭지점영역을 경유하게 되면 벽전하들은 1의 기울기로 움직인다. 따라서, F1의 지점에 위치된 벽전하들은 F2의 지점으로 이동된다.
이후, 제 5램프파형(Ramp5)에 이어서 주사전극들(Y)에는 제 6램프파형(Ramp6)이 인가된다. 여기서, 제 6램프파형(Ramp6)의 절대치 피크전압값(Vn2)은 제 5램프파형(Ramp5)의 피크전압값(Vp2)보다 높게 설정된다. 주사전극들(Y)에 제 6램프파형(Ramp6)이 인가되면 온셀들의 셀전압은 도 19와 같이 그래프의 1사분면의 대향방전영역(즉, Y(-)측으로 이동) 경유하여 이동된다. 여기서, 셀전압이 1사분면의 대향방전영역을 경유하게 되면 벽전하들은 2의 기울기로 움직인다. 따라서, D2의 지점에 위치된 벽전하들은 F3의 지점으로 이동된다.(셀전압이 1사분면의 꼭지점으로 이동되는 시간) 그리고, 셀전압이 1사분면의 꼭지점에 위치되면 벽전하들은 1의 기울기로 F1의 지점까지 이동된다.(여기서, 제 6램프파형(Ramp6)의 높은 절대치 피크전압값(Vn2)을 갖기 때문에 D2지점의 벽전하들은 F1의 지점까지 이동될 수 있다)
한편, 주사전극들(Y)에 제 6램프파형(Ramp6)이 인가되면 오프셀들의 셀전압은 도 19에 도시된 바와 같이 1사분면의 꼭지점영역(즉, Y(-)측으로 이동)을 경유하여 이동된다. 여기서, 셀전압이 1사분면의 꼭지점영역을 경유하게 되면 벽전하들은 1의 기울기로 움직인다. 따라서, F2의 지점에 위치된 벽전하들은 F1 지점까지 이동된다. 따라서, 초기화기간 이후에 모든 방전셀들의 벽전하는 F1의 위치로 이동된다.
여기서, 제 5램프파형(Ramp5) 및 제 6램프파형(Ramp6)의 피크전압값(Vp2,Vn2)의 절대치 합전합은 Vtxy와 Vtyx의 합전압보다 높게 설정된다. 이와 같이 각각의 피크전압값(Vp2,Vn2)의 절대치 합전압이 Vtxy+Vtyx의 합전압보다 높게 설정되어야 초기화기간 이후에 모든 방전셀들이 벽전하들이 F1의 위치로 이동될 수 있다.
한편, 본 발명의 제 3실시예에서는 제 6램프파형(Ramp6)의 절대치 피크전압값(Vn2)을 제 5램프파형(Ramp5)의 피크전압값(Vp2)보다 높게 설정하여 초기화기간 이후 모든 방전셀들의 벽전하가 전압곡선의 중심부영역에서 3사분면으로 치우치도록 설정한다. 즉, 본 발명에서는 제 5램프파형(Ramp5) 및 제 6램프파형(Ramp6)의 피크치 전압값(Vp2,Vn2)을 조정하여 초기화기간 이후 방전셀의 위치를 임의적으로 설정할 수 있다.(즉, 본 발명의 제 1실시예에서는 Vp와 Vn의 절대치 전압값을 동일하게 설정하여 초기화기간 이후 방전셀들의 벽전하가 전압곡선의 중심부에 위치되도록 한다) 따라서, 설계자는 패널의 해상도, 인치 등의 다양한 요소에 의하여 초기화기간 이후의 방전셀 위치를 설정할 수 있다.
이와 같은 본 발명에서는 오프셀들의 벽전하들이 도 18 및 도 19에 도시된 바와 같이 전압곡선에서 "1"의 기울기로 미세하게 움직인다. 따라서, 초기화기간동안 오프셀들에서 발생되는 빛을 최소화할 수 있고, 이에 따라 콘트라스트를 향상시킬 수 있다. 아울러, 제 5램프파형(Ramp5)이 인가되었을 때 온셀들에서는 방전이 발생되지 않기 때문에 초기화기간에 생성되는 빛의 양을 더 줄일 수 있다. 그리고, 본 발명에서는 종래에 비하여 낮은 전압값을 인가하여 초기화방전을 일으키기 때문에 초기화방전에 의하여 발생되는 빛이 최소화될 수 있다. 실제로, 종래에는 도 8 및 도 9와 같이 셀전압(또는 벽전하들)이 많은 경로를 이동하도록 높은 전압을 인가하여야 한다. 하지만, 본 발명에서는 도 18 및 도 19와 같이 셀전압(또는 벽전하들)의 이동경로가 종래보다 줄어들기 때문에 낮은 전압을 인가할 수 있다.(따라서, 소비전력이 종래에 비해 저감된다) 그리고, 본 발명에서는 초기화기간동안 주사전극들(Y)에만 구동파형을 인가하기 때문에 설계의 자유도를 높일 수 있다.
한편, 본 발명의 제 1 내지 제 3실시예에 도시된 구동파형들은 다양한 형태로 변형될 수 있다. 예를 들어, 본 발명의 제 1실시예에 의한 구동파형은 도 20과 같은 형태로 변환될 수 있다.
도 20을 참조하면, 제 1램프파형(Ramp1)은 제 1전압(V1)까지 급격히 상승한 후 제 1전압(V1)으로부터 제 1램프파형(Ramp1)의 피크전압(Vp)까지 기울기를 가지고 서서히 상승한다. 여기서, 제 1전압(V1)의 전압값은 도 12에서 오프셀의 벽전하 D1의 셀전압이 전압곡선 내에 위치되는 전압으로 설정된다. 즉, 제 1램프파형(Ramp1)은 방전이 발생되지 않는 제 1전압(V1)까지 급격히 상승하고, 방전이 발생되는 제 1전압(V1) 이상의 전압으로부터는 기울기를 가지고 서서히 상승된다.(미세방전 발생) 이와 같이 제 1램프파형(Ramp1)이 제 1전압(V1)까지 급격히 상승되면 제 1램프파형(Ramp1)의 인가시간을 단축시킬 수 있다.
그리고, 제 2램프파형(Ramp2)은 부극성의 제 2전압(V2)까지 급격히 하강한 후 제 2전압(V2)으로부터 제 2램프파형(Ramp2)의 피크전압(Vn)까지 기울기를 가지고 서서히 하강한다. 여기서, 제 2전압(V2)의 전압값은 도 13에서 온셀의 벽전하 D2 및 오프셀의 벽전하 D3의 셀전압이 전압곡선 내에 위치되는 전압으로 설정된다. 즉, 제 2램프파형(Ramp2)은 방전이 발생되지 않는 제 2전압(V2)까지 급격히 하강하고, 방전이 발생되는 제 2전압(V2) 이하의 전압으로부터는 기울기를 가지고 서서히 하강된다.(미세방전 발생) 이와 같이 제 2전압(V2)까지 급격히 하강되면 제 2램프파형(Ramp2)의 인가시간을 단축시킬 수 있다.
마찬가지로, 제 2실시예에 의한 제 3램프파형(Ramp3) 및 제 4램프파형(Ramp4)도 방전셀에서 전압이 발생되지 않는 전압까지 급격히 상승시키고, 방전이 발생되는 전압으로부터 서서히 하강시킴으로써 제 3램프파형(Ramp3) 및 제 4램프파형(Ramp4)의 인가시간을 단축시킬 수 있다. 즉, 도 21과 같이 제 3램프파형(Ramp3)은 제 3전압(V3)까지 급격히 상승한 후 제 3전압(V1)으로부터 제 3램프파형(Ramp3)의 피크전압(Vp1)까지 기울기를 가지고 서서히 상승한다. 여기서, 제 3전압(V3)의 전압값은 도 15에서 오프셀의 벽전하 E1의 셀전압이 전압곡선 내에 위치되는 전압으로 설정된다.
그리고, 제 4램프파형(Ramp4)은 부극성의 제 4전압(V4)까지 급격히 하강한 후 제 4전압(V4)으로부터 제 4램프파형(Ramp4)의 피크전압(Vn1)까지 기울기를 가지고 서서히 하강한다. 여기서, 제 4전압(V4)의 전압값은 도 16에서 온셀의 벽전하 D2 및 오프셀의 벽전하 E2의 셀전압이 전압곡선 내에 위치되는 전압으로 설정된다.
아울러, 본 발명의 제 3실시예에 의한 제 5 및 제 6램프파형(Ramp5,Ramp6)도 방전셀에서 전압이 발생되지 않는 전압까지 급격히 상승 또는 하강하고, 방전이 발생되는 전압으로부터 서서히 상승 또는 하강됨으로써 제 5 및 제 6램프파형(Ramp5,Ramp6)의 인가시간을 단축시킬 수 있다.
즉, 도 22와 같이 제 5램프파형(Ramp5)은 제 5전압(V5)까지 급격히 상승한 후 제 5전압(V5)으로부터 제 5램프파형(Ramp5)의 피크전압(Vp2)까지 기울기를 가지고 서서히 상승한다. 여기서, 제 5전압(V5)의 전압값은 도 18에서 오프셀의 벽전하 F1의 셀전압이 전압곡선 내에 위치되는 전압으로 설정된다.
그리고, 제 6램프파형(Ramp6)은 부극성의 제 6전압(V6)까지 급격히 하강한 후 제 6전압(V6)으로부터 제 6램프파형(Ramp6)의 피크전압(Vn2)까지 기울기를 가지고 서서히 하강한다. 여기서, 제 6전압(V6)의 전압값은 도 19에서 온셀의 벽전하 D2 및 오프셀의 벽전하 F2의 셀전압이 전압곡선 내에 위치되는 전압으로 설정된다.
아울러 본 발명의 실시예에 의한 구동파형은 더욱 다양하게 변형될 수 있다. 예를 들어, 도 23과 같이 제 3램프파형(Ramp3)은 서서히 기울기를 가지고 상승하고, 제 4램프파형(Ramp4)은 제 4전압(V4)까지 급격히 하강됨과 아울러 제 4전압(V4) 이하의 전압으로부터 제 4램프파형(Ramp4)의 피크전압(Vn1)까지 기을기를 가지고 서서히 하강할 수 있다. 이와 같이 제 3 및 제 4램프파형(Ram3,Ramp4)이 인가되어도 본 발명의 제 2실시예와 비하여 파형 인가시간이 단축된다.(여기서, 제 4램프파형(Ramp4)이 급격히 상승하고, 제 3램프파형(Ramp3)이 기울기를 가지고 서서히 하강할 수 있다)
또한, 도 24와 같이 제 5램프파형(Ramp5)은 제 5전압(V5)까지 급격히 상승함과 아울러 제 5전압(V5) 이상의 전압으로부터 제 5램프파형(Ramp5)의 피크전압(Vp2)까지 기울기를 가지고 서서히 상승하고, 제 6램프파형(Ramp6)은 기저전(GND)으로부터 서서히 하강할 수 있다. 또한 동일하게 본 발명의 제 1실시예에 의한 구동파형(Ramp1,Ramp2) 중 어느 하나의 구동파형만이 급격히 상승 또는 하강할 수 있다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널의 구동방법에 의하면 초기화기간동안 이전 서브필드기간에 방전이 발생되지 않은 오프셀들의 벽전하를 전압곡선에서 "1"의 기울기로 미세하게 유동시키면서 오프셀을 초기화한다. 이와 같이 적압곡선내에서 오프셀의 벽전하가 "1"의 기울기로 미세하게 유동되면 초기화기간동안 오프셀에서 발생되는 빛의 양을 최소화할 수 있고, 이에 따라 콘트라스트를 향상시킬 수 있다. 아울러, 온셀들에서는 초기화기간동안 하강램프펄스에 의한 방전만이 발생되기 때문에 초기화기간에 생성되는 빛의 양을 더 줄일 수 있다. 그리고, 본 발명에서는 초기화기간동안 주사전극들에만 구동파형을 인가하기 때문에 설계의 자유도를 높일 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도.
도 2는 한 프레임에 포함된 서브필드의 휘도가중치의 일례를 나타내는 도면.
도 3은 서브필드의 기간동안 전극들에 인가되는 구동파형을 나타내는 파형도.
도 4는 어드레스 방전이 발생된 방전셀에서 벽전하의 위치를 나타내는 도면.
도 5는 도 4에 도시된 벽전하에 서스테인 펄스가 공급되었을 때 서스테인 방전이 발생되는 과정을 나타내는 도면.
도 6은 도 5의 서스테인 방전에 의하여 형성된 벽전하의 위치를 나타내는 도면.
도 7은 소거펄스의 의하여 벽전하가 이동되는 과정을 나타내는 도면.
도 8은 도 3에 도시된 상승 램프파형에 의하여 벽전하가 이동되는 과정을 나타내는 도면.
도 9는 도 3에 도시된 하강 램프파형에 의하여 벽전하가 이동되는 과정을 나타내는 도면.
도 10은 본 발명의 제 1실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
도 11은 이전 서브필드의 서스테인 기간에 방전이 발생된 온셀 및 방전이 발생되지 않은 오프셀들의 벽전하의 위치를 나타내는 도면.
도 12는 도 10에 도시된 상승램프파형에 의하여 벽전하가 이동되는 과정을 나타내는 도면.
도 13은 도 10에 도시된 하강램프파형에 의하여 벽전하가 이동되는 과정을 나타내는 도면.
도 14는 본 발명의 제 2실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
도 15는 도 14에 도시된 상승램프파형에 의하여 벽전하가 이동되는 과정을 나타내는 도면.
도 16은 도 14에 도시된 하강램프파형에 의하여 벽전하가 이동되는 과정을 나타내는 도면.
도 17은 본 발명의 제 3실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
도 18은 도 17에 도시된 상승램프파형에 의하여 벽전하가 이동되는 과정을 나타내는 도면.
도 19는 도 17에 도시된 하강램프파형에 의하여 벽전하가 이동되는 과정을 나타내는 도면.
도 20은 본 발명의 제 4실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
도 21은 본 발명의 제 5실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
도 22은 본 발명의 제 6실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
도 23은 본 발명의 제 7실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
도 24은 본 발명의 제 8실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 상부기판 12Y,12Z : 투명전극
14,22 : 유전체층 16 : 보호막
18 : 하부기판 24 : 격벽
26 : 형광체층

Claims (17)

  1. 한 프레임이 다수의 서브필드를 포함하는 플라즈마 디스플레이 패널의 구동방법에 있어서,
    상기 서브필드의 초기화기간동안 주사전극들에 제 1램프펄스를 인가하여 이전 서브필드의 서스테인기간동안 방전이 발생되지 않은 오프셀들에서 미세 방전을 일으키는 단계와,
    상기 제 1램프펄스에 이어서 상기 주사전극들에 제 2램프펄스를 인가하여 상기 오프셀들 및 상기 이전 서브필드의 서스테인기간동안 방전이 발생된 온셀들에서 미세 방전을 일으키는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  2. 제 1항에 있어서,
    상기 제 1램프펄스 및 제 2램프펄스의 인가시 발생되는 방전에 의하여 상기 오프셀들의 벽전하는 전압곡선(Vt close curve) 내에서 "1"의 기울기로 유동되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  3. 제 1항에 있어서,
    상기 서브필드들의 서스테인 기간에는 소거 펄스를 인가하지 않는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  4. 제 1항에 있어서,
    상기 초기화기간동안 상기 주사전극에만 구동펄스를 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  5. 제 1항에 있어서,
    상기 제 1램프펄스는 정극성의 전압으로 인가하고, 제 2램프펄스는 부극성의 전압으로 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  6. 제 5항에 있어서,
    상기 제 1램프펄스 및 상기 제 2램프펄스 각각의 절대치 전압은 상기 서스테인기간동안 공급되는 서스테인펄스의 전압값인 서스테인전압의 2배 이하로 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  7. 제 6항에 있어서,
    상기 제 1램프펄스 및 상기 제 2램프펄스 각각의 절대치 전압은 상기 서스테인 전압의 3/2배 이하로 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  8. 제 5항에 있어서,
    상기 제 1램프펄스는 기울기를 가지고 서서히 상승하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  9. 제 5항에 있어서,
    상기 제 2램프펄스는 기울기를 가지고 서서히 하강하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  10. 제 5항에 있어서,
    상기 제 1램프펄스는 상기 오프셀들의 셀전압이 전압곡선(Vt close curve)내에 위치될 때 급격히 상승하고, 상기 셀전압이 전압곡선 외부에 위치될 때 기울기를 가지고 서서히 상승하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  11. 제 5항에 있어서,
    상기 제 2램프펄스는 상기 온셀 및 오프셀들의 셀전압이 전압곡선(Vt close curve)내에 위치될 때 급격히 하강하고, 상기 셀전압이 전압곡선 외부에 위치될 때 기울기를 가지고 서서히 하강하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  12. 제 5항에 있어서,
    상기 제 1 및 제 2램프펄스에 의하여 온셀 및 오프셀들의 벽전하는 전압곡선(Vt close curve)의 중심부에 위치되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  13. 제 12항에 있어서,
    상기 제 1램프펄스의 제 1피크전압값과 상기 제 2램프펄스의 절대치 제 2피크전압값은 동일하게 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  14. 제 5항에 있어서,
    상기 제 1 및 제 2램프펄스에 의하여 온셀 및 오프셀들의 벽전하는 전압 곡선(Vt close curve)의 중심부영역에서 1사분면으로 치우치도록 위치되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  15. 제 14항에 있어서,
    상기 제 1램프펄스의 제 1피크전압값이 상기 제 2램프펄스의 절대치 제 2피크전압값보다 높게 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  16. 제 5항에 있어서,
    상기 제 1 및 제 2램프펄스에 의하여 온셀 및 오프셀들의 벽전하는 전압 곡선(Vt close curve)의 중심부영역에서 3사분면으로 치우치도록 위치되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  17. 제 16항에 있어서,
    상기 제 1램프펄스의 제 1피크전압값이 상기 제 2램프펄스의 절대치 제 2피크전압값보다 낮게 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
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