KR100491484B1 - 집적 회로 장치용 게이트 층 스택의 제조 방법 - Google Patents

집적 회로 장치용 게이트 층 스택의 제조 방법 Download PDF

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Abstract

집적 반도체 회로에 트랜지스터용의 구조화된 게이트 층 스택(10)을 제조하는 경우, 하부 게이트 층(3)과 상부 게이트 층(5)이 디포짓된다. 2개의 층들은 래터럴로 구조화된다. 폴리실리콘으로 이루어진 하부 게이트 층(5)은 항상 산화되어서, 그 측벽 근처에서 내방 확산된 외부 이온들이 공간적으로 산화물(13)에 결합된다. 상부 게이트 층(5)이 텅스텐으로 이루어지면, 산화 시에 이것이 손상될 수 있고 게이트 층 스택(10)의 도전성이 저하될 수 있다. 산화 전에 상부 게이트 층(5)에 디포짓된 측벽 커버링(9)은, 측벽 산화물(13)이 측면으로부터 측벽 커버링의 내부면(8)까지 보다 더 깊게 게이트 층 스택(10)내로 성장될 때, 텅스텐을 산화로부터 보호하지 못한다. 본 발명에 따라 하부 게이트 층(3)의 구조화를 2개의 별도의 프로세스 단계로 나누고, 상기 단계들 사이에서 측벽 커버링(9)이 형성된다. 이로 인해, 측벽 커버링(9)이 하부 게이트 층(3)내에 까지 연장되고, 측벽 산화물(13)이 내부로 과도하게 성장할 때도 텅스텐 산화를 방지한다.

Description

집적 회로 장치용 게이트 층 스택의 제조 방법{Method for fabricating a gate layer stack for an integrated circuit arrangement}
본 발명은
a) 반도체 기판을 제공하는 단계,
b) 상기 반도체 기판 상에 게이트 산화물 층을 형성하는 단계,
c) 하부 게이트 층을 디포짓하는 단계,
d) 상기 하부 게이트 층 보다 높은 도전성의 상부 게이트 층을 디포짓하는 단계,
e) 적어도 상부 게이트 층을 구조화하는 단계,
f) 측벽 커버링을 형성하기 위해 구조화된 상부 게이트 층의 적어도 측벽 상에 보호층을 디포짓하는 단계,
g) 적어도 게이트 산화물 층에 도달할 때까지 게이트 층 스택을 부가로 구조화는 단계를 상기 순서로 포함하는 집적 회로 장치용의 구조화된 게이트 층 스택의 제조 방법에 관한 것이다.
본 발명은 또한 반도체 기판 및 그 위에 배치된 구조화된 게이트 층 스택을 포함하며, 상기 게이트 층 스택은 반도체 기판 상의 게이트 산화물 층위에 배치된 하부 게이트 층 및, 상기 하부 게이트 층 보다 높은 도전성의 상부 게이트 층을 갖고, 상기 구조화된 게이트 층 스택은 측벽 커버링을 가지며, 상기 측벽 커버링은 상부 게이트 층의 적어도 측벽을 커버하고 그 하부 에지는 게이트 산화물 층 상부에서 게이트 산화물 층과 일정한 간격을 두고 배치되는 집적 회로 장치에 관한 것이다.
집적 반도체 회로의 제조 시에, 반도체 기판 상에 트랜지스터, 통상적으로 MOSFET(metal oxide semiconductor field effect transistor)가 제조된다. 그것의 형성을 위해 다수의 층들의 시퀀스가 반도체 기판의 전표면에 디포짓된 다음, 리소그래픽 마스크 노출에 후속하는 에칭 프로세스에 의해 래터럴로 구조화된다. MOSFET는 반도체 기판 내로 주입된 소오스 전극들 사이에 게이트 전극을 갖는다. 상기 게이트 전극은 기판 상에 있는 게이트 산화물 상부에 층 스택으로서 형성된다. 게이트 층 스택은 대개 폴리실리콘으로 이루어진 하부 게이트 층, 및 폴리실리콘 보다 높은 도전성을 가지며 종종 텅스텐 규화물로 이루어지는 상부 게이트 층을 갖는다. 상기 상부 게이트 층 위에 대개 하나의 커버층이 배치된다. 상기 커버층은 에칭 프로세스 동안 층 스택의 커버된 표면 영역을 보호한다. 상부 게이트 층은 워드 라인의 형태로 구조화된 층 스택의 도전성을 래터럴 방향으로 전체적으로 상승시키기 위해 필요하다. DRAM(dynamic random access memory)에서 상기 상부 게이트 층은 텅스텐 규화물로 제조되지만, 상기 텅스텐 규화물은 도전성의 제한된 상승만을 가져온다. 로직 트랜지스터의 게이트 전극에서, 상부 게이트 층은 부분적으로 폴리실리콘의 규화에 의해 형성된다. 그러나, 메모리 영역 및 로직 영역을 가지며, 트랜지스터들이 메모리 영역에서 쌍으로 서로 작은 간격을 두고 공동 소오스/드레인 전극을 가지도록 제조되는 반도체 회로의 제조 시에, 상부 게이트 층의 형성을 위한 폴리실리콘의 추후 규화는 프로세스 기술상의 이유로 불가능하다.
따라서, 집적 회로의 메모리 영역에서 트랜지스터의 상부 게이트 층은 점점 더 자주 텅스텐 규화물 보다 큰 도전성을 가진 금속 텅스텐으로 제조된다. 그러나, 텅스텐은 350℃ 이상의 온도에서 극소량의 산소에서도 이미 부분적으로 휘발성 산화텡스텐을 형성한다는 단점을 갖는다. 또한, 700℃ 미만의 온도에서 텅스텐 함유 화합물이 수소 함유 분위기에서 증발할 위험이 있다. 이로 인해, 텅스텐으로 이루어진 상부 게이트 층이 침식되고 게이트 전극의 도전성이 저하된다. 텅스텐의 산화 위험은 특히 에칭 후, 게이트 층 스택의 래터럴 구조화 후에, 폴리실리콘 내로 들어오는 이온 또는 그 밖의 불순물을 공간적으로 결합하여 게이트 전극의 질을 보장하기 위해, 폴리실리콘으로 이루어진 하부 층의 측벽이 산소 함유 분위기에서 산화될 때, 생긴다.
상기 측벽 산화와 동시에, 반도체 기판 상에서 게이트 구조물에 의해 커버되는 표면 영역 사이에 이산화실리콘층이 형성되거나 또는 더 강화된다. 이산화실리콘으로 이루어진 상기 표면 영역은 누설 전류의 발생을 막기 위해 사용된다. 산화 프로세스의 종료 후에, 구조화된 게이트 층 스택이 일치하는 질화물 층으로 커버된 다음, 상기 질화물 층이 이방성으로 기판 표면에 대해 수직인 방향으로 에칭됨으로써, 측벽에만 게이트 층 스택이 남게 하는 방식으로 스페이서가 형성된다. 이로 인해, 게이트 전극, 즉 커버층에 의해 보호되는 상부 게이트 층을 가진 게이트 전극이 측면 방향으로도 보호된다.
측벽 산화 동안에는 상기 스페이서가 존재하지 않는다. 상부 게이트 층이 텅스텐으로 이루어지면, 이것은 산화 시에 침식된다. 따라서, 게이트 전극이 쓸모 없게 될 것이다.
미국 특허 제 6,107,171호에는 각각의 측벽 상에 2개의 상이한 보호층이 제공되어 있는, 구조화된 게이트 층 스택의 제조 방법이 공지되어 있다. 내부 보호층은 측벽 산화 동안 텅스텐의 산화를 방지하기 위해 사용된다. 외부 보호층은 스페이서의 기능을 한다. 즉, 소오스 및 드레인 전극의 주입 전에 게이트 전극 하부의 채널 영역에 대한 상기 전극 주입의 충분한 래터럴 간격을 보장하기 위한 스페이서의 기능을 한다. 내부 보호층은 텅스텐으로 이루어진 상부 게이트 층의 산화를 방지해야 하지만, 동시에 폴리실리콘으로 이루어진 하부 게이트 층의 측벽 산화를 수행해야 한다. 따라서, 상기 간행물에 개시된 방법에서는 먼저, 상부 게이트 층(커버층 및 얇은 중간층과 함께)을 에칭한 다음, 제 1 내부 보호층을 제공하고 제 1 측벽 커버링에 대해 구조화한다. 그리고 나서, 폴리실리콘으로 이루어진 하부 게이트 층을 구조화한다. 이 때, 커버층 및 제 1 스페이서는 에칭 마스크로서 사용된다. 이것들은 폴리실리콘의 측벽 산화 동안 텅스텐 함유 상부 게이트 층을 둘러싸서, 텅스텐으로 이루어진 상부 층의 측벽을 보호한다.
상기 방법은 산화 프로세스의 지속 시간에 따라 그리고 제 1 스페이서의 폭에 따라 텅스텐 산화에 대한 확실한 보호가 모든 경우에 이루어지지는 않는다는 단점을 갖는다. 측벽 산화가 측면으로부터 텅스텐 층의 측벽 커버링의 내부면까지 보다 더 내부로 폴리실리콘 내로 연장되는 산화물 층을 야기하면, 형성된 이산화실리콘이 텅스텐으로 이루어진 상부 게이트 층의 하부면에 까지 이른다. 텅스텐 디포짓 시에 폴리실리콘과의 화학적 반응을 방지하기 위해 종종 사용되는 예컨대 질화텅스텐으로 이루어진 중간층이 상기 게이트 층 하부에 배치됨에도 불구하고, 여전히 텅스텐의 산화가 가능하다. 왜냐하면, 온도 상승을 필요로 하는 후속 단계에서 텅스텐으로부터 질화텅스텐으로의 층 시퀀스로부터 주로 텅스텐으로 이루어진 하나의 공동 층이 생기고, 상기 층의 규화물 함량은 하부로부터 상부로 연속해서 감소하기 때문이다. 상기 층은 그 하부면에 많은 량의 텅스텐을 포함하고, 상기 텅스텐은 측벽 산화물에 닿을 때 하부로부터 산화에 노출된다.
따라서, 이러한 산화를 방지하기 위해 텅스텐의 측벽 커버링이 매우 큰 폭으로 설계되거나 또는 산화 프로세스가 매우 짧은 지속 시간만 수행되어야 한다. 그러나, 이로 인해 측벽에 대해 약간 큰 간격으로 배치된 불순물 및 이온이 공간적으로 결합되지 않고 반도체 기판 내로의 누설 전류가 더 이상 확실하게 방지되지 않는다.
본 발명의 과제는 하부 게이트 층의 측벽이 양호하게 보호되면서 상부 게이트 층의 도전성이 저하되지 않게 하는 것이다.
상기 과제는 방법과 관련해서, 하부 게이트 층이 단계 e)와 f)사이에서 그 두께의 상부 부분이 구조화되고, 단계 f)에서 그 두께의 상부 부분이 보호층으로 커버되며, 단계 g)에서 그 두께의 하부 부분만이 구조화됨으로써 해결된다.
단계 e)와 f) 사이에서 하부 게이트 층은 그 두께의 상부 부분이 구조화되고, 단계 f)에서 상기 상부 부분이 보호층으로 커버되며, 단계 g)에서 그 두께의 나머지 하부 부분만이 구조화된다.
본 발명에 따라 하부 게이트 층의 에칭은 하부 게이트 층의 두께의 일부만이 구조화되는 2개의 부분 단계로 나눠지고, 보호층, 즉 측벽 커버링의 형성 단계가 상기 2개의 부분 단계 사이에 포함된다. 그 결과, 형성된 측벽 커버링이 하부 게이트 층 보다 높은 또는 하부 게이트 층 보다 낮은 높이로 끝나지 않고 하부 게이트 층의 높이로 끝나게 된다. 이로 인해, 산화 지속 시간이 길 때도 측벽 커버링의 하부에 형성된 산화물이 상부 게이트 층에 이르지 않게 된다.
구조화 단계 e)동안, 상부 게이트 층 및 하부 게이트 층 두께의 상부 부분 그리고, 존재한다면, 그 사이에 놓인 배리어 층 및 최상부에 놓인, 예컨대 질화물로 이루어진 커버층이 에칭된다. 이 경우, 게이트 전극은 하부 게이트 층의 하부 부분과 게이트 산화물 층을 제외하고 구조화된다. 그리고 나서, 집적 회로 장치는 예컨대 질화실리콘으로 이루어진 얇은, 일치하는 보호층으로 커버된다. 후속하는 이방성 에칭 프로세스에 의해, 구조화된 게이트 전극의 측벽 위를 제외하고 보호층이 제거된다. 본 발명에 따른 방법에 의해, 형성된 측벽 커버링이 상부 게이트 층 하부면 아래의 높이까지 또는, 존재한다면, 배리어층 하부면 아래의 높이까지 연장된다. 측벽 커버링은 폴리실리콘으로 이루어진 하부 게이트 층 내로 연장된다. 후속해서 게이트 층 스택의 나머지 구조화에 의해 하부 게이트 층 두께의 하부 부분이 구조화되면, 하부 게이트 층은 형성된 측벽 커버링 아래의 높이에서만 측면으로부터 접근 가능하다. 따라서, 측벽 산화의 경우 폴리실리콘 층의 하부 영역만이 이산화실리콘으로 변환되고, 이산화실리콘은 폴리실리콘 내로 성장한다(대략 동일한 질량으로 외부로).
본 발명에 따른 방법에 의해, 폴리실리콘 내로 성장한 이산화실리콘이 더 이상 상부 게이트 층 또는 배리어 층의 하부면에 도달하지 않는데, 그 이유는 이것이 적어도 폴리실리콘층 두께의 상부 부분과 성장한 산화실리콘의 높이 차에 의해 부가로 제거되기 때문이다. 이로 인해, 폴리실리콘과 이산화실리콘 사이의 경계가 측벽 커버링의 층 두께를 지나 측면으로 확대되는 경우에도 텅스텐 함유 상부 게이트 전극의 산화가 확실하게 방지된다. 따라서, 측벽 산화의 지속시간이 단축될 필요가 없다.
바람직하게는 단계 e)후에 상부 게이트 층을 구조하기 위한 에천트가 하부 게이트 층을 구조화하기 위한 에천트로 교체되고, 상기 에천트에 의해 하부 게이트 층 두께의 상부 부분이 구조화된다. RIE(반응성 이온 에칭; Reactive Ion Etching)-프로세스에 의한 이방성 건식 에칭의 경우, 동일한 에칭 챔버 내에서 에칭이 수행되기는 하지만, 상부 게이트 층의 구조화를 위한 에천트의 공급이 종료되고 그 대신에 하부 게이트 층을 구조화하기 위한 다른 에천트가 공급된다. 따라서, 상부 게이트 층을 에칭하는 에칭 프로세스를 단순히 연장하는 방법(이는 오버 에칭이라 하며, 계단형 부분에서도 상부 게이트 층의 완전한 제거를 보장하기 위해서만 사용된다)과는 다르다.
바람직하게는 게이트 층 스택이 건식 에칭에 의해 구조화되고 단계 e)후에 에천트 염소가 브롬 수소로 대체된다. 염소는 산소와 함께 폴리실리콘에 대해 선택적으로 질화물 및 금속층 또는 금속 규화물 층의 에칭을 위해 적합한 한편, 후자는 브롬 수소(HBr)에 의해 에칭될 수 있다.
바람직하게는 단계 h)에서 측벽 커버링의 하부 에지 아래에서 하부 게이트 층의 측벽이 산화된다. 이로 인해, 하부 게이트 층 두께의 하부 부분 상부에 있는 측벽 커버링을 형성하는 보호층의 하부 에지의 높이에까지, 즉 게이트 산화물 층의 근처에서만 측벽 산화물이 형성된다. 본 발명에 따른 방법에서는 텅스텐 산화가 나타나지 않을 수 있기 때문에, 산화 프로세스가 측벽 산화물이 필요한 두께로 형성되기에 충분할 정도로 오래 수행될 수 있다. 보호층의 서로를 향한 내부면 사이의 측벽 산화물이 게이트 층 스택의 양 측면에서 부분적으로 상부로 상부 게이트 층의 방향으로 성장하는 경우에도, 하부 게이트 층 내로 들어온 보호층이 텅스텐 또는 텅스텐 규화물과 산소의 접촉을 방지한다.
바람직하게는 단계 d)와 e) 사이에 커버층이 디포짓되고 단계 f)에서 보호층이 10 nm 보다 적은 두께로 디포짓된다. 상부 또는 하부 게이트 층과 비등한 또는 더 큰 두께를 가진 질화물 함유 커버층의 사용은 공지되어 있다. 그러나, 본 발명에 따라 하부로 하부 게이트 층 내로 연장된 보호층으로 인해, 보호층 자체가 매우 얇게, 예컨대 10 nm 또는 5 nm 보다 더 얇게 디포짓될 수 있다. 상부면 상에서 보호층의 사용 후 충분히 두꺼운 커버층이 하부 게이트 층의 나머지 구조화 동안 게이트 층 스택을 보호한다. 동시에 매우 얇은 보호층은 산화 방지 기능을 확실하게 수행하는데, 그 이유는 그것이 하부 게이트 층 내로 충분히 깊게 도달하기 때문이다. 상기 보호층은 그 두께와 무관하게 상부 게이트 층을 산화로부터 보호할 뿐만 아니라 동시에 세척제 또는 에천트의 사용으로 인해 디포짓되고 에치백된 폴리머에 의한 변동으로부터 보호한다.
바람직하게는, 단계 h)후에 측벽 커버링 및 산화물과 더불어 스페이서가 형성된다. 이것은 종래의 방식으로 전체 게이트 층 스택의 높이에 걸쳐 형성되고, 특히 경계 없는(borderless) 콘택 구조로 메모리 트랜지스터가 쌍으로 배치된 경우 후속하는 소오스/드레인 콘택 에칭 시에 게이트 층 스택의 보호를 위해 사용된다.
전술한 집적 회로장치와 관련해서 본 발명에 기초가 되는 과제는 측벽 커버링이 하부 게이트 층 두께의 상부 부분에서 그 측벽을 커버하고 측벽 커버링의 하부 에지는 하부 게이트 층 두께의 나머지 하부 부분에 상응하는 게이트 산화물 층위의 높이로 배치되고, 상기 산화물은 측면 방향으로 측벽 커버링의 내부면 보다 더 깊게 하부 게이트 층 내로 연장되며, 상기 산화물은 하부 게이트 층 두께의 상부 부분 보다 작은 구간만큼 측벽 커버링의 내부면을 지나 더 깊게 하부 게이트 층 내로 연장됨으로써 달성된다.
모든 게이트 층 위로 연장되지 않는 측벽 커버링을 갖는 게이트 층 스택을 가진 종래의 회로 장치에서는 게이트 상부 층의 상부에 있는 측벽 커버링의 하부 에지가 그것에 대해 정확히 하부 게이트 층 두께에 상응하는 간격을 두고 배치된다. 따라서, 하부 게이트 층의 전체 측벽이 노출되고 산화 시에 산화될 것이다. 하부 게이트 층의 상부면에는 산화물이 측면으로부터 폴리실리콘 내로 성장할 것이며 성장 후에 그 위에 놓인 측벽 커버링의 층 두께를 지나 텅스텐 함유 상부 게이트 층 또는 배리어 층의 하부면에 도달될 것이다. 거기서부터 텅스텐이 산화되고 게이트 전극이 손상될 것이다.
따라서, 본 발명에 따라 측벽 커버링이 부가로 하부 게이트 층의 상부 부분을 커버하므로, 측벽 커버링의 하부 에지가 하부 게이트 층 두께 보다 작은 간격 만큼 게이트 산화물 층으로부터 제거된다. 이러한 방식으로 형성된 집적 회로 장치의 게이트 전극에서는 게이트 전극의 도전성에 중요한 상부 게이트 층이 산화에 의해 손상되지 않고 동시에 외부 이온이 하부 게이트 층의 측벽 근처에서 확실하게 산화 주변으로 결합되므로써 공간적으로 고정된다. 이렇게 형성된 게이트 전극은 완벽하게 동작한다.
하부 게이트 층의 측벽은 산화물에 대한 측벽 커버링 하부에서 산화된다. 본 발명에 따라 산화물은 측면 방향으로 측벽 커버링의 내부면 까지 보다 더 깊게 하부 게이트 층 내로 연장된다. 따라서, 좌우 측벽 산화물의 서로를 향한 내부면의 간격은 좌우 측벽 커버링의 서로를 향한 측면의 간격 보다 작을 수도 있다. 하부 게이트 층 내로 연장된 측벽 커버링에 의해 얻어지는, 측벽 산화물과 상부 게이트 층 사이의 높이 차로 인해, 상부 게이트 층이 실제의 배리어 층과 마찬가지로 어떤 경우에도 산화되지 않는다.
본 발명에 따라 특히 산화물이 하부 게이트 층 두께의 상부 부분 보다 작은 구간만큼 측벽 커버링의 내부면을 지나 더 깊게 하부 게이트 층 내로 연장된다. 상기 실시예에 따라 구조적 이유로 인한 상부 게이트 전극의 산화는 완전히 배제된다. 성장된 측벽 산화물이 그 위에 배치된 측벽 커버링의 두께를 상부로 초과한 후에 내부로 향한 것과 동일한 성장률로 성장된다고 가정하는 경우에도 측벽 산화물의 두께는, 상기 산화물이 상부 게이트 층의 하부면에 도달하여 텅스텐 산화물을 형성하기에는 너무 작다.
게이트 산화물 층위의 측벽 커버링의 하부 에지의 높이는 바람직하게는 하부 게이트 층 두께의 10 내지 90 %이다. 게이트 산화물 층위의 상기 하부 에지의 높이는 하부 게이트 층 두께 보다 적어도 10 nm 더 작은 것이 특히 바람직하다. 이 실시예는 측벽 산화물이 매우 두꺼운 경우에도 게이트 층 시퀀스의 높은 도전성을 허용한다.
바람직하게는 하부 게이트 층이 폴리실리콘으로 이루어지고 상부 게이트 층이 텅스텐으로 이루어진다. 상기 측벽 커버링은 바람직하게는 질화물, 특히 실리콘 질화물로 이루어진다.
게이트 층 스택은 상부 게이트 층과 하부 게이트 층 사이에 얇은 배리어 층을 가지며, 상기 배리어 층의 측벽은 측벽 커버링에 의해 커버되는 것이 바람직하다. 이러한 배리어 층은 통상적으로 텅스텐 질화물, 티탄 질화물 또는 탄탈 질화물로 이루어지고, 폴리실리콘 상에 텅스텐을 디포짓할 때 두 재료간의 화학적 반응을 방지하기 위해 사용된다.
구조화된 게이트 층 스택은 바람직하게는 트랜지스터의 게이트 전극, 특히 휘발성 반도체 메모리의 메모리 트랜지스터의 게이트 전극을 형성한다. 따라서, 상기 집적 회로 장치는 바람직하게는 DRAM 또는 eDRAM(embedded Dynamical Random Access Memory)이다.
이하, 본 발명을 첨부한 도 1 내지 9를 참고로 구체적으로 설명한다.
본 발명은 통상적으로 반도체 기판 및 그것 상에 또는 그것의 게이트 산화물 상에 구조화된 게이트 층 스택을 포함하는 회로 장치에 관한 것이다. 이하에서, 게이트 층 스택의 제조 방법을 설명한다.
도 1에 하부 층(1)으로 도시된 반도체 기판은 준비된 다음, 산화에 의해 그 표면상에 게이트 산화물 층(2)을 갖는다. 상기 하부층(1) 상에 차례로 도 1에 도시된 층(3 내지 6)들이 디포짓된다. 먼저, 일반적으로 폴리실리콘으로 이루어진 하부 게이트 층(3)이 디포짓된다. 그 위에 얇은 배리어 층(4)이 디포짓된 다음, 상부 게이트 층(5)이 디포짓된다. 배리어 층(4)은 온도 상승을 필요로 하는 후속 프로세스 단계 동안 폴리실리콘으로 이루어진 하부 게이트 층으로부터 실리콘이 텅스텐과 같은 금속으로 이루어진 상부 게이트 층 내로 확산되는 것을 방지하고, 상부 게이트 층(5)의 디포짓 시에 발생하는 하부 게이트 층(3)의 재료와의 화학적 반응을 방지하기 위해 사용된다. 배리어 층(4)은 특히 상부 게이트 층(5)으로서 텅스텐이 디포짓되는 경우에 사용된다. 상부 게이트 층(5)은 반도체 기판 위에 래터럴로 연장되는 워드 라인의 형태로 형성된 게이트 층 스택의 도전성을 높이기 위해 사용된다. 층(5)은 텅스텐이 사용되지 않으면 하나의 금속 또는 적어도 금속 규화물로 형성된다. 상부 게이트 층(5)상에는 예컨대 질화실리콘으로 이루어진 커버층(6)이 디포짓된다. 상기 커버층은 후속 에칭 프로세스에서 그 아래 놓인 층을 보호한다.
에칭 프로세스는 먼저 반도체 기판(1)의 전표면에 디포짓된 층 스택(10)을 구조화하기 위해 사용된다. 최상부에 디포짓되는 질화물 층(6)은 그 아래 놓인 층들을 위한 에칭 마스크로서 사용된다. 게이트 전극을 형성하기 위한 상기 구조화는 상부 게이트 층(5)이 텅스텐으로 이루어지지 않으면, 통상적으로 하나의 단계에서 수행된다.
본 발명에 따라, 도 2에 도시된 바와 같이, 게이트 층 스택(10)이 먼저 부분적으로만 구조화된다. 상기 부분적인 구조화는 제 1 구조화 단계로 나눠진다. 상기 제 1 구조화 단계에서는 커버층(6), 상부 게이트 층(5) 및 배리어 층(4)이 시간 간격(t1)을 두고 예컨대 염소(도면 부호 21)와 같은 제 1 에천트(21)로 이방성 건식 에칭 프로세스에 의해 구조화된다. 바로 후속해서, 하부 게이트 층(3)이 제 2 시간 간격(t2)으로 예컨대 브롬 수소와 같은 다른 제 2 에천트(22)로 에칭된다. HBr에 의한 하부 게이트 층의 에칭은 본 발명에 따라 먼저 제 1 에칭 깊이(d2)에 도달할 때까지만 실시된다. 상기 제 1 에칭 깊이(d2)는 하부 게이트 층(3)의 두께(d)의 일부이다. 따라서, 게이트 층 스택(10)은 도 2에 도시된 바와 같이, 하부 게이트 층(3)의 높이의 대략 중간까지만 구조화된다. 그 아래 놓인 나머지 두께(d1), 즉 하부 게이트 층(3)이 반도체 기판(1)의 전표면 상에 있는 두께(d1)는 본 발명에 따라 바로 후속해서가 아니라, 측벽 커버링을 형성하기 위한 부가의 단계가 끝난 후에야 구조화된다.
이것을 위해 도 3에 도시된 바와 같이, 질화물층(7)이 제조된 회로 장치 상에 디포짓된다. 디포짓 프로세스는 일치하는 방식으로 등방성으로 이루어지며, 특히 상부 게이트 층(5)의 측벽(8)을 보호층(7)으로 커버하기 위해 사용된다.
질화물층(7)은 도 4에 도시된 바와 같이, 하부 게이트(3)의 나머지 두께와 함께, 적어도 게이트 산화물(2)에 도달할 때까지 에칭된다. 바람직하게는 게이트 산화물 층(2)이 적어도 그 두께의 일부에 걸쳐 에칭되고(이것은 통상의 오버에칭에 해당함), 상기 오버 에칭에 의해 구조화될 층, 여기서는 하부 게이트 층(3)이 반도체 표면의 계단형 부분에서도 확실하게 제거된다.
보호층(7) 및 나머지 하부 게이트 층의 에칭은 별도의 시간 간격(t3)내에 하부 게이트 층(3)의 제 1 부분 두께(d1)를 에칭했던 것과 동일한 에천트(22)에 의해 이루어진다. 이러한 에칭 과정에 의해 형성된 구조물은 도 4에 도시된다. 상기 구조물은 구조화된 게이트 층 스택(10)의 측벽에, 시간 간격(t1) 및 (t2) 동안 구조화가 이루어졌던 높이로 측벽 커버링(9)을 갖는다. 상기 측벽 커버링(9)은 스페이서와 유사하게 커버층(6), 상부 게이트 층(5), 배리어 층(4), 및 하부 게이트 층(3) 두께 중 상부 부분(d2)의 측벽을 측면으로 커버하고 외부 영향으로부터 보호한다.
게이트 층 스택(10) 하부에 배치된 게이트 산화물층(2)로부터 나머지 두께(d1)의 간격을 가진 측벽 커버링(9)의 하부 에지(12) 하부에서, 하부 게이트 층(3)의 측벽(11)이 노출된다.
이제, 도 5에 따라 산소 함유 분위기에서 높은 온도로 산화 단계가 수행된다. 상기 산화 단계에서, 하부 게이트 층(3)의 측벽은 그것이 노출될 정도로 산화됨으로써 이산화실리콘으로 변환된다. 동시에, 게이트 층 스택(10) 외부에 있는 산화물층(2)의 측면이 강화된다(도 5에 도시되지 않음). 상부 게이트 층(5)이 텅스텐으로 이루어지면, 산화 동안 텅스텐층(5)을 보호하기 위해 예컨대 질화물로이루어진 측벽 커버링(9)이 필요하다. 이것은 도 5에 나타나는 바와 같이, 배리어 층(4) 및 상기 층 하부에 부가로 연장된 측벽 커버링의 부분에 의해 산화물 영역(13)으로부터 공간적으로 분리됨으로써, 하부 게이트 층(3)을 통해 산화가 일어날 수 없다.
이렇게 구조화되고 산화에 의해 처리된 게이트 층 스택(10)은 도 6에 도시된 바와 같이, 스페이서 층(20)으로 커버된다. 상기 층(20)은 통상적으로 질화실리콘으로 이루어지고, 소오스/드레인 전극의 주입시 게이트 층 스택의 바로 하부에서 채널 영역에 대한 도핑의 충분한 래터럴 간격을 보장하는 기능을 한다.
도 7은 상부 게이트 층(5), 커버층(6) 및 배리어 층(4)의 측벽(8)상에 측벽 커버링(9)을 갖는 집적 회로 장치의 종래의 게이트 층 스택(10)을 도시한다. 상기 측벽 커버링(9)의 하부 에지(12)는 배리어 층(4)의 하부면과 일직선으로 놓인다. 측벽 커버링(9)은 커버층(6), 상부 게이트 층 및 배리어층(4)의 에칭 직후 일치하게 디포짓되었던 층으로 제조되었다. 그것으로 인해, 질화물 측벽 커버링(9)의 하부 에지(12)는 폴리실리콘으로 이루어진 하부 게이트 층(3)의 상부면과 동일한 높이에 배치된다.
폴리실리콘 층(3)의 측벽(11)은 하부 게이트 층(3)의 전체 높이에 걸쳐 연장된 산화물(13)로 커버된다. 산화물(13)은 하부 게이트 층(3) 및 폴리실리콘 층(2) 일부의 완전한 구조화 직후에 성장되었다. 산화물(13), 즉 폴리실리콘 층(3)의 산화에 의해 형성된 이산화실리콘은 상부 층의 측벽을 커버하는 측벽 커버링(9) 보다 큰 폭을 갖는다. 특히, 산화물(13)은 상기 측면으로부터 내부로 더 깊게 연장된다. 즉, 게이트 층 스택(10)의 중심 내로 연장된다. 이로 인해, 산화물층(13)과 배리어 층(4)의 교차 및 접촉이 일어난다. 상기 배리어 층(4)은 통상적으로 텅스텐 규화물로 이루어지고, 열 프로세스에서 그 위에 놓인 텅스텐 상부 게이트 층(5)과 함께 상이한 규화물 함량을 가진 하나의 균일한 텅스텐 층으로 용융된다. 층(4)의 하부면과 산화물(13)의 상부면의 교차 영역 사이의 접촉점으로 인해, 도 5의 단계에 따른 산화 프로세스 동안 텅스텐의 산화 및 그에 따라 상부 게이트 층의 도전성의 제어되지 않은 감소가 나타난다.
도 8은 본 발명에 따른 회로 장치의 구조화된 게이트 층 스택을 도시된다. 측벽 커버링(9)는 배리어 층(4)의 하부면 아래에서 부가로 하부 게이트 층(3)의 두께(d)의 일부(d2)에 걸쳐 연장된다. 상기 측벽 커버링은 하부 게이트 층(3)의 하부 부분(d1)이 구조화된 후에야 형성된다. 이로 인해, 측벽 산화물(13)이 폴리실리콘 층(3)의 두께(d)의 하부 부분(d1)에만 형성된다. 이로 인해, 배리어 층(4) 및 측벽 산화물 층(13)이 d2의 두께를 가진 하부 게이트 층(3)의 재료로 된 층에 의해 서로 공간적으로 분리된다. 도 8에 나타나는 바와 같이, 측벽 산화물이 측벽 커버링(9)의 내부면(8)까지 보다 더 깊게 하부 게이트 층(3)의 중심 방향으로 성장하는 긴 산화 프로세스에서도, 텅스텐 함유 층(4, 5)과 측벽 산화물(13)의 접촉이 일어나지 않고 그로 인해, 게이트 전극에서 텅스텐의 산화가 일어나지 않는다. 특히, 산화물(13)이 하부 게이트 층(3)의 두께(d)의 상부 부분(d2) 보다 짧은 구간(x) 만큼 측벽 커버링(9)의 내부면(8) 보다 더 깊게 하부 게이트 층(3)내로 연장된다; 측벽 산화물(13)의 상부에서 측벽 커버링(9)으로 둘러싸인 하부 게이트 층(3)의 높이는 측벽 산화물(13)과 측벽 커버링(9)의 래터럴 치수의 차 보다 크다. 따라서, 측벽 커버링(9)의 하부 에지(12)의 내부면으로부터 산화물(13)이 모든 방향으로, 특히 상부로 동일한 성장 속도로 확장되는 경우에도, 층(4, 5)의 산화가 일어나지 않는다. 그로 인해, 게이트 전극의 손상이 일어나지 않는다.
도 9는 메모리 영역이 본 발명에 따른 회로 장치를 가진 트랜지스터(30)을 포함하는, 반도체 메모리(40), 특히 DRAM 또는 매립형 DRAM을 도시한다. 트랜지스터(30)는 구조화된 게이트 층 스택(10)의 외부에 측면으로 소오스 및 드레인 주입물(S, D)을 갖고, 상기 주입물 사이에 적합한 전압을 인가하면, 반도체 기판(1)내에서 게이트 층 스택(10) 하부의 게이트 산화물 층(2) 바로 하부에 채널이 형성된다. 게이트 층 스택(10)의 상부 영역에 배치된 측벽 커버링(9)은 바람직하게는 3 내지 15 nm의 폭을 갖기 때문에 매우 얇다. 이것은 측벽 커버링(9)이 배리어 층(4) 또는 상부 게이트 층(5)의 하부면 아래로 일정한 구간(d1) 연장되기 때문에 가능하다. 측벽 커버링(9) 하부에 있는 측벽 산화물(13)은 바람직하게는 5 내지 20 nm의 두께를 갖는다. 측벽 커버링(9) 및 측벽 산화물(13) 외부의 스페이서(20)는 통상적으로 훨씬 더 두껍다. 트랜지스터의 전극용 전기 콘택은 선행 기술에 상응하며 도 9에 도시되지 않는다.
본 발명에 의해, 실리콘 기판 내로의 누설 전류를 방지하고 하부 게이트 층(3)의 측벽에서 이온을 공간적으로 결합시키는 측벽 산화가 종래 보다 오래 시간 수행될 수 있다. 그 이유는 측벽 산화물(13)과 최하부의 텅스텐 함유 게이트 층(4) 또는 (5) 사이의 높이 오프셋으로 인해, 산화 지속시간이 연장될 때도, 즉 하부 게이트 층(3)내로 측벽 산화물 성장이 연장될 때도 최하부 텅스텐 함유 게이트 층 및 측벽 산화물 층의 경계가 서로 부딪치지 않기 때문이다.
본 발명에 의해, 경우에 따라 하부 게이트 층(3)의 에칭이 텅스텐 함유 게이트 층(4, 5)에 대해 선택적으로 이루어질 수 있게 하는 선택적 산화 프로세스를 개발할 필요가 없어진다. 또한, 하부 게이트 층(3)의 상부 부분 높이로 상부 게이트 층(5) 및 배리어 층(4)을 캡슐화함으로써, 텅스텐의 산화가 방지된다.
본 발명에 의해, 하부 게이트 층의 측벽이 양호하게 보호되면서 상부 게이트 층의 도전성이 저하되지 않는다.
도 1 내지 6은 여러 제조 단계에서 본 발명의 방법에 따라 제조된 회로 장치를 나타낸 단면도.
도 7는 종래의 회로 장치의 단면도.
도 8는 본 발명에 따른 회로 장치의 단면도.
도 9는 본 발명에 따른 회로 장치를 가진 DRAM의 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1: 반도체 기판 2: 게이트 산화물
3: 하부 게이트 층 4: 배리어 층
5: 상부 게이트 층 6: 커버층
7: 측벽 커버링에 일치하는 층
8: 게이트 층 스택의 상부 측벽
9: 측벽 커버링 10: 게이트 층 스택
11: 게이트 층 스택의 하부 측벽
12: 측벽 커버링의 하부 에지 13: 측벽 산화물
20: 스페이서 21: 제 1 에천트
22: 제 2 에천트 30: 트랜지스터(MOSFET)
40: 반도체 메모리

Claims (14)

  1. 집적 회로 장치용 게이트 층 스택의 제조 방법에 있어서,
    a) 반도체 기판(1)을 제공하는 단계,
    b) 상기 반도체 기판(1)상에 게이트 산화물 층(2)을 형성하는 단계,
    c) 하부 게이트 층(3)을 디포짓하는 단계,
    d) 상기 하부 게이트 층(3) 보다 높은 도전성의 상부 게이트 층(5)을 디포짓하는 단계,
    e) 적어도 상부 게이트 층(5)을 구조화하는 단계,
    f) 측벽 커버링(9)을 형성하기 위해 구조화된 상부 게이트 층(5)의 적어도 측벽(8)상에 보호층(7)을 디포짓하는 단계,
    g) 적어도 게이트 산화물 층(2)에 도달할 때까지 게이트 층 스택(10)을 부가로 구조화는 단계를 상기 순서로 포함하여 이루어지며,
    상기 하부 게이트 층(3)이 단계 e)와 f)사이에서 그 두께(d)의 상부 부분(d2)이 구조화되고, 단계 f)에서 그 두께(d)의 상부 부분(d2)이 보호층(7)으로 커버되며, 단계 g)에서 그 두께의 하부 부분(d1)만이 구조화되는 것을 특징으로 하는 제조 방법.
  2. 제 1항에 있어서,
    단계 e) 후에, 상부 게이트 층(5)을 구조화하기 위한 에천트(21)가 하부 게이트 층(3)을 구조화하기 위한 에천트(22)로 교체되고, 상기 에천트에 의해 하부 게이트 층(3)의 두께(d)의 하부 부분(d1)이 구조화되는 것을 특징으로 하는 제조 방법.
  3. 제 2항에 있어서,
    상기 게이트 층 스택(10)이 건식 에칭에 의해 구조화되고, 단계 e) 후에 에천트 염소(21)가 브롬수소로 교체되는 것을 특징으로 하는 제조 방법.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    h) 측벽 커버링(9)의 하부 에지(12) 하부에 있는 하부 게이트 층(3)의 측벽(11)이 산화되는 단계를 더 포함하는 것을 특징으로 하는 제조 방법.
  5. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    단계 d)와 e) 사이에 커버층(6)이 디포짓되고, 단계 f)에서 보호층(7)이 10 nm 보다 작은 두께로 디포짓되는 것을 특징으로 하는 제조 방법.
  6. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    단계 h) 후에 스페이스(20)가 측벽 커버링(9) 및 산화물(13)과 더불어 형성되는 것을 특징으로 하는 제조 방법.
  7. 반도체 기판(1) 및 그 위에 배치된 구조화된 게이트 층 스택(10)을 포함하며, 상기 게이트 층 스택(10)은 반도체 기판(1) 상의 게이트 산화물 층(2) 위에 배치된 하부 게이트 층(3) 및, 상기 하부 게이트 층(3) 보다 높은 도전성의 상부 게이트 층(5)을 갖고, 상기 구조화된 게이트 층 스택(10)은 측벽 커버링(9)을 가지며, 상기 측벽 커버링(9)은 상부 게이트 층(5)의 적어도 측벽(8)을 커버하고 그 하부 에지(12)는 게이트 산화물 층(15) 상부에서 게이트 산화물 층(2)과 일정한 간격을 두고 배치되는 집적 회로 장치에 있어서,
    상기 측벽 커버링(9)이 하부 게이트 층(3)의 두께(d)의 상부 부분(d2)에서 그 측벽을 커버하고,
    상기 측벽 커버링(9)의 하부 에지(12)는 하부 게이트 층(3)의 두께(d)의 나머지 하부 부분(d1)에 상응하는 게이트 산화물 층(2) 위의 높이로 배치되고,
    상기 산화물(13)은 측면 방향으로 측벽 커버링(9)의 내부면(8) 보다 더 깊게 하부 게이트 층(3)내로 연장되고,
    상기 산화물(13)은 하부 게이트 층(3)의 두께(d)의 상부 부분(d2) 보다 작은 구간만큼 측벽 커버링(9)의 내부면을 지나 더 깊게 하부 게이트 층(3)내로 연장되는 것을 특징으로 하는 집적 회로 장치.
  8. 제 7항에 있어서,
    상기 게이트 산화물 층위의 측벽 커버링(9)의 하부 에지(12)의 높이가 하부 게이트 층(3)의 두께(d)의 10 내지 90 % 인 것을 특징으로 하는 집적 회로 장치.
  9. 제 7항 또는 제 8항에 있어서,
    상기 게이트 산화물 층(2)위의 측벽 커버링(9)의 하부 에지(12)의 높이가 하부 게이트 층(3)의 두께(d) 보다 적어도 10 nm 더 작은 것을 특징으로 하는 집적 회로 장치.
  10. 제 7항 또는 제 8항에 있어서,
    상기 하부 게이트 층(3)의 측벽(11)이 산화물(13)에 대한 측벽 커버링(9)의 하부에서 산화되는 것을 특징으로 하는 집적 회로 장치.
  11. 제 7항 또는 제 8항에 있어서,
    상기 하부 게이트 층(3)이 실질적으로 폴리실리콘으로 이루어지고, 상기 상부 게이트 층(5)이 실질적으로 텅스텐으로 이루어지는 것을 특징으로 하는 집적 회로 장치.
  12. 제 7항 또는 제 8항에 있어서,
    상기 측벽 커버링(9)이 질화물로 이루어지는 것을 특징으로 하는 집적 회로 장치.
  13. 제 7항 또는 제 8항에 있어서,
    상기 게이트 층 스택(10)이 상부 게이트 층(5)과 하부 게이트 층(3) 사이에 얇은 배리어 층을(4)을 가지며, 상기 배리어 층의 측벽도 측벽 커버링(9)에 의해 커버되는 것을 특징으로 하는 집적 회로 장치.
  14. 제 7항 또는 제 8항에 있어서,
    상기 구조화된 게이트 층 스택(10)이 트랜지스터, 특히 휘발성 반도체 메모리(40)의 메모리 트랜지스터(30)의 게이트 전극을 형성하는 것을 특징으로 하는 집적 회로 장치.
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