KR100480576B1 - 반도체장치의금속배선형성방법 - Google Patents

반도체장치의금속배선형성방법 Download PDF

Info

Publication number
KR100480576B1
KR100480576B1 KR1019970068871A KR19970068871A KR100480576B1 KR 100480576 B1 KR100480576 B1 KR 100480576B1 KR 1019970068871 A KR1019970068871 A KR 1019970068871A KR 19970068871 A KR19970068871 A KR 19970068871A KR 100480576 B1 KR100480576 B1 KR 100480576B1
Authority
KR
South Korea
Prior art keywords
layer
titanium
semiconductor substrate
semiconductor device
annealing
Prior art date
Application number
KR1019970068871A
Other languages
English (en)
Other versions
KR19990049867A (ko
Inventor
김재학
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1019970068871A priority Critical patent/KR100480576B1/ko
Publication of KR19990049867A publication Critical patent/KR19990049867A/ko
Application granted granted Critical
Publication of KR100480576B1 publication Critical patent/KR100480576B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

안정된 콘택 저항을 가지는 반도체 장치의 금속배선 형성방법에 대해 개시한다. 콘택홀이 구비된 층간절연층이 형성된 반도체기판을 준비한다. 상기 반도체 기판의 상부에 티타늄 및 티타늄나이트라이드층을 순차적으로 적층한다. 상기 결과물을 수소 및 암모니아 분위기하에서 어닐링한다.

Description

반도체 장치의 금속배선 형성방법{Forming method of metal wiring in semiconductor device}
본 발명은 반도체 장치의 금속배선을 형성하는 방법에 관한 것으로서, 특히 반도체 기판에 형성된 하부구조물과 상부구조물 사이의 층간절연층을 관통하는 콘택홀에 도전물질층을 형성하여 상기 하부구조물과 상부구조물을 전기적으로 연결하는 금속배선을 형성하는 방법에 관한 것이다.
반도체장치의 고집적화에 따라 반도체장치의 소정부분을 전기적으로 연결하는 금속배선을 형성하기 위한 콘택 구조에 제한이 생기고 있다. 즉, 반도체장치의 집적도의 증가는 보다 작고(smaller) 보다 깊은(deeper) 구조를 갖는 콘택을 요구하게 되었다.
먼저, 보다 작은 콘택 구조를 위해서는 더욱 작아지는 금속 라인 스큐와, 그로 인한 후속 포토공정마진을 확보하기 위하여 메모리 셀과 그 주변(peri)영역의 단차를 줄이게 되면 상대적으로 금속배선을 위한 콘택의 단차가 커진다. 메모리셀의 커패시터의 전기적 특성을 확보하기 위해서 그 하부전극인 스토리지폴리를 높게 형성하는데 이 또한 금속배선을 위한 콘택의 단차를 크게 하는 문제를 유발한다. 이와 같은 문제로 인하여 종래의 반도체장치에서 형성되는 금속배선콘택은 고밀도 고집적에 의하여 형성하는 차세대 반도체장치에서 적절한 콘택저항을 얻기 어렵게 되었다.
보다 깊고 보다 미세한 콘택을 형성함에 있어서, 콘택 저항을 적절하게 형성하는 데 저해요인으로 작용하는 것 중의 하나는 콘택을 형성한 후, 콘택홀의 바닥을 세정(cleaning)하는 과정에서 비롯된다. 즉, 일반적으로 불화수소(HF)를 이용한 습식 세정을 진행하고 있으나, 이러한 습식 세정은 콘택을 작고 깊게 형성할수록, 즉 어스펙트율(aspect ratio)이 커질수록 세정이 점점 불완전하게 진행될 수 있으며, 이로 인하여 콘택 바닥에 산화물이나 폴리머 등의 불순물이 잔류할 수 있다. 이러한 불순물들은 콘택홀을 채우는 도전물질 중, 오믹층으로 증착되는 티타늄이 실리콘 기판과 오믹 접촉(ohmic contact)을 형성하는 것을 저해한다. 한편, 고주파 스퍼터에 의한 세정의 경우에도 상기와 같은 어스펙트율이 큰 콘택의 경우에는 콘택 입구의 산화물을 반복적으로 스퍼터링(resputtering)함으로써 오히려 콘택 저항을 증가시키는 요인이 되고 있다.
또한, 티타늄 바닥 스텝 커버리지(Ti bottom step coverage)를 높이기 위하여 티타늄 증착을 증가시킬 경우, 콘택 입구쪽에 스퍼터링 오버행(overhang) 현상이 발생하여 후속 티타늄나이트라이드와 텅스텐(W) 증착시 콘택 내에 보이드(void)가 형성되어 반도체 장치의 신뢰성에 문제를 초래할 수 있다.
미세하고 깊은 콘택에 안정된 콘택 저항을 확보하고, 텅스텐을 증착할 때 흔히 발생되는 볼캐노 결함(volcano defect, 티타늄나이트라이드의 두께 부족으로 하부층인 티타늄이 티타늄플로라이드로 변형되면서 발생되는 결함)을 방지하기 위하여 티타늄과 티타늄나이트라이드를 순차로 적층한 후, 암모니아 분위기(NH3 atmosphere)에서 급속 열처리 공정(RTP)을 진행하여 콘택 하부에 안정된 티타늄실리사이드의 오믹층을 형성하고 배리어층인 티타늄나이트라이드를 질화시켜(nitridation) 강화함으로써 전술한 문제들을 해결하는 방법이 제시되었다.
그러나, 램핑율(ramping ratio)이 높은 급속 열처리 공정을 거치면서 고압축응력(high compressive stress)을 가지는 티타늄나이트라이드 막이 고인장응력(high tensil stress)을 가지게 된다. 이와 같은 막질의 응력(stress) 변화로 인하여 크랙(crack)이 발생하여, 전술한 볼캐노 결함이 유발되거나, 이후 고장력의 텅스텐 막을 증착할 때 리프팅(lifiting)에 의하여 접촉이 불량하게 형성되는 문제가 발생되고 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 장치의 금속 배선을 형성하기 위하여 다양한 크기의 콘택을 형성함에 있어서, 안정된 콘택 저항을 확보하는 것에 있다.
상기 기술적 과제를 이루기 위하여 본 발명에서는, 콘택홀이 구비된 층간절연층이 형성된 반도체기판을 준비한다. 상기 반도체 기판의 상부에 티타늄층 및 티타늄나이트라이드층을 순차적으로 적층한다. 상기 결과물을 수소 분위기에서 어닐링하고, 상기 수소 분위기하에서 어닐링한 결과물을 암모니아 가스 분위기하에서 추가적으로 어닐링한다. 상기 어닐링 온도는 400 내지 750℃인 것이 바람직하다.
상기 기술적 과제를 이루기 위한 또 하나의 방법은 다음과 같다. 콘택홀이 구비된 층간절연층이 형성된 반도체 기판을 준비한다. 상기 반도체 기판의 상부에 티타늄층을 적층한다. 상기 결과물을 수소 분위기하에서 어닐링한다. 상기 티타늄층 상부에 티타늄 나이트라이드층을 형성한다. 상기 결과물을 암모니아 분위기하에서 어닐링한다.
상기 2 단계의 어닐링 온도는 각각 400 내지 750℃인 것이 바람직하다. 이후, 일반적인 반도체 제조 공정을 진행하여 금속 배선 콘택이 구비된 반도체 장치를 제조한다.
이하, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 이하의 도면을 참조한 설명은 본 발명의 실시예들을 본 발명과 관련한 산업기술분야에서 평균적인 지식을 가진 자에게 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면 상에서 층이나 영역들의 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한 어떤 층이 다른 층 또는 기판의 "상부"에 있다라고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어질 수도 있다.
도 1에 따르면, 소정의 반도체 장치의 하부구조물이 형성된 반도체기판(1) 상에 층간절연층(2)을 형성하고, 층간절연층(2)을 관통하여 상기 반도체 장치의 하부구조물의 상부를 노출하는 콘택홀(h)을 형성한다.
도 2에 따르면, 도 1의 결과물 상에 티타늄층(3) 및 티타늄나이트라이드층(4)을 증착한다.
상기 티타늄층(3)은 오믹층으로서 콘택홀(h)에 의하여 노출된 반도체 기판 상부에 접촉되며, 그 두께는 200 내지 1500Å이다. 또한, 상기 티타늄나이트라이드층(4)은 배리어층으로서, 두께는 200 내지 1500Å이다.
도 3에 따르면, 도 2의 결과물을 어닐링 처리(5)한다. 본 발명에 따른 어닐링 조건은 수소와 암모니아의 혼합 가스 분위기하에서 400 내지 750℃에서 실시하거나, 수소 분위기하에서 어닐링을 한 후 추가적으로 암모니아 가스 분위기에서 어닐링을 한다.
한편, 상기 방법에서는 티타늄층 및 티타늄나이트라이드층을 순차로 적층한 후, 어닐링을 실시하였지만, 이와 달리 상기 티타늄층(3) 도포 후, 수소분위기 또는 수소와 암모니아의 혼합가스 분위기에서 어닐링을 한 다음, 티나늄나이트라이드층(4)을 도포하고, 이어서 암모니아 가스 분위기하에서 추가적인 어닐링을 실시할 수도 있다.
이상, 첨부 도면을 참조하여 설명한 본 발명의 실시예들은 최적의 실시예들이다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 상세하게 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용한 것이 아니다.
이상에서와 같이 본 발명에 따른 실시예를 첨부도면을 참조하면서 설명한 것은 본 발명을 한정하기 위함이 아니며, 본 발명에 관련한 산업기술분야에서 평균적 지식을 가진 자에 의하여 본 발명과 균등한 변형이 가능함은 당연하다.
전술한 본 발명에 따른 반도체장치의 금속배선 형성방법은 금속 배선 공정에서 콘택 저항과 반도체 장치의 신뢰성을 향상하기 위하여 필연적으로 진행되어야 하는 어닐링 공정에서 상이한 두 막질 간의 스트레스 변화로 인하여 디펙트가 발생되는 것을 방지할 수 있으며, 이로 인한 반도체 장치의 신뢰성 저하를 억제할 수 있다. 한편, 본 발명에 따르면 고밀도 고집적 반도체 장치를 제조함에 있어서 발생될 수 있는 미세한 크랙의 발생을 억제함으로써 콘택홀에서 반도체기판에 증착되는 도전물질층의 접착력을 증진할 수 있다.
도 1 내지 도 3은 본 발명에 따른 일실시예를 개괄적으로 설명하기 위한 단면도이다.

Claims (8)

  1. (a)콘택홀이 구비된 층간절연층이 형성된 반도체기판을 준비하는 단계;
    (b)상기 반도체 기판의 상부에 티타늄층 및 티타늄나이트라이드층을 순차적으로 적층하는 단계; 및
    (c) 상기 결과물을 수소 분위기에서 1차로 어닐링하는 단계; 및
    (d) 상기 수소 분위기하에서 어닐링한 결과물을 암모니아 가스 분위기하에서 추가적으로 2차로 어닐링하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성방법.
  2. 제1항에 있어서, 상기 (b) 단계의 티타늄층의 두께는 200 내지 1500Å인 것을 특징으로 하는 반도체 장치의 금속 배선 형성방법.
  3. 제1항에 있어서, 상기 (b) 단계의 티타늄나이트라이드층의 두께는 200 내지 1500Å인 것을 특징으로 하는 반도체 장치의 금속 배선 형성방법.
  4. 제1항에 있어서, 상기 (c) 및 (d) 단계의 어닐링 온도는 400 내지 750℃인 것을 특징으로 하는 반도체장치의 금속배선 형성방법.
  5. (a)콘택홀이 구비된 층간절연층이 형성된 반도체기판을 준비하는 단계;
    (b)상기 반도체 기판의 상부에 티타늄층을 적층하는 단계;
    (c)상기 결과물을 수소 분위기하에서 어닐링을 실시하는 단계;
    (d)상기 티타늄층 상부에 티타늄 나이트라이드층을 형성하는 단계; 및
    (e)상기 결과물을 암모니아 분위기하에서 어닐링하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성방법.
  6. 제5항에 있어서, 상기 (b) 단계의 티타늄층의 두께는 200 내지 1500Å인 것을 특징으로 하는 반도체 장치의 금속 배선 형성방법.
  7. 제5항에 있어서, 상기 (d) 단계의 티타늄나이트라이드층의 두께는 200 내지 1500Å인 것을 특징으로 하는 반도체 장치의 금속 배선 형성방법.
  8. 제5항에 있어서, 상기 (c) 및 (e)단계의 어닐링 온도는 400 내지 750℃인 것을 특징으로 하는 반도체장치의 금속배선 형성방법.
KR1019970068871A 1997-12-15 1997-12-15 반도체장치의금속배선형성방법 KR100480576B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970068871A KR100480576B1 (ko) 1997-12-15 1997-12-15 반도체장치의금속배선형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970068871A KR100480576B1 (ko) 1997-12-15 1997-12-15 반도체장치의금속배선형성방법

Publications (2)

Publication Number Publication Date
KR19990049867A KR19990049867A (ko) 1999-07-05
KR100480576B1 true KR100480576B1 (ko) 2005-05-16

Family

ID=37302562

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970068871A KR100480576B1 (ko) 1997-12-15 1997-12-15 반도체장치의금속배선형성방법

Country Status (1)

Country Link
KR (1) KR100480576B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100825011B1 (ko) * 2002-06-15 2008-04-24 주식회사 하이닉스반도체 반도체 소자의 트렌치형 소자분리막 형성방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0629294A (ja) * 1992-07-07 1994-02-04 Toshiba Corp 半導体装置の製造方法
JPH0697111A (ja) * 1992-09-11 1994-04-08 Sony Corp バリアメタルの形成方法
KR960035843A (ko) * 1995-03-04 1996-10-28 김주용 반도체 소자의 금속 배선 형성방법
US5627102A (en) * 1993-03-23 1997-05-06 Kawasaki Steel Corporation Method for making metal interconnection with chlorine plasma etch
KR980005615A (ko) * 1996-06-29 1998-03-30 김주용 반도체 소자의 금속배선 형성방법
KR100234704B1 (ko) * 1996-12-11 1999-12-15 김영환 반도체소자 배선금속층 형성방법
KR100248800B1 (ko) * 1996-12-24 2000-03-15 김영환 반도체 장치의 금속배선 형성방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0629294A (ja) * 1992-07-07 1994-02-04 Toshiba Corp 半導体装置の製造方法
JPH0697111A (ja) * 1992-09-11 1994-04-08 Sony Corp バリアメタルの形成方法
US5627102A (en) * 1993-03-23 1997-05-06 Kawasaki Steel Corporation Method for making metal interconnection with chlorine plasma etch
KR960035843A (ko) * 1995-03-04 1996-10-28 김주용 반도체 소자의 금속 배선 형성방법
KR0148325B1 (ko) * 1995-03-04 1998-12-01 김주용 반도체 소자의 금속 배선 형성방법
KR980005615A (ko) * 1996-06-29 1998-03-30 김주용 반도체 소자의 금속배선 형성방법
KR100234704B1 (ko) * 1996-12-11 1999-12-15 김영환 반도체소자 배선금속층 형성방법
KR100248800B1 (ko) * 1996-12-24 2000-03-15 김영환 반도체 장치의 금속배선 형성방법

Also Published As

Publication number Publication date
KR19990049867A (ko) 1999-07-05

Similar Documents

Publication Publication Date Title
KR100330163B1 (ko) 반도체 장치의 텅스텐 콘택 플러그 형성 방법
US7635644B2 (en) Semiconductor device including metal interconnection and method for forming metal interconnection
KR20000057879A (ko) 고융점금속질화막 및 고융점금속실리사이드막을 이용한배선을 갖는 반도체장치 및 그 제조방법
JP2000082742A (ja) 半導体装置の金属配線形成方法
KR100459717B1 (ko) 반도체 소자의 금속 콘택 형성 방법
JP3426170B2 (ja) 半導体装置の製造方法
JP2002026135A (ja) 半導体素子のキャパシタ製造方法
KR100480576B1 (ko) 반도체장치의금속배선형성방법
KR19990039343A (ko) 반도체장치의 금속배선 형성방법
US6245660B1 (en) Process for production of semiconductor device having contact plugs with reduced leakage current
US10453797B2 (en) Interconnection structures and fabrication methods thereof
US6982226B1 (en) Method of fabricating a contact with a post contact plug anneal
KR100517911B1 (ko) 하부전극과 스토리지 노드 콘택간의 오정렬 및확산방지막의 산화를 방지할 수 있는 반도체 장치 제조 방법
US7022599B2 (en) Method of manufacturing semiconductor devices
KR101095998B1 (ko) 반도체 소자의 형성 방법
KR100464652B1 (ko) 반도체 소자의 캐패시터 형성방법
KR20070057575A (ko) 스토리지노드를 갖는 반도체소자의 제조방법
KR100209377B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100414306B1 (ko) 반도체장치의금속콘택방법
KR19980029255A (ko) 반도체 메모리 장치의 전극배선방법
KR100486234B1 (ko) 반도체 소자의 층간접속방법
KR100691941B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR100685631B1 (ko) 반도체 소자의 커패시터 제조 방법
KR101044007B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
KR20030057719A (ko) 반도체 소자의 금속배선 및 그 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee