KR100476129B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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오히라고이치
마에다가즈오
스즈키토모미
야마모토요우이치
고타케유이치로
이카쿠라히로시
오가와라쇼지
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가부시끼가이샤 한도따이 프로세스 켄큐쇼
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Abstract

본 발명은, N2 또는 N2O를 함유하는 처리 가스를 플라즈마화한 다음, 그 플라즈마화한 처리 가스에 구리 배선층의 표면을 노출시킴으로써, 그 구리 배선층의 표층부를 개질하여 구리 확산 방지층으로 한다. 이러한 방법에 의해, 동작 속도가 빠르고, 구리 확산이 방지된 신규한 반도체 장치를 제공할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 구체적으로는, 구리 배선층의 구리의 확산을 방지하는데 유용한 기술에 관한 것이다.
근년, LSI 등의 반도체 소자의 동작 속도를 높이기 위해서, 층간 절연막으로서 저유전율을 갖는 절연막(이하, "저유전율막"이라 함)이 구리 배선층 위에 형성된 구조가 점차 사용되고 있다. 이 구조에서는, 구리 배선층 위에 층간 절연막으로서 저유전율막을 형성한 다음, 이 저유전율막에 비어 홀을 형성하여 구리 배선층을 노출시킨다. 이 비어 홀을 형성할 때는, 구리 배선층 위에 블럭 절연막을 미리 형성한 다음, 그 블럭 절연막 위에 층간 절연막을 형성한다. 상기 블럭 절연막은 층간 절연막을 에칭할 때 에칭 스토퍼 막으로서 기능한다. 또한, 상기 블럭 절연막은 구리 배선층에 함유된 구리가 층간 절연막으로 확산하는 것을 방지하는 구리 확산 방지막으로서 기능한다.
종래 기술에서는, 상기 블럭 절연막으로, 구리 확산 방지 능력이 뛰어난 실리콘 질화막(이하, "SiN 막"이라 함)을 사용한다.
그러나, SiN막은 비유전율이 높기 때문에(약 7정도), 반도체 장치의 동작 속도를 느리게 하는 문제가 있다.
또한, SiN막 이외에, 몇몇 저유전율막이 블럭 절연막으로 사용됨이 알려져 있다. 이들 저유전율막은 메틸실란(Si(CH3)4)과 CH4로 구성되는 반응 가스나, 유기 실란과 CH4로 구성되는 반응 가스를 사용하는 CVD법(화학적 기상 성장법:Chemical Vapor Deposition Method)으로 형성한다. 그러나, 이 방법은 상기 저유전율막 내에, 많은 Si-C 결합을 형성하는 문제가 있다. 이 Si-C 결합은 막중에 누설 전류를 증가시키는 원인이 되므로, 상기와 같이 형성된 블럭막은 누설 전류가 큰 문제가 있다.
본 발명은 구리 배선층 중의 구리의 확산을 방지할 수 있는 신규한 반도체 장치 및 그 제조 방법의 제공을 목적으로 한다.
본 발명의 반도체 장치 제조 방법에 의하면, N2 또는 N2O 중 어느 하나를 함유하는 처리 가스를 플라즈마화한 다음, 그 플라즈마화한 처리 가스에 구리 배선층의 표면을 노출시킨다. 상기 가스 대신에 N2와 NH3를 함유하는 처리 가스를 플라즈마화한 뒤, 이 플라즈마한 가스에 구리 배선층의 표층부를 노출시켜도 좋다.
조사 결과에 의하면, 구리 배선층의 표층부는 이들 플라즈마 처리에 의해 개질되고, 이 표층부가 구리 확산 방지층으로서 기능할 수 있음이 명백하다. 이것은 구리 배선층 자신이 구리 확산 방지층으로 기능함을 의미하므로, 구리 배선층 위에 형성된 구리 확산 방지막(블럭 절연막 등)에 높은 구리 확산 방지능이 요구되는 것은 아니다. 따라서, 구리 확산 방지능이 뛰어난 것으로 알려진 종래의 고유전율 막(SiN막 등)을 사용할 필요는 없다.
따라서, 본 발명에서는, 구리 배선층 위에, 종래의 고유전율막 대신에 비교적 저유전율을 갖는 막을 형성할 수 있다. 상기의 비교적 저유전율을 갖는 막의 예로는 SiOCH 막, SiO 막, SiONCH 막, SiCH 막, 및 SiCNH 막 등의 실리콘 함유 절연막을 들 수 있다. 그러나, 고유전율이 문제가 되지 않는다면, SiN 막을 사용해도 좋다.
이 실리콘 함유 절연막 위에, 소위 다머신(damascene) 구조를 형성해도 좋다. 다머신 구조를 얻기 위해서, 상기 실리콘 함유 절연막 위에 층간 절연막을 형성한 다음, 그 실리콘 함유 절연막과 층간 절연막에 비어 홀을 형성한 뒤, 상기 구리 배선층과 전기적으로 접속하는 플러그를 상기 비어 홀 내에 매립한 다음, 층간 절연막 위에 상기 플러그와 전기적으로 접속하는 상부 배선을 형성한다. 상기한 바와 같이, 구리 배선층의 표층부는 개질되어 구리 확산 방지층으로 기능하므로, 실리콘 함유 절연막 및 층간 절연막으로 구리가 확산하는 것을 방지할 수 있다.
또한, 이 구리 배선층 표층부를 개질하기 전에, 구리 배선층의 표면을 NH3 플라즈마에 노출시키면, 구리 배선 표면에 형성된 자연 산화막을 제거할 수 있다. 이렇게 하여 자연 산화막이 제거되면, 구리 배선층 위에 형성되는 막은 그 구리 배선층에서 박리하기 어려워 진다.
또한, 상기와 같은 방식으로 구리 배선층의 표층부를 개질하는 대신에, 실리콘 함유 절연막을 상기 개질 처리를 행하지 않은 구리 배선층 위에 형성해도 좋다. 이 경우에는, NH3, N2, 및 N2O 중의 적어도 하나를 함유하는 처리 가스를 플라즈마화 한 다음, 상기 실리콘 함유 절연막의 표면을 상기 플라즈마화된 처리 가스에 노출시킨다. 상기 조사 결과에 의하면, 이 플라즈마 처리에 의해 실리콘 함유 절연막이 개질되어, 그 실리콘 함유 절연막이 구리 확산 방지막으로서의 기능을 가짐이 명백하다.
개질된 실리콘 함유 절연막으로는, 예를 들면, SiOCH 막, SiO 막, SiN 막, SiONCH 막, SiCH 막, 및 SiCNH 막 등이 있다. 이들의 막 중에서, SiOCH 막 및 SiONCH 막은 실록산 결합을 갖는 화합물을 함유하는 반응 가스를 사용하는 화학적 기상 성장법에 의해 형성할 수 있다. 실록산 결합을 갖는 화합물을 사용하면, 유전율이 낮고 누설 전류를 억제하는 SiOCH 막 및 SiONCH 막을 형성할 수 있다. 따라서, SiOCH 막 및 SiONCH 막에서는, 종래와 같이 누설 전류가 증대하는 문제나, SiN 막과 같이 고유전율에 기인하여 반도체 장치의 동작 속도가 느린 문제는 생기지 않는다.
또한, 이러한 방식으로 개질된 실리콘 함유 절연막 위에, 소위 다머신 구조를 형성해도 좋다. 다머신 구조를 얻기 위해서는, 개질된 실리콘 함유 절연막 위에 층간 절연막을 형성한 다음, 그 실리콘 함유 절연막과 층간 절연막에 비어 홀을 형성한 뒤, 상기 구리 배선층과 전기적으로 접속하는 플러그를 상기 비어 홀 내에 매립한 다음, 상기 층간 절연막 위에, 상기 플러그와 전기적으로 접속되는 상부 배선을 형성하면 좋다. 상기한 바와 같이, 개질된 실리콘 함유 절연막은 구리 확산 방지막으로서 기능하므로, 구리가 실리콘 함유 절연막이나 층간 절연막으로 확산하는 것을 방지할 수 있다.
<발명의 실시의 형태>
다음에, 본 발명의 실시 형태에 대해서, 첨부한 도면을 참조하면서 설명한다.
(1) 본 실시 형태에서 사용하는 반도체 제조 장치에 대한 설명
도1은 본 실시 형태에서 사용하는 반도체 제조 장치를 나타내는 단면도이다.
도1에서, 101은 성막이나 플라즈마 처리를 행하는 챔버이다. 상기 챔버(101)에는 대향하는 2개의 전극, 즉 하부 전극(102)과 상부 전극(104)이 구비되어 있다. 하부 및 상부 전극(102, 104)은 모두 거의 원형의 평면 형상을 가지며, 그 직경은 약 230mm이다.
또한, 하부 전극(102)은 기판(103)을 올려놓는 적재대(loading table)로서 사용된다. 이 하부 전극(102)에는, 기판(103)을 원하는 온도까지 가열하기 위한 히터(도시하지 않음)가 내장되어 있다. 도1에서, 105는 이 히터에 전력을 공급하기 위한 전력 공급 배선이다.
또한, 상부 전극(104)은 챔버(101) 내에 가스를 공급하기 위한 샤워 헤드로서 사용된다.
이들 두 전극(104, 102)에는, 각각 제1 고주파 전원(107)과 제2 고주파 전원(109)이 접속되어 있다. 또한, 이들 고주파 전원(107, 109)중 어느 하나, 또는 둘다를 사용하여 챔버(101) 내의 가스에 고주파 전력을 공급함으로써, 그 가스를 플라즈마화할 수 있다.
또한, 상부 전극(104)에는 가스 도입구(108)가 마련되어 있어서, 그 가스 도입구(108)로부터 챔버(101)에 가스가 도입된다. 또한, 챔버(101)에는 배기구(106)가 마련되어 있어서, 챔버(101) 내에 도입된 가스는 그 배기구(106)를 거쳐서 배출되어, 챔버(101)의 압력이 감소한다.
(2) 본 발명의 실시 형태에 의한 반도체 장치의 제조 방법에 대한 설명
다음에, 본 실시 형태에 의한 반도체 장치의 제조 방법에 대해서 설명한다. 본 실시 형태에 의해 반도체 장치를 제조하기 위해서는, 다음 제1 및 제2 방법이 있다.
① 제 1방법
우선, 제1 방법에 대해서, 도2(a)∼(c)을 참조하여 설명한다.
이 방법에서는, 도2(a)에 나타내는 바와 같이, 하부 전극(102) 위에 기판(103)을 올려놓는다(도1 참조). 상기 기판(103)은 SiO2 막 등의 하지 절연막(112) 위에 구리 배선층(110)을 형성하여 구성한다. 상기 하지 절연막(112)은 상기 실리콘 기판(도시하지 않음) 위에 형성된다.
그 다음, 도2(b)에 나타내는 바와 같이, 구리 배선층(110)의 표면을, 하기 조건 A에 따라 플라즈마 처리하여, 개질한다.
(조건 A)
·기판(103)의 온도···375℃
·챔버(101) 내의 압력···0.5∼1.0 Torr
·제1 고주파 전원(107)의 주파수···13.6 MHz
·제1의 고주파 전원(107)의 파워···0 W(인가하지 않음)
·제2의 고주파 전원(109)의 주파수···380KHz
·제2의 고주파 전원(109)의 파워···150W
·처리 시간···30sec
·처리 가스 유량 ···표 1 참조
[표 1]
표 1에 나타내는 바와 같이 처리 가스는 ①∼⑥의 6종류가 있다. 모든 처리 가스에는 N2와 N2O 중 어느 하나가 함유되어 있다. 이들 가스가 챔버(101) 내에서 플라즈마화 된다. 이 경우, 처리 가스③과 같이 NH3를 첨가해도 좋으며, 처리 가스④∼⑥와 같이 CxHy(탄화수소)를 첨가해도 좋다. CxHy의 구체적인 예로는, CH4 및 C2H2가 있다. CxHy를 첨가하면, 구리 배선층(110)의 표면상에 CxHy로 되는 얇은 막이 형성되는 것으로 생각된다. 또한, 이 얇은 막에 의해, 후 공정에서 구리 배선층(110)이 에칭되기 어려움이 기대된다.
다음에, 도2(c)에 나타내는 바와 같이, 실리콘 함유 절연막(111)을 구리 배선층(110) 위에 형성한다. 이 실리콘 함유 절연막(111)은, 하기 조건 B에 따라, 플라즈마 CVD법(화학적 기상 성장법)에 의해 형성한다.
(조건 B)
·기판(103)의 온도···375℃
·챔버(101) 내의 압력···1.0Torr
·제1 고주파 전원(107)의 주파수···13.56MHz
·제1 고주파 전원(107)의 파워···0W(인가하지 않음)
·제2 고주파 전원(109)의 주파수···380KHz
·제2 고주파 전원(109)의 파워···100∼150W
·퇴적된 막의 두께···1OOnm
·가스 유량···표 2 참조
[표 2]
표 2에 나타내는 바와 같이, 형성되는 실리콘 함유 절연막(111)의 종류로는 SiOCH 막, SiO 막, SiN 막, SiONCH 막, SiCH 막, 및 SiCNH 막이 있다. 이들 막은 표 2에 기재한 가스를 서로 조합하여 형성할 수 있다. 본 발명에서는, 이들 막 중 어느 하나를 사용하면 된다. 또한, 막의 종류를 "SiXYZ 막"이라 하는 경우, 이 막은 적어도 Si원소, X원소, Y원소, 및 Z원소를 함유함을 의미한다.
표 2에서, HMDSO(헥사메틸디실록산: (Si(CH3)3)2O)은 실온(20℃)에서 액체이다. 액체 HMDSO의 유량을 액체 매스플로우 미터(도시하지 않음)로 조정한 뒤, 그 액체 HMDSO를 가열하여 기화시킨 다음, 챔버(101)에 도입한다. 이 처리 대신에, 액체 HMDSO를 기화한 뒤에 고온 매스플로우 미터(도시하지 않음)로 기화된 HMDSO의 유량을 조정한 다음, 그 기화 HMDSO를 챔버(101)에 공급해도 좋다. 조건 B에서의 HMDSO의 유량은, HMDSO를 상기 방식으로 기화할 때 얻어지는 유량이다.
특히, 조건 B하에 HMDSO를 사용하여 형성한 SiOCH 막의 유전율은 약 4.0이었다. 이 값은 SiN 막의 유전율 보다 더 낮다. 또한, HMDSO를 사용하면, HMDSO 중의 Si(실리콘)가 실록산 결합(Si-O-Si)의 형태로 이미 O(산소)와 결합해 있기 때문에, SiOCH 막의 중에는 Si-C 결합이 많이 포함되어 있지 않다. 따라서, SiOCH 막은, 상기한 바와 같이 유전율이 낮고, 누설 전류가 억제된 막이 된다. 또한, 이것은 HMDSO를 사용하여 형성한 SiONCH 막에 대해서도 마찬가지다.
상기 HMDSO는 실록산 결합을 갖는 화합물이지만, 이 HMDSO 대신에, 하기와 같은 실록산 결합을 갖는 화합물 중 어느 하나를 사용해도, 상기와 동일한 효과를 얻을 수 있다.
OMCTS(옥타메틸시클로테트라실록산 : (Si(CH3)2)4O4)
HEDS(헥사에틸디실록산 :(Si(C2H5)3)2O)
TMDS(테트라메틸디실록산 : (SiH(CH3)2)2O)
TEDS(테트라에틸디실록산 : (SiH(C2H5)2)2O)
TMCTS(테트라메틸시클로테트라실록산 : (SiH(CH3))404)
TECTS(테트라에틸시클로테트라실록산 : (SiH(C2H5))404)
이들 화합물 중 어느 하나를 사용하는 경우, 누설 전류가 억제되고, 유전율이 낮은 실리콘 함유 절연막(111)을 형성할 수 있다.
또한, 표 2에 나타내는 바와 같이, SiO 막, SiCH 막, 및 SiCNH 막을 형성하는데 유기실란(TMS(테트라메틸실란:Si(CH3)4))이 사용되지만, TMS 대신에 다른 유기실란을 사용해도 좋다. 다른 유기실란으로는, 예를 들면, 트리메틸실란(SiH(CH3)3), 디메틸실란(SiH2(CH3)2), 및 모노메틸실란(SiH3(CH3))이 있다.
다음에, 구리 배선층(110)에서 실리콘 함유 절연막(111)으로의 구리 확산 경향에 대한 조사 결과에 대해서, 도3 및 도4를 참조하여 하기에 설명한다. 특히, 상기 조건 A의 처리 가스로서 N2(표 1의 ① 참조)를 사용하고, 실리콘 함유 절연막(111)으로서 SiOCH 막(표 2의 ① 참조)을 사용한 경우에 대해서 설명한다.
도3은 성막 직후의 실리콘 함유 절연막(111)에 함유되는 원소에 대해, SIMS(Secondary-Ion-Mass-Spectroscopy)으로 수행한 조사 결과를 나타내는 그래프이다. 이 조사에서는, 실리콘 함유 절연막(111)의 막의 표면으로부터의 깊이와, 그 깊이에서의 Cu(구리) 농도의 관계가 조사되었다. 도3의 가로축은 실리콘 함유 절연막(111)의 표면으로부터의 깊이(mm)를 선형 눈금으로 표시한 것이고, 좌측의 세로축은 Cu(구리)의 농도(atoms/cc, 즉, 1cc 당 원자수)를 대수 눈금으로 표시한 것이다. 또한, 이 조사에서는, 막 중에 함유되는 Si(실리콘) 및 C(탄소)의 2차 이온 강도(cts/sec)도 조사되었다. 도3의 우측의 세로축은, Si(실리콘) 및 C(탄소)의 2차 이온 강도(cts/sec)를 대수 눈금으로 표시한 것이다.
또한, 도3에서, 원소 기호의 왼쪽에 붙인 수는 그 원소의 질량수를 나타낸다.
또한, 도4는 도3에서 조사했던 실리콘 함유 절연막(111)을, 진공 중, 500℃에서 4시간 어닐링한 뒤, 이 실리콘 함유 절연막(111)에 함유되는 원소에 대한 SIMS 조사 결과를 나타내는 그래프이다. 이 조사는 도3과 동일한 방식으로 행하였다.
도4에서, 깊이 60∼80nm에서의 Cu 농도에 주목하면, 이 부분에서 그래프의 기울기는 비교적 급하며, 이는 구리 배선층(110)에서 실리콘 함유 절연막(111)으로의 구리 확산이 적음을 의미한다.
또한, 도4에 나타내는 바와 같이, 실리콘 함유 절연막(111)에 함유되는 Cu(구리)는, 막의 중간 영역(깊이 약 20∼60nm정도)에서 매우 적다. 실용적으로는, 막의 중간 영역에서의 Cu의 수는 1O17 이하임이 바람직하다. 본 방법은 이러한 조건을 만족함을 알 수 있다
상기한 바에 의하여, 본 발명은 어닐링을 행한 경우에도 구리의 확산을 방지할 수 있음을 알 수 있다.
다음에, 상기 N2 플라즈마 처리의 효과를 더 확인하기 위해서, N2 플라즈마 처리를 행하지 않은 경우에 대해서, 도5 및 도6을 참조하여 설명한다. 도5는, N2 플라즈마 처리를 행하지 않은 실리콘 함유 절연막(111)을 성막한 직후에 얻어진, 이 실리콘 함유 절연막(111)에 함유되는 원소에 대한 SIMS 조사 결과를 나타내는 그래프이다. 이것은, 도2(a)에 나타내는 공정을 행한 직후에, 도2(b)의 공정을 행하지 않고 바로 도2(c)에 나타내는 공정을 행한 경우에 해당된다. 또한, 도6은 도5의 절연막(111)을 진공 중, 500℃에서 4시간 더 어닐링한 뒤, 이 막(111) 내에 함유되는 원소에 대한 SIMS 조사 결과를 나타내는 그래프이다.
도5 및 도6에서, 가로축은 실리콘 함유 절연막(111)의 표면으로부터의 깊이(nm)를 선형 눈금으로 표시한 것이다. 또한, 좌측의 세로축은 Cu(구리) 농도(atoms/cc)를 대수 눈금으로 표시한 것이다. 또한, 우측의 세로축은 Si(실리콘), C(탄소), 및 F(불소)의 2차 이온 강도(cts/sec)를 각각 대수 눈금으로 표시한 것이다.
도5(어닐링 전)와 도6(어닐링 후)의 Cu(구리) 농도의 비교에서 명백한 바와 같이, 구리가 어닐링에 의해 구리 배선층(110)에서 실리콘 함유 절연막(111)으로 확산함을 알 수 있다.
한편, 도4(N2 플라즈마 처리를 행한 경우)와 도6(N2 플라즈마 처리를 행하지 않은 경우)에 나타내는 Cu(구리) 농도 비교에 의해, 플라즈마 처리 효과를 알 수 있다. 즉, 도4에서의 Cu(구리) 농도가 도6에서 보다 더 낮음을 이해할 수 있다.
도3∼도6에 나타내는 조사 결과에 의해, 조건A 하에서 구리 배선층(110)의 표면을 플라즈마에 노출시키면, 그 구리 배선층(110)의 표층부가 개질되어, 구리확산 방지층으로서 기능함이 판명되었다. 본 발명자들은, 플라즈마 처리에 의해 구리 배선층(110)의 표층부가 질화되어, 그 표층부에 질화구리로 이루어진 박막이 형성되고, 이 박막이 구리확산 방지층으로 되는 것으로 추측된다.
이것은 구리 배선층(110) 자신이 구리 확산을 막는 기능을 가짐을 의미한다. 그러므로, 제1 방법에서는, 구리 배선층(110) 위에 형성되는 구리확산 방지막에 높은 구리확산 방지능을 요구할 필요가 없다. 이러한 이유로, 구리확산 방지능이 뛰어남에 기인하여 종래에 사용되던 SiN 막 등의 고유전율막을 제1 방법에서는 사용할 필요가 없다.
② 제2 방법
다음에, 제2 방법에 대해서, 도7(a)∼(c)을 참조하여 설명한다.
이 방법에서는, 7(a)에 나타내는 바와 같이, 하부 전극(102) 위에 기판(103)을 올려놓는다(도1 참조). 상기 기판(103)은 하지 절연막(112) 위에 구리배선층(110)을 형성함으로써 구성된다. 도시하지는 않았지만, 하지 절연막(112)은 실리콘 기판 위에 형성된다.
그 다음에, 도7(b)에 나타내는 바와 같이, 막 두께가 100nm인 실리콘 함유 절연막(111)을 구리 배선층(110) 위에 형성한다. 이 실리콘 함유 절연막(111)은, 제1 방법에서 설명한 조건 B에 따라, 플라즈마 CVD 법에 의해 성막한다.
이어서, 도7(c)에 나타내는 바와 같이, 상기 실리콘 함유 절연막(111)의 표면을, 하기 조건C에 따라 플라즈마 처리하여 개질한다.
(조건 C)
·기판(103)의 온도···375℃
·챔버(101) 내의 압력···0.5∼6.0Torr
·제1 고주파 전원(107)의 파워···0W(인가하지 않음)
·제2 고주파 전원(109)의 주파수···380KHz
·제2 고주파 전원(109)의 파워···150W
·처리 시간···30sec
·처리 가스 유량···표 3 참조
[표 3]
처리 가스는, 표 3의 NH3, N2, 및 N2O 중 적어도 하나를 사용하면 된다.
조건C 하에서는, 제2 고주파 전원(109)만을 사용하지만, 제1 고주파 전원(107)을 제2 고주파 전원(109)과 함께 사용해도 된다. 또한, 제2 고주파 전원(109)을 사용하지 않고, 제1의 고주파 전원(107)을 사용해도 된다.
다음에, 구리 배선층(110)에서 실리콘 함유 절연막(11l)으로의 구리 확산에 관한 조사 결과에 대해서, 도8을 참조하여 설명한다. 특히, 실리콘 함유 절연막(111)으로서 SiOCH 막(표 2의 ① 참조)을 사용하고, 조건C의 처리 가스로서 NH3(표 3의 ① 참조)를 사용한 경우에 대해서 설명한다.
도8은, 상기 실리콘 함유 절연막(111)을 NH3 플라즈마 처리 후에 그것을 진공 중, 450℃에서 4시간 어닐링한 경우, 실리콘 함유 절연막(111)의 표면으로부터의 깊이(nm)와, 그 깊이에서의 Cu(구리) 농도(atoms/cc)의 관계에 대한 SIMS 조사 결과를 나타내는 그래프이다. 또한, 이 조사에서는, 제 1방법과 마찬가지로, 실리콘 함유 절연막(111)의 막 표면으로부터의 깊이(nm)와, 그 깊이에서의 Si(실리콘) 및 C(탄소)의 2차 이온 강도(cts/sec)의 관계도 조사되었다. 상기 SIMS 조사 방법은 제1 방법에서와 동일하다.
도8에서 나타낸 바와 같이, 이 방법에서는, Cu(구리)의 확산이 적다. 또한, 도6(NH3 플라즈마 처리를 행하지 않은 경우)과 도8(NH3 플라즈마 처리를 행한 경우)을 비교하면, 도8(NH3 플라즈마 처리를 행한 경우)에서의 Cu(구리) 농도가 더 낮음을 이해할 수 있다.
이것은, 실리콘 함유 절연막(111)을 형성한 뒤, 그 표면을 NH3 플라즈마에 노출하면, 실리콘 함유 절연막(111)이 개질되어 구리확산 방지막으로서의 기능을 가짐을 의미한다.
이 예에서는, 실리콘 함유 절연막(111)으로 SiOCH 막을 사용하고, 그 막은 HMDSO를 함유하는 반응 가스를 사용하여 형성한다(조건B 참조). 따라서, 이미 설명한 바와 같이, 막의 유전율을 약 4정도 저하시킬 수 있을 뿐만 아니라, 누설 전류를 억제할 수도 있다.
본 발명자들은 이 누설 전류를 실제로 측정하였다. 도9는 누설 전류 측정에 사용된 단면구조를 나타낸다. 도9에서, 202는 접지된 p형 실리콘 기판을 나타낸다. 이 p형 실리콘 기판(202) 위에, 실리콘 함유 절연막(111)을 조건B에 따라 형성한다. 또한, 201은 이 실리콘 함유 절연막(111)에 시험 전압을 인가하는데 사용되는 수은 프로브(probe)이다.
측정 결과를 도10 및 도11에 나타낸다. 이들 도면에서, 가로축은 측정 시에 수은 프로브(201)(도9 참조)에 인가한 전계의 강도(MV/cm)를 선형 눈금으로 나타낸 것이다. 가로축의 마이너스 기호는 수은 프로브(201)에 마이너스의 전압을 인가함을 나타낸다. 세로축은 누설 전류(A/㎠)를 대수 눈금으로 표시한 것이다.
도10은, 상기 절연막(111)을 성막한 직후, 이에 NH3 플라즈마 처리(조건 C 하에서)에서 행한 경우, 그 절연막(111)의 누설 전류를 나타내는 그래프이다.
한편, 도11은 상기 절연막(111)에 NH3 플라즈마 처리(조건 C 하에서)를 행한 다음, 어닐링한 후의 상기 절연막(111)의 누설 전류를 나타내는 그래프이다. 어닐링은 진공 중, 450℃에서 4시간 행하였다.
도10과 도11의 비교에서 명백한 바와 같이, NH3 플라즈마 처리한 절연막(111)의 누설 전류 특성은, 어닐링의 전후에 거의 변하지 않음을 알 수 있다. 도10 및 도11의 곡선 A에 주목하면, 곡선 A는 어닐링을 한 경우(도11), 좌측(전계가 더 높은 측)으로 옮겨진다. 그러므로, 어닐링에 의해, 상기 누설 전류 특성이 향상됨을 기대할 수 있다.
상술한 바와 같이, 이 방법에 의하면, 종래 기술보다 유전율이 낮고 누설 전류를 억제할 수 있는 실리콘 함유 절연막(111)에 의해, 구리의 확산을 방지할 있다. 또, 그 유전율이 종래 기술보다 낮기 때문에, 실리콘 함유 절연막(111)에는 종래 기술과 같은 반도체 장치의 동작 속도를 저하하는 문제는 없다.
상기 제1 방법 내지 제2 방법은, 상기와 같이 단독으로 행해도 좋고, 그들을 조합해도 좋다. 제1 방법과 제2 방법의 조합은 상기와 동일한 이점를 나타낸다.
③ 구리 배선층(110) 표면의 자연 산화막을 제거하는 방법에 대한 설명
상기 제1 및 제2 방법은, 구리 배선층(110)의 표면에 형성된 자연 산화막을 제거한 뒤에, 각 방법을 행해도 좋다. 이는, 실리콘 함유 절연막(111)이 구리 배선층(110)에서 박리되는 것을 방지한다. 또한, 본 실시 형태에서, 구리 배선층(110)의 자연 산화막을 제거하기 위해서는, 그 구리 배선층(110)의 표면을 NH3 플라즈마에 노출시킨다. 상기 NH3 플라즈마의 처리 조건은 하기 조건 D과 같다.
(조건 D)
·NH3 유량···500sccm
·기판(103)의 온도···375℃
·챔버(101) 내의 압력···6.0Torr
·제1 고주파 전원(107)의 주파수···13.56MHz
·제1 고주파 전원(107)의 파워···400W
·제2 고주파 전원(109)의 파워···0W(인가하지 않음)
·처리 시간···1Osec
(3) 본 발명의 적용예에 대한 설명
다음에, 본 발명의 적용예에 대해서 설명한다. 하기에서는, 본 발명을, 구리 배선층을 형성하는데 유용한 다머신법에 적용한다. 도12(a)∼(h)는 본 발명을 다머신법에 적용한 경우를 나타내는 단면도이다.
우선, 도12(a)에 나타내는 바와 같이, 기판(103)을 준비한다. 이 기판(103)은, SiO2 막 등의 하지 절연막(112) 위에 구리 배선층(110)(하부 배선)을 형성함으로써 구성한다. 도시하지는 않았지만, 하지 절연막(112)은 상기 실리콘 기판 위에 형성한다.
그 다음에, 도12(b)에 나타내는 바와 같이, 구리 배선층(110) 표면의 자연 산화막을 제거하기 위해서, 그 표면을 NH3 플라즈마에 노출시킨다. 이 NH3 플라즈마의 처리 조건은, 위에서 설명한 조건 D과 같다.
다음에, 도12(c)에 나타내는 바와 같이, 자연 산화막이 제거된 구리 배선층(110)의 표면을 플라즈마 처리한다. 이 플라즈마의 처리 조건은, 상기 제1 방법에서 설명한 조건A과 같다. 이 플라즈마 처리에 의해 구리 배선층(110)의 표층부가 개질되어, 그 표층부가 구리확산 방지층으로서 기능한다.
이어서, 도12(d)에 나타내는 바와 같이, 구리 배선층(110) 위에, 실리콘 함유 절연막(111)을 형성한다. 이 실리콘 함유 절연막(111)은, 위에서 설명한 조건B에 따라 성막한다. 본 적용예에서는 실리콘 함유 절연막(111)은 블럭 절연막으로서 기능하기 때문에, 이하에서는 실리콘 함유 절연막(111)을 블럭 절연막(111)이라 칭한다. 또한, 구리 배선층(110)의 자연 산화막은 도12(b)에 나타내는 공정에서 제거되기 때문에, 블럭 절연막(111)을 구리 배선층(110)에서 박리하기 어려워진다.
상기 제2 방법에서 설명한 바와 같이, 이 블럭 절연막(111)을 형성한 다음, 그 절연막(111)의 표면을 상기 조건C에 따라 플라즈마에 노출해도 좋다. 이 경우는, 도12(c)의 플라즈마 처리를 생략해도 좋다. 플라즈마 처리된 블럭 절연막(111)은 구리 확산을 방지하는 기능을 갖기 때문에, 비록 도12(c)의 플라즈마 처리를 생략할지라도, 그 블럭 절연막(111) 위에 형성된 층간 절연막 중으로 구리가 확산될 가능성은 없다.
그 다음에, 도12(e)에 나타내는 바와 같이, 블럭 절연막(111) 위에, 저유전율의 층간 절연막(113)을 형성하고, 또한, 그 위에 보호막(114)을 형성한다. 상기 층간 절연막(113)으로는, 예를 들면, 공지의 FSG(Fluorinated Silicon Oxide)막이나 다공성 SiO2 막을 사용할 수 있다. 보호막(114)으로는 막두께가 얇고, 밀도가 높은 NSG 막(불순물을 함유하지 않는 실리콘 산화막)이 사용된다. 보호막(114)이 없는 경우에는, 포토레지스트(115)(후술함)를 에싱(ashing)할 때, 혹은 층간 절연막(113) 아래의 블럭 절연막(111)을 에칭가스로 에칭할 때, 처리 가스에 의해 층간 절연막(113)이 변질되어, 층간 절연막(13)의 저유전율 특성이 나빠질 우려가 있다. 그러나, 이 점이 문제가 되지 않은 경우에는, 보호막(114)을 생략해도 좋다.
다음에, 도12(f)에 나타내는 바와 같이, 보호막(114) 위에 포토레지스트(115)를 도포한 뒤, 포토리소그래피에 의해, 포토레지스트(115)에 개구부(l15a)를 형성한다. 그 후, 반응성 이온 에칭(RIE)에 의해, 개구부(115a)를 통해서, 층간 절연막(113)과 보호막(114)을 에칭하여, 블럭 절연막(111)에 이르는 개구부(113a)를 형성한다.
이 에칭에서는, CF4+CHF3의 혼합 가스가 에칭 가스로 사용되며, 상기 블럭 절연막(111)은 이 에칭 가스에 대한 에칭 내성을 갖는다. 다시 말해서, 블럭 절연막(111)은 이 에칭에 대해서 에칭 스토퍼(stopper) 막으로서 기능한다.
그 다음, 도12(g)에 나타내는 바와 같이, 포토레지스트(115)를 에싱(ashing)하여 제거한 뒤, 개구부(113a)를 통해서 블럭 절연막(111)을 에칭하여, 구리 배선층(11O)에 이르는 개구부(111a)를 형성한다. 이 에칭은, 반응성 이온 에칭(RIE)에 의해 행한다. 이 에칭에서는, 층간 절연막(113)을 에칭할 때 사용한 것이나 그 조성비를 변경한 CF4+CHF3의 혼합 가스를 에칭 가스로서 사용한다. 이 에칭 가스에 대해서 상기 구리 배선층(110)은 에칭 내성을 갖기 때문에, 이러한 에칭에 의해 구리 배선층(110)이 에칭되지 않는다. 이 공정에 의해, 개구부 (111a)와 (113a)로 된 비어 홀(116)이 형성된다.
그 다음에, 도12(h)에 나타내는 바와 같이, 상기 비어 홀(116)의 내벽 및 보호막(114) 위에, 스패터링에 의해 구리로 된 시드(seed)층(117)을 형성한다. 그 후, 시드층(117)에 전력을 공급하여, 제1 전해 구리도금막(118)을 시드층(117)위에 형성한다. 그 다음, 비어 홀(116)보다 위쪽에 형성된 제1 전해 구리 도금막(118)을 CMP법(화학 기계 연마법)으로 제거한다. 이들 공정에 의해, 제1 전해 구리도금막(118)으로 된 플러그가 비어 홀(116) 내에 매립된 구조를 얻을 수 있다.
끝으로, 시드층(117)에 다시 전력을 공급하여, 그 시드층(117) 위 및 제1 전해 구리도금막(118) 위에 제2 전해 구리도금막(119)(상부 배선)을 형성한다.
상기의 공정에 의해, 구리 배선층(110)(하부 배선)과 전해 구리도금막(119)(상부 배선)은 플러그를 통해 전기적으로 접속되지만, 구리 배선층(110)(하부 배선)과 전해 구리도금막(119)(상부 배선)이 층간 절연막(113)에 의해 분리되는 구조로 된다.
이미 설명한 바와 같이, 구리 배선층(110)(하부 배선)의 표면을 상기 조건 A에 따라 플라즈마 처리하면, 그 구리 배선층(110)(하부 배선)의 표층부가 개질되어 구리확산 방지층으로서 기능한다. 따라서, 구리 배선층(110)(하부 배선) 위에 형성되는 블럭 절연막(111)으로서, 종래의 유전율이 높은 SiN막을 사용할 필요가 없다. 대신, 본 발명에 의하면, 표2에 기재한 막을 사용할 수 있다. 이들 막 중, HMDSO를 사용하여 형성된 SiOCH 막 및 SiONCH 막은 누설 전류를 억제하며, 저유전율(약 4.0)을 갖기 때문에, 본 적용예는 고속의 동작 속도를 갖는 반도체 장치를 제공할 수 있다.
요약하면, 본 발명의 반도체 장치의 제조 방법에 의하면, N2 또는 N2O 중 어느 하나를 함유하는 처리 가스를 플라즈마화하고, 그 플라즈마화한 처리 가스에 구리 배선층의 표면을 노출시킨다. 그 대신, N2와 NH3을 함유하는 처리 가스를 플라즈마화 하고, 그 플라즈마화한 처리 가스에 구리 배선층의 표면을 노출시킨다. 이들 플라즈마 처리에 의해, 구리 배선층의 표층부가 개질되어 구리확산 방지층으로 된다. 이에 의해, 구리 배선층 자신이 구리 확산을 방지하는 기능을 갖기 때문에, 그 구리 배선층 위에 형성되는 블럭 절연막 등의 구리확산 방지막에 우수한 구리확산 방지능을 요구할 필요가 없다. 따라서, 구리확산 방지능이 뛰어난 종래의 SiN 막과 같은 고유전율막을 사용할 필요가 없다.
그리고, 구리 배선층의 표층부를 개질하기 전에, 상기 구리 배선층의 표면을 NH3 플라즈마에 노출시키면, 구리배선의 표면에 형성된 자연 산화막을 제거할 수 있다.
또한, 상기와 같이 구리 배선층의 표층부를 개질하는 대신에, 실리콘 함유 절연막을 상기 구리 배선층 위에 형성한 다음, NH3, N2, 및 N2O 중 적어도 하나를 함유하는 처리 가스를 플라즈마화한 후, 상기 실리콘 함유 절연막의 표면을 상기 플라즈마화된 처리 가스에 노출시켜도 좋다. 이렇게 하면, 실리콘 함유 절연막이 개질되어 구리확산 방지막으로서 기능한다.
이 경우, 실록산 결합을 갖는 화합물을 함유하는 반응 가스를 사용하는 화학적 기상 성장법에 의해 상기 실리콘 함유 절연막을 형성하면, 그 실리콘 함유 절연막은 유전율이 낮으며 누설 전류를 억제할 수 있는 막으로 된다. 따라서, 이 실리콘 함유 절연막에서는, 종래와 같이 누설 전류가 증대하는 문제나, SiN 막과 같이 고유전율에 기인한 반도체 장치의 동작속도 저하 문제는 생기지 않는다.
도1은 본 발명의 실시 형태에 사용되는 반도체 제조장치의 단면도.
도2a∼2c는 본 발명의 실시 형태의 제 1방법에 의해 반도체 장치를 제조하는 공정을 나타내는 단면도.
도3은 본 발명의 실시 형태의 제 1방법에서, 성막 직후의 실리콘 함유 절연막에 함유되는 원소에 대한 SIMS 조사 결과를 나타내는 그래프.
도4는 본 발명의 실시 형태의 제 1방법에서, 실리콘 함유 절연막을 진공 중 500℃에서 4시간 어닐링한 경우의 실리콘 함유 절연막에 함유되는 원소에 대한 SIMS 조사 결과를 나타내는 그래프.
도5는 N2 플라즈마 처리를 행하지 않은 경우의 성막 직후의 실리콘 함유 절연막에 함유되는 원소에 대한 SIMS 조사 결과를 나타내는 그래프.
도6은 N2 플라즈마 처리를 행하지 않은 실리콘 함유 절연막을 성막한 후에 진공 중 500℃에서 4시간 어닐링한 경우의 실리콘 함유 절연막에 함유되는 원소에 대한 SIMS 조사 결과를 나타내는 그래프.
도7a∼7c는 본 발명의 실시 형태의 제 2방법에 의해 반도체 장치를 제조하는 공정을 나타내는 단면도.
도8은 본 발명의 실시 형태의 제 2방법에서, 실리콘 함유 절연막을 성막 후에 진공 중 450℃에서 4시간 어닐링한 경우의 실리콘 함유 절연막에 함유되는 원소에 대한 SIMS 조사 결과를 나타내는 그래프.
도9는 본 발명의 실시 형태의 제 2방법에서, 실리콘 함유 절연막의 누설 전류의 측정에 사용된 단면구조를 나타내는 단면도.
도10은 본 발명의 실시 형태의 제 2방법에서, 실리콘 함유 절연막의 성막 직후에 NH3 플라즈마 처리를 행한 경우의 실리콘 함유 절연막의 누설 전류를 나타내는 그래프.
도11은 본 발명의 실시 형태의 제 2방법에서, 실리콘 함유 절연막에 NH3 플라즈마 처리를 행한 다음, 어닐링한 후의 그 실리콘 함유 절연막의 누설 전류를 나타내는 그래프.
도12a∼12h는 본 발명을 다머신(damascene)법에 적용한 경우의 단면도.
<도면 부호의 설명>
101 챔버, 102 하부 전극, 103 기판, 104 상부 전극
105 히터에 대한 전력 공급원, 106 배기구, 107 제1 고주파 전원
108 가스 도입구, 109 제2 고주파 전원, 110 구리 배선층
111 실리콘 함유 절연막(블럭 절연막), 112 하지 절연막, 113 층간 절연막
114 보호막, 115 포토레지스트, 116 비어 홀, 117 시드(seed)층
118 제1 전해 구리도금막, 119 제2 전해 구리도금막
201 수은 프로브, 202 p형 실리콘 기판

Claims (25)

  1. N2 및 N2O 중 어느 하나를 함유하는 처리 가스를 플라즈마화 하는 공정; 및
    상기 플라즈마화 한 처리 가스에 구리 배선층의 표면을 노출시킴으로써, 구리 배선층의 표층부를 개질하여 상기 표층부를 구리 확산 방지층으로 하는 공정을 포함하며,
    상기 처리 가스에 탄화수소를 첨가하는 반도체 장치의 제조 방법.
  2. 삭제
  3. 제 1항에 있어서,
    상기 탄화수소는 CH4 및 C2H2 중 어느 하나인 반도체 장치의 제조 방법.
  4. N2 및 NH3을 함유하는 처리 가스를 플라즈마화 하는 공정; 및
    상기 플라즈마화 한 처리 가스에 구리 배선층의 표면을 노출시킴으로써, 구리 배선층의 표층부를 개질하여 상기 표층부를 구리 확산 방지층으로 하는 공정을 포함하며,
    상기 처리 가스에 탄화수소를 첨가하는 반도체 장치의 제조 방법.
  5. 제 1항에 있어서,
    상기 구리 배선층의 표층부를 개질하기 전에, 상기 구리 배선층의 표면을 NH3 플라즈마에 노출시키는 공정을 더 포함하는 반도체 장치의 제조 방법.
  6. 제 1항에 있어서,
    상기 구리 배선층의 표층부를 개질한 후, 상기 구리 배선층 위에 실리콘 함유 절연막을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  7. 제 6항에 있어서,
    NH3, N2, 및 N20 중 적어도 하나를 함유하는 처리 가스를 플라즈마화 하는 공정; 및
    상기 실리콘 함유 절연막을 성막한 후, 상기 플라즈마화한 처리 가스에 상기 실리콘 함유 절연막을 노출시키는 공정을 더 포함하는 반도체 장치의 제조 방법.
  8. 제 6항에 있어서,
    상기 실리콘 함유 절연막 위에 층간 절연막을 형성하는 공정;
    상기 실리콘 함유 절연막과 상기 층간 절연막에 비어 홀을 형성하는 공정;
    상기 구리 배선층과 전기적으로 접속되는 플러그를 상기 비어 홀 내에 매립하는 공정; 및
    상기 층간 절연막 위에 상기 플러그와 전기적으로 접속되는 상부 배선을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 제 6항에 있어서,
    상기 실리콘 함유 절연막은 SiOCH 막, SiO 막, SiN 막, SiONCH 막, SiCH 막 및 SiCNH 막으로 구성된 그룹에서 선택한 어느 하나인 반도체 장치의 제조 방법.
  14. 제 13항에 있어서,
    상기 SiOCH 막은 실록산 결합을 갖는 화합물을 함유하는 반응 가스를 사용하는 화학적 기상 성장법에 의해 형성되는 반도체 장치의 제조 방법.
  15. 제 13항에 있어서,
    상기 SiONCH 막은 실록산 결합을 갖는 화합물과 N2O를 함유하는 반응 가스를 사용하는 화학적 기상 성장법에 의해 형성되는 반도체 장치의 제조 방법.
  16. 제 14항에 있어서,
    상기 실록산 결합을 갖는 화합물이 HMDSO((Si(CH3)3)2O), OMCTS((Si(CH3)2)4O4), HEDS((Si(C2H5)3)2O), TMDS((SiH(CH3)2)2O), TEDS((SiH(C2H5)2)2O), TMCTS((SiH(CH3))4O4) 및 TECTS((SiH(C2H5))4O4)로 구성된 그룹에서 선택한 어느 하나인 반도체 장치의 제조 방법.
  17. 제 15항에 있어서,
    상기 실록산 결합을 갖는 화합물이 HMDSO((Si(CH3)3)2O), OMCTS((Si(CH3)2)4O4), HEDS((Si(C2H5)3)2O), TMDS((SiH(CH3)2)2O), TEDS((SiH(C2H5)2)2O), TMCTS((SiH(CH3))4O4) 및 TECTS((SiH(C2H5))4O4)로 구성된 그룹에서 선택한 어느 하나인 반도체 장치의 제조 방법.
  18. 제 13항에 있어서,
    상기 SiN 막은 SiH4와 N2O을 함유하는 반응 가스를 사용하는 화학적 기상 성장법에 의해 형성되는 반도체 장치의 제조 방법.
  19. 제 18항에 있어서,
    상기 반응 가스에 NH3를 첨가하는 반도체 장치의 제조 방법.
  20. 제 13항에 있어서,
    상기 SiO 막은 유기 실란을 함유하는 반응 가스를 사용하는 화학적 기상 성장법에 의해 형성되는 반도체 장치의 제조 방법.
  21. 제 13항에 있어서,
    상기 SiCH 막은 유기 실란과 탄화수소를 함유하는 반응 가스를 사용하는 화학적 기상 성장법에 의해 형성되는 반도체 장치의 제조 방법.
  22. 제 13항에 있어서,
    상기 SiCNH 막은 NH3, 유기 실란 및 탄화수소를 함유하는 반응 가스를 사용하는 화학적 기상 성장법에 의해 형성되는 반도체 장치의 제조 방법.
  23. 제 20항에 있어서,
    상기 유기 실란은 TMS(Si(CH3)4)인 반도체 장치의 제조 방법.
  24. 제 21항에 있어서,
    상기 탄화수소는 CH4 또는 C2H2인 반도체 장치의 제조 방법.
  25. 제 1항 및 제 4항 중 어느 한 항에 기재된 반도체 장치의 제조 방법에 의해 제조된 반도체 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003068850A (ja) * 2001-08-29 2003-03-07 Tokyo Electron Ltd 半導体装置およびその製造方法
CN1296986C (zh) * 2002-08-30 2007-01-24 茂德科技股份有限公司 后端制作工艺整合的方法
US6818557B1 (en) * 2002-12-12 2004-11-16 Advanced Micro Devices, Inc. Method of forming SiC capped copper interconnects with reduced hillock formation and improved electromigration resistance
US7232766B2 (en) * 2003-03-14 2007-06-19 Lam Research Corporation System and method for surface reduction, passivation, corrosion prevention and activation of copper surface
JP2005294333A (ja) * 2004-03-31 2005-10-20 Semiconductor Process Laboratory Co Ltd 成膜方法及び半導体装置
US7253125B1 (en) 2004-04-16 2007-08-07 Novellus Systems, Inc. Method to improve mechanical strength of low-k dielectric film using modulated UV exposure
US9659769B1 (en) 2004-10-22 2017-05-23 Novellus Systems, Inc. Tensile dielectric films using UV curing
US7790633B1 (en) 2004-10-26 2010-09-07 Novellus Systems, Inc. Sequential deposition/anneal film densification method
TWI311213B (en) * 2004-12-24 2009-06-21 Au Optronics Corp Crystallizing method for forming poly-si films and thin film transistors using same
US7332422B2 (en) * 2005-01-05 2008-02-19 Chartered Semiconductor Manufacturing, Ltd. Method for CuO reduction by using two step nitrogen oxygen and reducing plasma treatment
US7510982B1 (en) 2005-01-31 2009-03-31 Novellus Systems, Inc. Creation of porosity in low-k films by photo-disassociation of imbedded nanoparticles
US8282768B1 (en) 2005-04-26 2012-10-09 Novellus Systems, Inc. Purging of porogen from UV cure chamber
US8137465B1 (en) 2005-04-26 2012-03-20 Novellus Systems, Inc. Single-chamber sequential curing of semiconductor wafers
US8454750B1 (en) 2005-04-26 2013-06-04 Novellus Systems, Inc. Multi-station sequential curing of dielectric films
US8980769B1 (en) 2005-04-26 2015-03-17 Novellus Systems, Inc. Multi-station sequential curing of dielectric films
US8889233B1 (en) 2005-04-26 2014-11-18 Novellus Systems, Inc. Method for reducing stress in porous dielectric films
JP2006351731A (ja) * 2005-06-14 2006-12-28 Sumitomo Heavy Ind Ltd 半導体装置の製造方法
JP4701017B2 (ja) * 2005-06-21 2011-06-15 パナソニック株式会社 半導体装置の製造方法及び半導体装置
US7749906B2 (en) * 2006-02-22 2010-07-06 Intel Corporation Using unstable nitrides to form semiconductor structures
US10037905B2 (en) 2009-11-12 2018-07-31 Novellus Systems, Inc. UV and reducing treatment for K recovery and surface clean in semiconductor processing
US7851232B2 (en) * 2006-10-30 2010-12-14 Novellus Systems, Inc. UV treatment for carbon-containing low-k dielectric repair in semiconductor processing
US8465991B2 (en) 2006-10-30 2013-06-18 Novellus Systems, Inc. Carbon containing low-k dielectric constant recovery using UV treatment
KR101421243B1 (ko) * 2006-12-21 2014-07-21 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조방법
US8242028B1 (en) * 2007-04-03 2012-08-14 Novellus Systems, Inc. UV treatment of etch stop and hard mask films for selectivity and hermeticity enhancement
US8211510B1 (en) 2007-08-31 2012-07-03 Novellus Systems, Inc. Cascaded cure approach to fabricate highly tensile silicon nitride films
US9050623B1 (en) 2008-09-12 2015-06-09 Novellus Systems, Inc. Progressive UV cure
JP2011258871A (ja) * 2010-06-11 2011-12-22 Fujitsu Ltd 回路基板及びその製造方法
US8871639B2 (en) * 2013-01-04 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
CN105118933B (zh) * 2015-09-02 2018-03-13 深圳市华星光电技术有限公司 薄膜封装方法及有机发光装置
CN105241679B (zh) * 2015-09-21 2017-12-15 中国铁道科学研究院电子计算技术研究所 一种动车组隐蔽故障检测方法
US9847221B1 (en) 2016-09-29 2017-12-19 Lam Research Corporation Low temperature formation of high quality silicon oxide films in semiconductor device manufacturing
JP6842988B2 (ja) * 2017-05-19 2021-03-17 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3297220B2 (ja) 1993-10-29 2002-07-02 株式会社東芝 半導体装置の製造方法および半導体装置
FR2713528B1 (fr) * 1993-12-15 1996-01-12 Air Liquide Procédé et dispositif de fluxage par voie sèche de surfaces métalliques avant brasage ou étamage.
JPH07230991A (ja) 1994-02-17 1995-08-29 Fujitsu Ltd 半導体装置の製造方法
JP3318818B2 (ja) 1995-06-20 2002-08-26 ソニー株式会社 絶縁膜形成方法
TW362118B (en) 1995-10-30 1999-06-21 Dow Corning Method for depositing amorphous SiNC coatings
JPH10199881A (ja) 1997-01-13 1998-07-31 Nec Corp 半導体装置の製造方法
JPH1116906A (ja) 1997-06-27 1999-01-22 Sony Corp 半導体装置及びその製造方法
TW400621B (en) 1998-01-26 2000-08-01 United Microelectronics Corp Metallization structure and the manufacture method thereof
JP3726226B2 (ja) 1998-02-05 2005-12-14 日本エー・エス・エム株式会社 絶縁膜及びその製造方法
TW437017B (en) 1998-02-05 2001-05-28 Asm Japan Kk Silicone polymer insulation film on semiconductor substrate and method for formation thereof
US6165894A (en) * 1998-07-09 2000-12-26 Advanced Micro Devices, Inc. Method of reliably capping copper interconnects
US6066196A (en) * 1998-09-18 2000-05-23 Gelest, Inc. Method for the chemical vapor deposition of copper-based films and copper source precursors for the same
US6974766B1 (en) 1998-10-01 2005-12-13 Applied Materials, Inc. In situ deposition of a low κ dielectric layer, barrier layer, etch stop, and anti-reflective coating for damascene application
US6576980B1 (en) * 1999-11-30 2003-06-10 Agere Systems, Inc. Surface treatment anneal of hydrogenated silicon-oxy-carbide dielectric layer
US6136680A (en) 2000-01-21 2000-10-24 Taiwan Semiconductor Manufacturing Company Methods to improve copper-fluorinated silica glass interconnects
US6468833B2 (en) * 2000-03-31 2002-10-22 American Air Liquide, Inc. Systems and methods for application of substantially dry atmospheric plasma surface treatment to various electronic component packaging and assembly methods
US6410462B1 (en) * 2000-05-12 2002-06-25 Sharp Laboratories Of America, Inc. Method of making low-K carbon doped silicon oxide
JP3600507B2 (ja) * 2000-05-18 2004-12-15 キヤノン販売株式会社 半導体装置及びその製造方法

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