CN1296986C - 后端制作工艺整合的方法 - Google Patents

Abstract

一种后端制作工艺整合的方法，是于一基底上先沉积作为层间介电层或金属间介电层的介电层，再于介电层上形成并定义一硅硬掩模层，以作为后续蚀刻制作工艺的硬掩模。接着，进行一蚀刻制作工艺，以于层间介电层或金属间介电层中形成接触窗或介层窗开口。随后，进行一氮化制作工艺，以使硅硬掩模层变为氮化硅或氮氧化硅层。

Description

后端制作工艺整合的方法

技术领域

本发明涉及一种半导体制作工艺，特别是涉及一种后端制作工艺整合(backend process integration)的方法。

背景技术

随着半导体制作工艺不断地发展，金属接触窗或介层窗开口也将变得愈来愈小，因而目前多使用多晶硅(polysilicon)或非晶硅(amorphous silicon)取代光致抗蚀剂(photo resist)作为硅硬掩模层(silicon hardmask)。然而，在蚀刻制作工艺后如果不移除硅硬掩模层，此硅硬掩模层将会在后续进行钛层与氮化钛层(Ti/TiN)溅射(sputter)与退火制作工艺(anneal process)期间形成自行对准硅化金属(salicide)，而形成的自行对准硅化金属(即硅化钛，TiSi_x)将难以被钨化学机械研磨(WCMP)或钨回蚀(W etching back)制作工艺所去除，致使残留于介电层上的硅化钛将造成后续金属线路短路(short circuit)。

另外，对于漏电流(leakage current)或存储器的数据保持率(data retentionrate)要求较严格的某些半导体元件，如快闪存储器(flash)、互补式金属—氧化物—半导体影像感测器(CMOS image sensor)、或硅上液晶元件(LCOS)…等，通常在层间介电层(inter-layer dielectrics，简称ILD)或金属间介电层(inter-metal dielectrics，简称IMD)上沉积一层薄层氮化硅(silicon nitride)或氮氧化硅(silicon oxy-nitride)当作电荷捕捉层(charge-trapping layer)来保护元件不受后续蚀刻制作工艺的等离子伤害(plasma damage)，并且可防止漏电流，改善存储器的数据保持率，还可使击穿电压(breakdown voltage)不会下降，以达到较佳的栅氧化层整合(gate oxide integrity，简称GOI)。但此氮化硅或氮氧化硅层在接触窗(contact)或介层窗(via)蚀刻后，在含氧气等离子(O₂ plasma)的光致抗蚀剂去除步骤处理下，对后续金属层蚀刻时的电荷捕捉能力将大为降低，进而影响元件电性能。

发明概述

因此，本发明的目的是提供一种后端制作工艺整合的方法，以避免硅硬掩模层在进行钛层与氮化钛层溅射与退火制作工艺期间形成自行对准硅化金属。

本发明的再一目的是提供一种后端制作工艺整合的方法，可保护记忆元件不受伤害。

本发明的另一目的是提供一种后端制作工艺整合的方法，可以提升元件电性能，使漏电流不会增加，以维持存储器的数据保持率。

本发明的又一目的是提供一种后端制作工艺整合的方法，可使故障电压不会下降，以达到较佳的栅氧化层整合。

根据上述与其它目的，本发明提出一种后端制作工艺整合的方法，包括在一基底上先沉积层间介电层或金属间介电层的介电层，再对介电层进行平坦化制作工艺，如化学机械研磨(chemical mechanical polish，简称CMP)。随后，形成一硅硬掩模层，如多晶硅层或非晶硅层，再定义这层硅硬掩模层。接着，进行一蚀刻制作工艺，以于层间介电层或金属间介电层中形成接触窗或介层窗。随后，进行一氮化制作工艺(nitridation)，以使硅硬掩模层成为氮化硅或氮氧化硅层。

本发明因为利用氮化制作工艺使硅硬掩模层成为氮化硅或氮氧化硅层，所以不但可以省略现有技术中去除硅硬掩模的步骤，还可以避免硅硬掩模在进行钛层与氮化钛层溅射与退火制作工艺期间形成自行对准硅化金属。形成的氮化硅或氮氧化硅层可保护元件不受后续蚀刻制作工艺的等离子伤害，防止现有技术中的漏电流问题，改善存储器的数据保持率，使故障电压不会下降，以达到较佳的栅氧化层整合。

附图的简要说明

为使本发发明的上述和其他目的、特征、和优点能更明显易懂，下文特举优选实施例，并配合附图作详细说明。

图1A至图1E是依照本发明的一优选实施例的制造流程剖面图；以及

图2是依照本发明的优选实施例的范例的金属内连线的剖面图。

附图的标号说明

100、200：基底

101、201：扩散阻挡层(diffusion barrier)

102：介电层

104、104a：硅硬掩模层

106：光致抗蚀剂层

108：开口

110、204、216：氮化层

202：层间介电层

208：接触窗开口

210：接触窗插塞

212、222：金属层

214：金属间介电层

218：介层窗开口

220：介层窗插塞

具体实施方式的详细描述

图1A至图1E是依照本发明的一第一实施例的制造流程剖面图，适于应用在后端制作工艺整合(backend process integration)中。

请参照图1A，于基底100上形成作为层间介电层或金属间介电层的介电层102，其材质例如是氧化硅。然后，再对介电层102进行一化学机械研磨，而介电层102的厚度约8000埃。另外，在形成介电层102之前还可在基底100上先形成一层扩散阻挡层101，如氮化硅或氮氧化硅层。

然后，请参照图1B，于介电层102上形成一层硅硬掩模层(siliconhardmask)104。此硅硬掩模层104例如是多晶硅层或非晶硅(amorphous silicon)层。

接着，请参照图1C，定义硅硬掩模层104作为后续蚀刻制作工艺的掩模，而定义硅硬掩模层104的方法例如是在硅硬掩模层104上形成一层图案化光致抗蚀剂层106，再以此光致抗蚀剂层106作为蚀刻掩模，对硅硬掩模层104进行蚀刻，得到图案化硅硬掩模层104a。

其后，请参照图1D，将光致抗蚀剂层106去除，再以硅硬掩模层104a作为蚀刻掩模，对介电层102进行蚀刻，以于介电层102中形成开口108，如接触窗或介层窗开口(contact/via hole)。而且，如果于基底100上还包括先前形成的一层氮化硅层101，则蚀刻制作工艺的蚀刻中止层即为这层氮化硅层101。此时硅硬掩模层104a的剩余厚度在100～200埃之间。

之后，请参照图1E，进行一氮化制作工艺(nitridation)以使硅硬掩模层104a变为氮化层110，其材质例如是氮化硅或氮氧化硅层，其中氮化制作工艺例如是等离子(plasma)氮化处理或是包含炉管退火(furnace)与快速热退火(rapid thermal anneal，简称RTA)的氮化退火制作工艺，而且上述氮化制作工艺均使用含氮气体，如氮气(N₂)、氨气(NH₃)、一氧化氮(NO)或是一氧化二氮(N₂O)。然后，还可以再进行一次蚀刻制作工艺，以将开口108底部的扩散阻挡层101去除。

范例

为了加强本发明的应用性，请参照图2所示。

图2是依照本发明的优选实施例的范例的金属内连线的剖面图。

请参照图2，根据前述的较佳实施例，将本发明应用于半导体制作工艺中的金属内连线制作工艺，可以获得如图2所示的结果，包括于一基底200上形成有一层间介电层202，而于层间介电层202上形成并定义的是一层作为蚀刻掩模的硅硬掩模层，另外在形成层间介电层202之前可在基底200上先形成一扩散阻挡层201。等到经由蚀刻制作工艺后于层间介电层202中形成一接触窗开口208之后，需对硅硬掩模层进行一氮化制作工艺，以使硅硬掩模层变成一氮化层204，其中氮化制作工艺可以是制作工艺温度较低的等离子氮化处理或是制作工艺温度较高的炉管退火与快速热退火(RTA)。

接着，请继续参照图2，于接触窗开口208中形成接触窗插塞210，而在形成接触窗插塞210之前，还包括进行钛层与氮化钛层(Ti/TiN)溅射(sputter)；以及施行一道退火制作工艺。随后，于接触窗插塞210上形成金属层212。之后，与上述制作工艺类似，先于基底200上形成一金属间层介电层214覆盖金属层212，再于一金属间介电层214上形成并定义一层硅硬掩模层作为蚀刻掩模。等到经由蚀刻制作工艺后于金属间介电层214中形成一介层窗开口218之后，需对硅硬掩模层进行另一氮化制作工艺，以使硅硬掩模层变成另一氮化层216，其中氮化制作工艺可选择制作工艺温度较低如等离子氮化处理的氮化制作工艺，以免先前形成的金属层受到温度过高影响而发生不良的缺陷(defect)。之后，于介层窗开口218中形成一介层窗插塞220。然后，于介层窗插塞220上形成另一金属层222即完成内连线制作工艺。

因此，本发明的特征包括：

1.本发明藉由进行一氮化制作工艺以使硅硬掩模层变为氮化硅或氮氧化硅层，所以，以避免硅硬掩模在进行钛层与氮化钛层溅射与退火制作工艺期间形成自行对准硅化金属。

2.本发明由利用氮化制作工艺使硅硬掩模层变为氮化硅或氮氧化硅层，以避免于后续蚀刻制作工艺等离子所造成的元件损害(device damage)。

3.本发明因为将硅硬掩模层变为氮化硅或氮氧化硅层，所以可防止漏电以维持存储器的数据保持率(data retention rate)，更可使故障电压(breakdown voltage)不会下降，以达到较佳的栅氧化层整合(gate oxideintegrity，简称GOI)。

虽然本发明已结合优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作出各种更动与润饰，因此本发明的保护范围应当视后附的权利要求的范围所界定者为准。

Claims (21)

1.一种后端制作工艺整合的方法，包括：

于一基底上形成一介电层；

于该介电层上形成一硅硬掩模层；

定义该硅硬掩模层；

利用该硅硬掩模层作为蚀刻掩模，进行一蚀刻制作工艺，在该介电层中形成一开口；以及

进行一氮化制作工艺。

2.如权利要求1所述的后端制作工艺整合的方法，其中该硅硬掩模层包括多晶硅层与非晶硅层其中之一。

3.如权利要求1所述的后端制作工艺整合的方法，其中该氮化制作工艺包括等离子氮化处理。

4.如权利要求1所述的后端制作工艺整合的方法，其中该氮化制作工艺包括炉管退火与快速热退火其中之一。

5.如权利要求2或3所述的后端制作工艺整合的方法，其中该氮化制作工艺采用含氮气体。

6.如权利要求1所述的后端制作工艺整合的方法，其中进行该氮化制作工艺后，使该硅硬掩模层成为包括氮化硅层与氮氧化硅层其中之一。

7.如权利要求1所述的后端制作工艺整合的方法，其中于该基底上形成该介电层之前，还包括于该基底上形成一扩散阻挡层。

8.如权利要求7所述的后端制作工艺整合的方法，其中该扩散阻挡层包括氮化硅层与氮氧化硅层其中之一。

9.如权利要求7所述的后端制作工艺整合的方法，其中进行该氮化制作工艺之后，还包括去除该开口底部的该扩散阻挡层。

10.一种金属内连线的制造方法，包括：

于一基底上形成一层间介电层；

于该层间介电层上形成一第一硅硬掩模层；

定义该第一硅硬掩模层；

利用该第一硅硬掩模层作为蚀刻掩模，对该层间介电层进行一蚀刻制作工艺，以于该层间介电层中形成一接触窗开口；

进行一第一氮化制作工艺，以使该第一硅硬掩模层成为一第一氮化层；

于该接触窗开口中形成一接触窗插塞；

于该接触窗插塞上形成一第一金属层；

于该基底上形成一金属间介电层，覆盖该第一金属层；

于该金属间介电层上形成一第二硅硬掩模层；

定义该第二硅硬掩模层；

利用该第二硅硬掩模层作为蚀刻掩模，对该金属间介电层进行一蚀刻制作工艺，以于该金属间介电层中形成一介电窗开口；

进行一第二氮化制作工艺，以使该第二硅硬掩模层变成一第二氮化层；

于该介层窗开口中形成一介层窗插塞；以及

于该介层窗插塞上形成一第二金属层。

11.如权利要求10所述的金属内连线的制造方法，其中该第二氮化制作工艺更包括控制制作工艺温度，以防止该第一金属层产生缺陷。

12.如权利要求10所述的金属内连线的制造方法，其中该第一硅硬掩模层与该第二硅硬掩模层包括多晶硅层与非晶硅层其中之一。

13.如权利要求10所述的金属内连线的制造方法，其中该第一氮化制作工艺与该第二氮化制作工艺包括等离子氮化处理。

14.如权利要求10所述的金属内连线的制造方法，其中该第一氮化制作工艺包括炉管退火与快速热退火其中之一。

15.如权利要求13或14所述的金属内连线的制造方法，其中该第一氮化制作工艺与该第二氮化制作工艺所采用的气体为含氮气体。

16.如权利要求10所述的金属内连线的制造方法，其中该第一氮化层与该第二氮化层包括氮化硅层与氮氧化硅层其中之一。

17.如权利要求10所述的金属内连线的制造方法，其中于该基底上形成该层间介电层之前，还包括于该基底上形成一扩散阻挡层。

18.如权利要求17所述的金属内连线的制造方法，其中该扩散阻挡层包括氮化硅层与氮氧化硅层其中之一。

19.如权利要求10所述的金属内连线的制造方法，其中于该基底上形成该金属间介电层之后，还包括对该金属间介电层进行化学机械研磨。

20.如权利要求10所述的金属内连线的制造方法，其中于该基底上形成该层间介电层之后，还包括对该层间介电层进行化学机械研磨。

21.如权利要求10所述的金属内连线的制造方法，其中于该接触窗开口中形成该接触窗插塞之前，还包括：

进行钛层与氮化钛层溅射；以及

施行一退火制作工艺。

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