KR100461779B1 - 반도체장치 제조방법 및 반도체제조장치 - Google Patents

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Abstract

고주파전력을 인가하여 처리실내에서 발생된 플라즈마로써 반도체장치를 제조하는 방법에서, 반도체기판을 유지하면서 이 반도체기판에 복수의 처리단계들을 행할 때의 각 단계에서의 처리에 응하여 각 단계를 위한 고주파전력의 레벨이 절환되고, 그로 인해 복수의 단계들이 연속적으로 행해진다.

Description

반도체장치 제조방법 및 반도체제조장치{Method of manufacturing semiconductor devices and semiconductor manufacturing apparatus}
본 발명은 반도체장치 제조방법 및 반도체제조장치에 관한 것이다. 보다 상세하게는, 본 발명은 플라즈마에 의한 복수의 공정단계들을 이용하여 반도체장치들을 제조하는 처리 중에 생성되는 입자들(이물입자들)의 영향을 줄이는 반도체장치 제조방법 및 반도체제조장치에 관한 것이다.
마이크로프로세서 또는 메모리와 같은 LSI(large-scale integrated circuit)로 통상 대표되는 반도체장치들을 제조하는 경우, 여러 절연막들 및 전도막을 포함한 박막들을 반도체기판상에 형성하는 단계와 그렇게 형성된 박막들 또는 반도체기판 자체를 처리하는 단계를 포함한 복수의 처리단계들을 행하는 것이 필요하다. 이러한 처리단계들을 수행할 때, 현재의 실사용에서는 플라즈마기술을 이용하는 플라즈마에쳐, 플라즈마CVD(chemical vapor deposition)장치 및 플라즈마스퍼터링장치를 포함한 복수의 반도체제조장치들이 사용된다.
반도체기판상에 형성된 박막을 소망의 형상으로 처리하는 단계에서는, 예를 들면, 박막의 필요한 영역이 플라즈마식각을 행하기 위한 레지스트막에 의해 마스크된 상태에서 반도체기판은 플라즈마에쳐의 처리실로 운반된다. 반도체기판에 설치된 하부전극과 이것에 대향하게 배치된 상부전극은 처리실에 제공되고, 식각기체는 처리실에 도입된다. 이 식각기체는 고주파전압을 하부전극에 가하는 것에 의한 처리실 내에서의 방전의 생성을 통해 플라즈마로 변환되어 레지스트에 의해 마스크되지 않은 부분을 식각한다.
도 1로부터 분명하듯이, 전력(P1)을 갖는 고주파전력의 인가는 시간(t1)에서 시작된다. 전력(P1)을 소정 기간동안 유지한 후, 고주파전력의 인가는 시간(t2)에 중지된다. 플라즈마의 생성범위는 고주파전력에 의해 실질적으로 이루어진다. 플라즈마를 실제로 생성하기 위해서는, 도입된 플라즈마생성기체의 양, 처리실내의 내부압력 등과 같은 다른 조건들도 고려되어야 한다.
전술한 바와 같이 플라즈마에쳐를 이용하여 박막을 플라즈마식각할 때, 반응생성물 등이 처리실 내에 퇴적된다. 이러한 퇴적물들은 박리되어 반도체기판에 입자들로서 부착되어, 기판을 오염시킨다. 이러한 벗겨진 입자들은 여러 플라즈마발생기들 중의 어느 것을 이용한 처리를 행할 때에도 유사하게 발생된다. 예를 들어, 반도체기판을 플라즈마CVD장치로 운반하여 플라즈마CVD처리를 하는 경우 또는 반도체기판을 플라즈마스퍼터링장치로 운반하여 플라즈마프스퍼터링을 하는 경우 입자들은 식각 중에 생성된다. 이러한 처리단계들에서, 반도체기판이 각 플라즈마발생기로 운반될 때마다, 도 1에 그 상세내용이 보여지는 처리가 반복된다. 이는 생성된 입자들의 수를 더욱 증가시킨다. 그러므로, 여러 처리단계들의 반복을 통해 반도체장치들을 제조하는 경우, 입자들의 영향으로 수율이 감소한다.
그러므로, 플라즈마를 이용한 복수의 처리단계들을 통해 반도체장치들을 제조하는 경우, 개별 처리단계들에 응하여 이따금 고주파전력의 범위를 절환함으로써, 공통플라즈마발생기의 처리실들 내에 반도체기판들을 유지하면서 복수의 연속하는 단계들을 통해 제조를 달성하는 것이 통상 생각된다.
도 2에 도시된 바와 같은 반도체장치 제조방법에서는, 전력(P1)의 고주파전력을 하부전극에 시간(t1)부터 시간(t2)까지의 기간 동안 인가하여 공정 A를 행하는 단계; 전력(P3)의 고주파전력을 시간(t3)부터 시간(t4)까지의 기간 동안 인가하여 공정 B를 행하는 단계; 전력(P2)의 고주파전력을 시간(t5)부터 시간(t6)까지의 기간 동안 인가하여 공정 C를 행하는 단계; 및 전력(P4)의 고주파전력을 시간(t7)부터 시간(t8)까지의 기간 동안 인가하여 공정 D를 행하는 단계로 이루어진 복수의 연속하는 단계들을 통해 복수의 공정들이 수행된다.
현존하는 반도체장치 제조방법에서, 복수의 연속하는 단계들에서 플라즈마에 의한 복수의 공정들을 통해 그 방법을 행하는 경우, 고주파전력은 각 단계마다 반복적으로 기동되어 인가된다. 이는 입자들의 영향을 줄이는 것을 어렵게 하는 문제를 유발한다.
더 상세하게는, 현존하는 반도체장치 제조방법에서, 복수의 연속하는 단계들을 통해 복수의 공정들을 행하는 경우, 고주파전력은 단계들의 각각마다에서 반복적으로 턴 온 및 오프된다. 이는 매번 방전이 정지되게 한다. 공정실의 구성부품들로부터 벗겨진 입자들은 양으로 대전되기 때문에, 그 입자들은 플라즈마방전 동안 상부전극 근처 또는 처리실 근처의 피복 또는 외장(sheath) 내에 갇히게 된다. 방전의 중단과 플라즈마의 사라짐에 의해, 입자들은 음의 자가바이어스(self-bias)전위를 갖는 기판에 의해 끌어당겨져 기판에 부착된다. 두 단계들 간의 간격 동안 기판위에 떨어지는 입자들은 다음 단계를 통하여 결함들을 형성할 것이다.
매 단계에서의 고주파전력의 0에서 고전력으로의 또는 고전력에서 0으로의 급격한 변경의 반복은 처리실에 부착된 반응생성물들의 막에 스트레스를 가하게 하고, 이 막의 파손 및 박리는 입자들의 생성이 더 용이해지게 한다. 특히, 반도체기판 부근에서 생성된 입자들은 방전 동안에도 반도체기판의 음의 자가바이어스전위에 의해 끌어당겨져 거기에 부착된다. 한 단계의 중간에 반도체기판에 부착된 입자들은 현재 또는 다음 단계의 처리 동안 결함들을 형성할 것이다.
이 발명의 목적은, 플라즈마를 이용한 복수의 단계들을 통해 복수의 공정들을 행할 때, 입자들의 악영향을 줄이기 위해, 반도체기판에 부착하는 입자들의 생성되지 못하게 하고, 생성된 경우에도 입자들의 수가 증가하는 것을 방지하는 반도체장치들의 제조방법 및 반도체제조장치를 제공함에 있다.
도 1은 현존하는 반도체장치 제조방법으로 플라즈마에쳐를 사용하여 행해진 경우의 고주파전력의 시간에 따른 변화를 도시하며,
도 2는 현존하는 반도체장치 제조방법으로 플라즈마에쳐에 의한 복수의 연속하는 단계들을 통해 복수의 공정들을 행하는 경우의 고주파전력의 시간에 따른 변화를 도시하며,
도 3은 본 발명의 제1실시예의 반도체장치 제조방법에서 사용되는 플라즈마에쳐의 구성을 도시하며,
도 4는 도 3에 보인 플라즈마에쳐에 의한 복수의 연속하는 단계들을 통해 복수의 공정들이 행해진 경우의 고주파전력의 시간에 따른 변화를 도시하며,
도 5는 이 발명의 반도체장치 제조방법을 연속하는 단계들로 보여주는 공정도를 도시하며,
도 6은 이 발명의 반도체장치 제조방법을 연속하는 단계들로 보여주는 공정도를 도시하며,
도 7은 본 발명의 제2실시예의 반도체장치 제조방법에서 플라즈마에쳐에 의한 복수의 연속하는 단계들을 통해 복수의 공정들이 행해진 경우의 고주파전력의시간에 따른 변화를 도시하며,
도 8은 본 발명의 제3실시예의 반도체장치 제조방법에서 플라즈마에쳐에 의한 복수의 연속하는 단계들을 통해 복수의 공정들이 행해진 경우의 고주파전력의 시간에 따른 변화를 도시하며,
도 9는 본 발명의 제4실시예의 반도체장치 제조방법에서 플라즈마에쳐에 의한 복수의 연속하는 단계들을 통해 복수의 공정들이 행해진 경우의 고주파전력의 시간에 따른 변화를 도시하며,
도 10은 본 발명의 제5실시예의 반도체장치 제조방법에서 플라즈마에쳐에 의한 복수의 연속하는 단계들을 통해 복수의 공정들이 행해진 경우의 고주파전력의 시간에 따른 변화를 도시하며,
도 11은 발명의 제6실시예인 플라즈마에쳐의 구성을 도시하며,
도 12는 플라즈마를 이용하는 일반적인 반도체제조장치에서의 플라즈마발생 중에 세로방향으로의 정전전위분포를 개략적으로 도시하며,
도 13은 발명의 제7실시예인 플라즈마에쳐의 구성을 도시하며,
도 14는 발명의 전제조건을 형성하는 입자들의 관측을 위해 사용된 입자모니터링시스템의 구성을 개략적으로 도시하며,
도 15는 도 14에 보인 입자모니터링시스템이 동작하는 경우에 여러 매개변수들(세로좌표) 및 시간(가로좌표)간의 관계를 도시하며,
도 16은 도 14에 보인 입자모니터링시스템에 의해 관측된 식각개시 직후의 시점에 생성된 입자들의 움직임을 보여주고,
도 17은 도 14에 보인 입자모니터링시스템에 의해 관측된 식각 중지 직후의 시점에 생성된 입자들의 움직임을 보여준다.
전술한 문제들을 해결하기 위하여, 본 발명의 제1양태는, 처리할 반도체기판을 탑재한 캐소드와 처리실 내에서 상기 캐소드에 대향하게 배치된 애노드를 갖는 플라즈마발생기를 사용하는 단계; 상기 처리실 속으로 처리기체를 도입하는 단계; 고주파전력을 상기 캐소드에 인가하여 상기 처리실 내에 플라즈마를 발생하여 상기 반도체기판에 대해 소망의 처리를 행하는 단계를 포함하며, 상기 반도체기판을 유지하면서 상기 반도체기판에 복수의 처리단계들을 행할 때에 각 단계에서의 처리에 응하여 각 처리를 위한 고주파전력의 레벨을 절환하여, 상기 복수의 단계들의 처리의 복수의 런들을 을 연속적으로 행하는 반도체장치 제조방법을 제공한다.
발명의 제1양태에서, 처리기체의 종류는 바람직하게는 복수의 처리단계들의 각 런마다 절환된다.
바람직하게는, 불소는 처리기체로서 사용되지 않는다.
바람직하게는, 처리기체는 헬륨, 네온, 아르곤, 크립톤, 라돈, 산소 및 질소로 구성된 군으로부터 선택된다.
이 방법에서, 2개의 인접한 단계들의 전력레벨들간의 중간값의 전력레벨을 갖는 보조단계가 상기 복수의 단계들 중 상기 2개의 인접한 단계들 사이에 삽입될 수 있다.
이 방법에서, 전력레벨이 2개의 인접한 단계들의 전력레벨들 사이에서 느리게 변화하는 보조단계가 상기 복수의 단계들 중의 상기 2개의 인접한 단계들 사이에 삽입될 수 있다.
이 방법에서, 전력레벨이 0와 제1단계의 전력레벨 사이에서 느리게 변화하는 보조단계가 상기 복수의 단계들의 상기 제1단계 전에 놓일 수 있다.
이 방법에서, 전력레벨이 최종단계의 전력레벨을 초과하여 증가하는 보조단계가 상기 복수의 단계들의 상기 최종단계 뒤에 놓일 수 있다.
발명의 제2양태는, 처리될 반도체기판을 탑재하는 캐소드와 이 캐소드에 대향하게 배치된 애노드전극이 처리실 내에 배치되는 구성을 가지며, 반도체기판은 처리기체를 처리실 내에 도입함으로써 소망의 처리를 받고, 플라즈마는 캐소드로의 고주파전력의 인가를 통해 처리실 내에서 발생되는 반도체제조장치를 제공하며, 이장치는 처리실 내에 반도체기판을 유지하면서 복수의 처리단계들의 각각에 응하여 고주파전력의 레벨을 절환함으로써 캐소드에 고주파전력을 인가하는 고주파전력제어부를 더 포함한다.
전위차부여수단이 처리실과 처리실 내에 형성된 벌크플라즈마 사이에 마련되고, 이 전위차부여부는 처리실 내에 존재하는 입자들이 반도체기판에 부착되는 것을 방지할 정도의 전위차를 준다.
바람직하게는, 전위차부여부는 처리실에 음의 전위를 주는 음의 전원을 포함한다.
발명의 제3양태는, 처리될 반도체기판을 탑재하는 캐소드와 이것에 대향하게 배치된 애노드전극이 처리실 내에 배치된 구성을 가지며, 반도체기판은 처리기체를 처리실 내에 도입하여 소망의 처리를 받고, 플라즈마는 캐소드로의 고주파전력의 인가를 통해 처리실 내에서 발생되는 반도체제조장치를 제공하며, 이 반도체제조장치에서 사용되는 적어도 하나의 구성부품은 처리실 내에 퇴적된 반응생성물의 유전상수에 가까운 유전상수를 갖는 재료로 이루어진다.
발명의 제4양태는, 처리될 반도체기판을 탑재하는 캐소드와 이것에 대향하게 배치된 애노드전극이 처리실 내에 배치된 구성을 가지며, 반도체기판은 처리기체를 처리실 내에 도입하여 소망의 처리를 받고, 플라즈마는 캐소드로의 고주파전력의 인가를 통해 처리실 내에서 발생되는 반도체제조장치를 제공하며, 이 반도체제조장치에서 사용되는 적어도 하나의 구성부품은 처리실 내에 퇴적된 반응생성물의 탄성계수에 가까운 탄성계수를 갖는 재료로 이루어진다.
발명의 제5양태는, 처리될 반도체기판을 탑재하는 캐소드와 이것에 대향하게 배치된 애노드전극이 처리실 내에 배치된 구성을 가지며, 반도체기판은 처리기체를 처리실 내에 도입하여 소망의 처리를 받고, 플라즈마는 캐소드로의 고주파전력의 인가를 통해 처리실 내에서 발생되는 반도체제조장치를 제공하며, 이 반도체제조장치에서 사용되는 적어도 하나의 구성부품은 처리실 내에 퇴적된 반응생성물의 유전상수 및 탄성계수에 가까운 유전상수 및 탄성계수를 갖는 재료로 이루어진다.
이제 본 발명의 성공적인 완성을 위한 출발점으로서 소용되는 관측의 결과를 설명할 것이다.
본 발명은 플라즈마에쳐의 처리실 내의 입자들의 생성, 반도체제조장치의 종류 및 그렇게 생성된 입자들의 움직임을 관측함으로써 다음의 관측결과를 얻었다.
도 14에 보인 것처럼, 입자모니터링시스템(30)은, 반도체기판에 식각처리를 하기 위한 처리실(28)과 반도체기판을 처리실(28)로 운반하기 위한 운반실(29)을 갖는 플라즈마에쳐(반도체제조장치; 27)의 처리실에 레이저빔산란법에 의해 레이저빔을 조사함으로써 입자들의 움직임이 관측되는 구성을 가진다.
입자모니터링시스템(30)은, 레이저원(31), 레이저원(31)으로부터의 레이저빔을 처리실(28)에 조사하는 광학계(32), 처리실(28)의 내부의 상을 획득하는 CCD카메라(33), 여러 관측조건들을 설정하는 반도체제조장치(이 예에서의 플라즈마에쳐)제어패널(34), 반도체제조장치제어패널(34)로부터의 여러 신호들을 처리하는 신호처리기(35), 및 전체 시스템을 제어하는 컴퓨터(36)를 포함한다.
도 15에 보인 것처럼, 처리를 위한 고주파전력(RF POWER),챔버내부압력(PRESSURE), 처리기체(예컨대, 6불화유황(SF6))유속(SF6FLOW RATE), 반도체기판을 운반하기 위한 게이트밸브의 개방정도(ISOLATION VALUE), 헬륨기체유속(He FLOW RATE), 정전척킹(chucking)전압(ESC VOLTAGE), 정전척킹전류(ESC CURRENT), 및 스테이지업위치(STAGE UP)와 같은 매개변수들로부터의 여러 신호들은 신호처리기(35)를 통해 컴퓨터(36)에 입력된다. 처리실(28)내의 입자들의 수는 처리실(28)내에서 산란된 레이지빔을 CCD카메라(33)로써 검출하여 측정된다.
도 15에서,는 식각중에 처리실내에서 생성된 입자들을 나타낸다. 많은 입자들이 고주파전력을 인가하는 시점과 시작 직후(25∼40초 후)에 생성된다. 많은 입자들은 고주파전류 인가의 중지 직후와 식각 중지 직후(103 내지 105초 후)에도 생성된다.
반도체기판(웨이퍼)의 주변으로부터 튀어 오르는 것처럼 생성되는 입자들은 도 16에 관측되어 있다. 이 입자들은 스트레스가 가해지는 처리실 내의 구성부품들상에 축적되는 절연막 또는 전도막을 포함하는 박막의 박리를 통해 생성된다는 추정된다. 도 16으로부터 분명한 바와 같이, 반도체기판의 주변에서 생성된 입자들은 반도체기판 위로 포물선을 그리면서 비행하여 거기에 부착됨을 확인해 주었다. 이 입자운동은 정전기력의 작용에 기인한다. 이제 이것을 설명할 것이다.
플라즈마를 이용하는 반도체제조장치에서, 접지된 상부전극이 애노드로서 사용되고 고주파전압이 인가된 하부전극이 캐소드로서 소용되는 구성을 채택하는 것이 통상 행해진다. 절연체인 세라믹링들은 반도체기판 둘레에 플라즈마의 생성이 반도체기판의 상부부분 내로 제한되도록 배치된다.
도 12를 참조하면, 접지된 하부전극(39)은 0의 전위를 가지고, 고주파전원(12)이 연결된 하부전극(40)은 음의 전위를 가진다. 상부전극(39) 및 하부전극(40) 사이의 공간에서 플라즈마가 발생되고, 이 플라즈마영역은 음의 전위를 나타낸다. 전형적인 반도체제조장치에서, 전위가 급격히 바뀌는 외장영역들은 상부전극(39) 및 하부전극(40) 근처에 존재한다.
반도체기판의 처리가 전술한 반도체제조장치를 사용하여 반복되는 동안, 반응생성물들은 세라믹링 상에 축적되거나 퇴적되어 박막이 형성된다. 맥스웰(Maxwell)의 스트레스라 알려진 힘은 정전장(electrostatic field)에 존재하는 유전체에 작용하는 것으로 알려져 있다. 플라즈마방전을 시작할 때, 축적된 반응생성물의 박막은 전술한 바와 같이 전기장에 놓이고, 맥스웰의 스트레스는 유전체인 세라믹링의 유전상수 또는 탄성계수 또는 그것들간의 차이의 영향으로 상기 박막에 작용한다. 이 박막은 깨어지고 벗겨져, 입자들을 생성한다. 그렇게 생성된 입자들은 이 입자들이 하부전극 근처의 캐소드외장을 통과하는 동안의 양이온들의 충돌의 결과로 양으로 대전된다.
한편, 반도체기판의 표면상에는, 고주파전력의 인가 하의 음이온 및 양이온간의 이동도의 차이의 결과로 음의 자가바이어스전위가 발생한다. 캐소드외장에서 양으로 대전된 입자들은 정전기력의 영향 하에 음의 자가바이어스전위를 갖는 반도체기판에 의해 끌어당겨진다. 이는 비행하는 입자들의 운동이 전술한 바와 같은 포물선을 그리게 한다고 생각된다.
도 17을 참조하면, 상부전극으로부터 벗겨진 입자들은 애노드외장에서 양으로 대전되며, 벌크플라즈마에 의해 반발되어 플라즈마 밖으로 떨어지고, 처리의 중지와 함께 플라즈마가 소멸하는 순간에, 정전기력의 작용 하에 음의 자가바이어스전위를 갖는 반도체기판에 의해 끌어당겨진다.
이제 본 발명의 실시예들을 도면들을 참조하여 전술한 관측결과에 기초하여 설명할 것이다. 상세한 설명은 실시예들에 의해 상세하게 행해질 것이다.
제1실시예
이 발명의 제1실시예를 설명한다. 도 3을 참조하면, 이 실시예의 반도체장치들의 제조방법을 구현하는데 사용되는 플라즈마에쳐(10)는, 상부에 마련된 플라즈마식각기체의 도입구(1); 하부에 마련된 기체출구(2)와 처리될 반도체기판(3)을 통과시키는 측에 마련된 게이트밸브(4)를 갖는 처리실(5); 처리실(5)내에 마련되어 스테이지(6)를 개재하여 반도체기판(3)을 탑재하기 위한 캐소드(7)와 캐소드(7)에 대향하게 배치된 애노드(8); 기체를 캐소드(7)로 안내하기 위한 샤워헤드(9); 스테이지(6)에 연결된 정전척킹전원(11); 캐소드(7)에 연결된 고주파전원(12); 및 고주파전원(12)으로부터 출력되는 고주파전력을 제어하여 소망의 전력이 되게 하는 고주파전력제어수단(13)을 포함한다. 애노드(8)는 접지된다. 열전도성이 우수하나 중금속과 같은 유해한 물질을 방출하지 않는 알루미늄(Al)이 처리실(5)에 사용된다.
이제 이 실시예의 반도체장치들의 제조방법을 도 4 내지 도 6을 참조하여 설명할 것이다. 이 실시예는 DRAM(dynamic random access memory)의 배선의 중간구조를 제조하는 경우를 통해 설명될 것이다.
도 5a에 보인 것처럼, 실리콘산화막을 포함한 절연막(15), 티탄(Ti)막을 포함한 제1금속막(16), 질화티탄(TiN)막을 포함한 제2금속막(17), 텅스텐을 포함한 제3금속막(18) 및 실리콘산화막을 포함한 제2절연막(19)이 순서대로 그 위에 형성된 반도체기판(3)이 제공된다. 제1 및 제2금속막들(16 및 17)은 장벽막을 형성하는데 사용되고, 제3금속막(18)은 비아플러그를 형성하는데 소용된다. 그 후, 포토레지스트막(20)이 반도체기판(3)에 대한 처리를 받지 않는 영역에 형성된다. 그 후, 반도체기판(3)은 처리실(5)내의 캐소드(7) 위의 스테이지(6)상에 놓이고, 반도체기판(3)은 정전흡착원(11)에 의해 끌어당겨진다.
그 후, 도 4에 보인 것처럼, 고주파전원(12)은 플라즈마에쳐(10)의 고주파전력제어수단(13)에 의해 제어되어 시간(t1)부터 시간(t2)까지의 기간 동안 제1처리를 수행하도록 제1단계(21A)를 설정한다. 이 제1단계(21A)에서, 예를 들면, 고주파전력(P1)은 780 내지 820W이고 시간(T1)은 55 내지 65초이다. 이와 동시에, N2와 같은 식각기체가 도입구(1)를 통해 처리실(5) 속으로 도입된다. 그 결과, 도 5b에 보인 것처럼, 제1단계(21A)에서의 제1처리로서, 제2절연막(19)은 포토레지스트막(20)을 마크스로 하여 선택적으로 식각된다.
그 후, 도 4에 보인 것처럼, 고주파전원(12)은 플라즈마에쳐(10)의 고주파전력제어수단(13)에 의해 제어되어 시간(t2)부터 시간(t3)까지의 기간 동안 제2처리를 수행하도록 제2단계(21B)를 설정한다. 이 제2단계(21B)에서는, 예를 들면, 580내지 620W의 고주파전력(P2)과 18 내지 22초의 시간(T2)이 설정된다. 이와 동시에, N2와 O2의 혼합기체와 같은 식각기체가 도입구(1)를 통해 처리실(5)로 도입된다. 그 결과, 도 5c에 보인 것처럼, 제2단계(21B)에서의 제2처리로서, 제3금속막(18)은 포토레지스트막(20)을 공통마스크로 하여 선택적으로 식각된다. 제1단계(21A)로부터의 제2단계(21B)로의 이동이 연속적으로 수행되기 때문에, 고주파전력은 중간의 단계들에서 결코 0이 되지 않고, 처리실(5)내에서 입자들이 떨어지는 범위는 매우 적게된다. 이는 도 17을 참조하여 설명된 관측결과로부터 알 수 있다. 고주파전력의 변화가 제1 및 제2단계들(21A 및 21B)간의 간격에서 더 작아지게 되므로, 입자들의 생성 또한 억제된다.
그 후, 도 4에 보인 것처럼, 고주파전원(12)은 플라즈마에쳐(10)의 고주파전력제어수단(13)에 의해 제어되어 시간(t3)부터 시간(t4)까지의 기간 동안 제3처리를 수행하도록 제3단계(21C)를 설정한다. 이 제3단계(21C)에서는, 예를 들면, 640 내지 660W의 고주파전력(P3)과 28 내지 32초의 시간(T3)이 설정된다. 이와 동시에, N2와 O2의 혼합기체와 같은 식각기체가 도입구(1)를 통해 처리실(5)로 도입된다. 그 결과, 도 6a에 보인 것처럼, 제3단계(21C)에서의 제3처리로서, 제2금속막(17)은 포토레지스트막(20)을 공통마스크로 하여 선택적으로 식각된다. 제2단계(21B)부터 제3단계(21C)까지의 이송이 연속적으로 수행되므로, 양으로 대전된 입자들은 양의 플라즈마전위를 피하기 위해 떨어지고, 처리실(5)내에서 입자들이 떨어지는 범위는 매우 적게된다. 이는 도 17을 참조하여 설명된 관측결과로부터 알 수 있다. 고주파전력의 변화가 제2 및 제3단계들(21B 및 21C)간의 간격에서 더 작게 되므로, 입자들의 생성 또한 억제된다.
그 후, 도 4에 보인 것처럼, 고주파전원(12)은 플라즈마에쳐(10)의 고주파전력제어수단(13)에 의해 제어되어 시간(t4)부터 시간(t5)까지의 기간 동안 제4처리를 수행하도록 제4단계(21C)를 설정한다. 이 제4단계(21D)에서는, 예를 들면, 390 내지 410W의 고주파전력(P4)과 28 내지 32초의 시간(T4)이 설정된다. 이와 동시에, N2와 같은 식각기체가 도입구(1)를 통해 처리실(5)로 도입된다. 그 결과, 도 6b에 보인 것처럼, 제4단계(21D)에서의 제4처리로서, 제1금속막(16)은 포토레지스트막(20)을 공통마스크로 하여 선택적으로 식각된다.
DRAM배선의 중간구조는 전술한 단계들을 통해 제조된다.
제3단계(21C)부터 제4단계(21D)까지의 이송이 연속적으로 수행되므로, 양으로 대전된 입자들은 양의 플라즈마전위를 피하기 위해 떨어지고, 처리실(5)내에서 입자들이 떨어지는 범위는 매우 적게된다. 이는 도 17을 참조하여 설명된 관측결과로부터 알 수 있다. 고주파전력의 변화가 제3 및 제4단계들(21C 및 21D)간의 간격에서 더 작게 되므로, 입자들의 생성 또한 억제된다.
전술한 바와 같이 Al으로 만들어진 처리실(5)을 갖는 플라즈마에쳐(10)를 사용하여 식각을 행하는 경우, CF4또는 SF6과 같이 불화물(F)을 함유한 식각기체를 사용하는 것은, F와 Al간의 반응으로부터 불화알루미늄입자들이 쉽게 형성되게 하고 처리실(5)내에 존재하는 입자들이 결과적으로 증가되게 하므로 바람직하지 않다. 그러므로, 이 실시예의 각 처리에 사용되는 것으로서 불화물과는 다른 식각기체를 사용하는 것이 바람직하다. 위에서 보인 질소 및 산소와는 다른 이용가능한 식각기체들로는, 헬륨, 네온, 아르곤, 크립톤, 크세논, 라돈 및 다른 불활성원소들이 있고, 이것들은 실질적으로 동일한 이점을 가져온다.
이 실시예에 따르면, 전술한 바와 같이, 반도체기판(3)을 처리실(5) 내에 유지하면서 제1 내지 제4공정들을 적용하는 경우, 제1 내지 제4공정들은 개별 공정들에 응하여 고주파전력(P1 내지 P4)의 레벨을 절환함으로써 제1 내지 제4단계들(21A 내지 21D)을 통해 연속적으로 행해진다. 그러므로 중간의 단계에서 고주파전력이 0이되지 않아 플라즈마전위는 결코 0이 되지 않는다. 양으로 대전된 입자들은 양의 플라즈마전위를 피하기 위해 떨어져 내리고, 그래서 처리실(5)내에서 입자들이 떨어지는 범위는 매우 적게된다.
그러므로, 복수의 단계들을 통해 플라즈마를 이용하여 복수의 공정들을 행하는 경우, 반도체기판에 부착될 입자들의 발생을 억제하는 것과 발생되는 경우 반도체기판에 부착되는 입자들의 수를 억제할 수 있다.
제2실시예
이 발명의 제2실시예를 설명한다.
도 7은 발명의 제2실시예인 반도체장치 제조방법에서의 플라즈마에쳐에 의해 복수의 연속하는 단계들을 통해 복수의 공정들이 행해지는 경우의 고주파전력의 시간에 따른 변화를 도시한다. 이 실시예의 반도체장치 제조방법의 구성은, 전술한 제1실시예의 반도체장치 제조방법의 구성과는, 2개의 인접하는 단계들간의 중간값전력을 보조단계가 복수의 단계들 중의 2개의 인접 단계들간에 삽입된다는 점에서 크게 다르다.
이 실시예의 반도체장치 제조방법에서는, 도 7에 보인 것처럼, 제1 내지 제4공정들에 대응하는 제1 내지 제4단계들(21A 내지 21D)에서, 제1단계(21A)의 전력(P1)과 제2단계(21B)의 전력(P2)간의 중간값의 전력(P5)을 갖는 제1보조단계(22A)가, 서로 인접한 제1단계(21A) 및 제2단계(21B) 사이에 삽입된다. 제2단계(21B)의 전력(P2)과 제3단계(21C)의 전력(P3)간의 중간값의 전력(P6)을 갖는 제2보조단계(22B)가, 서로 인접한 제2단계(21B) 및 제3단계(21C) 사이에 삽입된다. 제3단계(21C)의 전력(P3)과 제4단계(21D)의 전력(P4)간의 중간값의 전력(P7)을 갖는 제3보조단계(22C)가, 서로 인접한 제3단계(21C) 및 제4단계(21D) 사이에 삽입된다. 제1보조단계(22A)의 경우, 예를 들면, 680 내지 720W의 고주파전력(P5)과 1 내지 5초의 시간(T5)이 설정된다. 제2보조단계(22B)의 경우, 예를 들면, 620 내지 630W의 고주파전력(P6)과 1 내지 5초의 시간(T6)이 설정된다. 제3보조단계(22C)의 경우, 예를 들면, 500 내지 550W의 고주파전력(P7)과 1 내지 5초의 시간(T7)이 설정된다.
이 실시예에 따르면, 개개의 인접한 단계들간의 중간값의 고주파전력을 갖는 보조단계들(22A 내지 22C)이 인접한 단계들간에 삽입된다. 그러므로 이 단계들간의 이송은 보조단계들(22A 내지 22C)을 통하여 매우 정확하고 연속적으로 수행될 수 있다. 이는 플라즈마전위의 급격한 변화에 의해 야기되어 입자들에 작용하는 힘들간에 균형을 잃지 않게 하고, 따라서, 처리실(5)내에서 입자들이 낙하하는 범위는제1실시예에서보다 작게 된다.
이 실시예에서도, 제1실시예에서 설명된 것과 동일한 이점들이 실질적으로 얻어질 수 있다.
제3실시예
이 발명의 제3실시예를 설명한다.
도 8은 이 발명의 제3실시예가 되는 반도체장치 제조방법에서 플라즈마에쳐에 의한 복수의 연속하는 단계들을 통해 복수의 공정들이 행해지는 경우의 고주파전력의 시간에 따른 변화를 도시한다. 이 실시예의 반도체장치 제조방법의 구성은, 전력레벨이 2개의 인접한 단계들의 전력레벨들간에 느리게 변화하는 보조단계가 복수의 단계들 중의 2개의 인접한 단계들간에 삽입된다는 점에서, 제1실시예의 반도체장치 제조방법의 전술한 구성과는 크게 다르다.
이 실시예의 반도체장치 제조방법에서는, 도 8에 보인 것처럼, 제1 내지 제4공정들에 대응하는 제1 내지 제4단계들(21A 내지 21D)에서, 전력레벨이 제1단계(21A)의 전력(P1) 및 제2단계(21B)의 전력(P2) 사이에서 느리게 변화하는 제1보조단계(23A)가 서로 인접한 제1단계(21A) 및 제2단계(21B)사이에 삽입된다. 전력레벨이 제2단계의 전력(P2) 및 제3단계의 전력(P3) 사이에서 느리게 변화하는 제2보조단계(23B)가 서로 인접한 제2단계(21B) 및 제3단계(21C)사이에 삽입된다. 전력레벨이 제3단계(21C)의 전력(P3) 및 제4단계(21D)의 전력(P4) 사이에서 느리게 변화하는 제3보조단계(23C)가 서로 인접한 제3단계(21C) 및 제4단계(21D)사이에 삽입된다. 제1 내지 제3보조단계들(23A 내지 23C)의 경우, 1 내지 5초의 시간들(T8내지 T10)이 설정된다.
이 실시예에 따르면, 전력의 레벨이 개별 단계들간의 고주파전력값들간에 느리게 변화하는 보조단계들(23A 내지 23C)이 2개의 인접한 단계들 간에 각각 삽입된다. 그러므로, 이 단계들간의 이행은 보조단계들(23A 내지 23C)을 통해 매우 정확하고 연속적으로 달성될 수 있다. 이는 플라즈마전위의 급격한 변화에 의해 야기되어 입자들에 작용하는 힘들간에 균형을 잃지 않게 하고, 따라서, 처리실(5)내에서 입자들이 낙하하는 범위는 제1실시예에서보다 작게 된다.
이 실시예에서도, 제1실시예에서 설명된 것과 동일한 이점들이 실질적으로 얻어질 수 있다.
제4실시예
이 발명의 제4실시를 설명한다.
도 9는 이 발명의 제4실시예가 되는 반도체장치 제조방법에서 플라즈마에쳐에 의해 복수의 연속하는 단계들을 통해 복수의 공정들이 행해지는 경우의 고주파전력의 시간에 따른 변화를 도시한다. 이 실시예의 반도체장치 제조방법의 구성은, 전력레벨이 0과 제1단계의 전력 사이에서 느리게 변화하는 보조단계가 복수의 단계들 중 제1단계 전에 삽입된다는 점에서, 제1실시예의 반도체장치 제조방법의 전술한 구성과는 크게 다르다.
도 9에 보인 것처럼, 이 실시예의 반도체장치 제조방법에서는, 제1단계(21A)의 전력(P1)과 0사이에서 전력레벨이 느리게 변화하는 보조단계(24)가 제1처리에 대응하는 제1단계(21A) 전에 삽입된다. 보조단계(24)의 경우, 20 내지 30초의시간(T11)이 설정된다.
이 실시예에 따르면, 전력레벨이 0과 제1단계(21A)의 전력(P1) 사이에서 느리게 변화하는 보조단계(24)가 제1단계(21A) 전에 삽입된다. 도 16을 참조하여 위에서 설명된 관측결과로부터 알 수 있듯이, 특히 반도체기판의 주변에서부터 비상하는 입자들이 반도체기판에 부착되는 것을 방지하는 것이 가능하다.
전술한 관측결과에 의하면, 보다 상세하게는, 맥스웰의 스트레스가 제1단계의 고주파전력의 인가의 시작 시에 반도체기판 둘레의 접지된 절연체상의 박막에 작용하고 벗겨지는 박막은 입자들이 뛰어오르게 한다. 그러므로 전술한 바와 같이 전력이 느리게 변화하는 보조단계(24)의 삽입을 통하여 박막에 작용하는 스트레스의 느린 변화를 달성함으로써 박리를 방지할 수 있고 입자들이 발생하는 것을 억제할 수 있다.
이 실시예에서도, 제1실시예에서 설명된 것과 동일한 이점들이 실질적으로 얻어질 수 있다.
그에 더하여, 이 실시예에 따르면, 특히 반도체기판의 주변에서부터 뛰어오르는 입자들이 반도체기판에 부착되는 것을 방지할 수 있다.
제5실시예
이 발명의 제5실시예를 설명한다. 도 10은 이 발명의 제5실시예가 되는 반도체장치 제조방법의 플라즈마에쳐에 의한 복수의 연속하는 단계들을 통해 복수의 공정들이 행해지는 경우의 고주파전력의 시간에 따른 변화를 도시한다. 이 실시예의 반도체장치 제조방법의 구성은, 전력레벨이 최종단계의 전력을 초과하여 증가하는보조단계가 복수의 단계들 중의 최종단계 후에 삽입된다는 점에서, 제4실시예의 반도체장치 제조방법의 전술한 구성과는 크게 다르다.
도 10에 보인 것처럼, 이 실시예의 반도체장치 제조방법에서는, 전력레벨이 제4단계(21D)의 전력(P4)을 초과하여 증가하는 단계(25)가 제4처리에 대응하는 제4단계(21D) 뒤에 삽입된다. 900 내지 1,100W의 전력(P8)과 1 내지 5초의 시간(T12)이 보조단계(25)를 위해 설정된다.
이 실시예에 따르면, 전력레벨이 제4단계(21D)의 전력(P4)을 초과하여 증가하는 보조단계(25)가 최종의 제4단계(21D) 뒤에 삽입된다. 그러므로 특히 방전의 중지 전에 입자들을 주변부로 반발시키는 것이 가능하고, 이는 도 17을 참조하여 위에서 설명된 관측결과로부터 알 수 있다. 그 결과, 방전의 말미에 대량으로 생성된 입자들이 반도체기판에 부착되는 것을 방지할 수 있다.
보다 상세하게는, 도 10에 보인 플라즈마전위(VP)는 전력레벨이 높아짐에 따라 증가한다. 그러므로, 보조단계(25)에서, 양으로 대전되며 벗겨진 입자들은 양의 플라즈마전위에 의해 큰 정전반응에 노출된다. 이 입자들은 외장영역에 갇힌 채로 처리실벽 쪽으로 고속으로 비행한다. 플라즈마주변부에서도, 양으로 대전된 입자들은 높은 플라즈마전위에 의해 반응을 받는다. 입자들은 반도체기판 쪽으로 향하지 않고 기체와 함께 배출된다. 증가된 전력을 갖는 보조단계(25)를 삽입함으로써, 입자들을 용이하게 제외시키는 것이 가능하다.
이 실시예에 따르면, 전술한 바와 같이, 방전의 중지시의 대량으로 생성된 입자들이 반도체기판에 부착되는 것을 방지할 수 있다.
제6실시예
이 발명의 제6실시예를 설명한다.
도 11은 이 발명의 제6실시예가 되는 플라즈마에쳐의 구성을 도시한다. 제6실시예의 플라즈마에쳐의 구성은, 음전위가 처리실에 주어진다는 점에서 전술한 제1실시예의 구성과는 다르다.
이 실시에의 플라즈마에쳐(38)에서는, 도 11에 보인 것처럼, 음의 전원(26)이 처리실(5)과 벌크플라즈마간의 큰 전위차를 이루기 위해 처리실(5)에 연결된다. 그러한 구성을 채택함으로써, 처리실(5) 내에서 생성된 입자들을 플라즈마외장 내에 가두는 것이 가능하고, 그래서, 입자들이 반도체기판에 부착되는 것을 방지할 수 있다. 제6실시예는 전술한 바를 제외하면 제1실시예에서 설명된 도 3에 보인 것과 동일한 구성을 가지고, 그러므로, 상세한 설명은 생략된다. 도 12를 참조하여 그 이유를 살명한다.
도 12에 보인 것처럼, 플라즈마의 발생 동안에 세로방향에서의 정전위분포는, 상부전극(39) 및 하부전극(40)간의 플라즈마영역이 양의 플라즈마전위(VP)를 가지며, 접지된 상부전극(39)은 0의 전위를 가지고, 고주파전원(11)이 연결된 하부전극은 음의 전위를 가지는 것으로 되어 있다. 통상 채택되는 처리조건들 하에서, 하부전극(40)상의 반도체기판표면은 -200 내지 -300V의 범위 내의 자가바이어스전위(VDC)를 가진다. 한편, 가로방향에서의 정전위분포를 고려하면, 통상의 플라즈마를 사용하는 반도체제조장치는 플라즈마처리실(5)을 접지로 함으로써 0의 전위를 가진다.
도 11에 보인 것처럼, 양의 플라즈마전위(VP)와의 전위차는 플라즈마실(5)벽에 음의 전위를 인가함으로써 크게 된다. 보다 상세하게는, 이는 플라즈마처리실(5)과 플라즈마영역간의 외장영역에 더 강한 전기장을 이루게 하고, 그래서 이 외장영역을 통해 낙하하는 양으로 대전된 입자들의 경우 플라즈마영역으로 들어가는 것이 어렵게 되고, 따라서 입자들을 외장 내에 가둘 수 있다.
이 실시예에 따르면, 전술한 바와 같이, 플라즈마외장 내에 입자들을 가두는 것이 가능하고, 그래서 반도체기판에 입자들이 들러붙는 것을 방지할 수 있다.
제7실시예
이 발명의 제7실시예를 설명한다.
도 13은 이 발명의 제7실시예가 되는 플라즈마에쳐의 구성을 도시한다. 제7실시예의 플라즈마에쳐의 구성은, 이 플라즈마에쳐에 사용되는 구성부품들이 처리실에 축적된 반응생성물들의 유전상수에 가까운 유전상수를 갖는 재료로 이루어진다는 점에서, 전술한 제1실시예의 구성과는 크게 다르다.
도 13에 보인 바와 같은 이 실시예(41)의 플라즈마에쳐에서, 플라즈마에쳐(41)에 사용되는 게이트밸브(4)의 표면부(4A), 처리실(5)의 표면부(5A), 스테이지(6)의 주변부(6A) 및 애노드(8)의 표면부(8A)와 같은 구성부분들은, 처리실(5)에 축적된 반응생성물들의 유전상수에 가까운 유전상수를 갖는 재료로 이루어진다. 예를 들면, 탄소를 함유한 레지스트와 같은 반응생성물이 쉽사리 축적되는 경우에, 상부의 구성부분들은 용융석영(molten quartz)으로 이루어진다. 이는 축적된 반응생성물막이 벗겨지는 것을 방지하고, 그래서 입자들의 발생을방지한다. 이제 그 이유를 설명한다.
전기장 내에 존재하는 유전체의 단위체적 당 가해지는 힘(F)은 '에스. 타케야먀(S. Takeyama). "Electromagnetology Theory of Phenomena", 마루젠 코 엘티디(Maruzen Co., Ltd.) 출판, 1975년 8월 20일, p.130'에 따른 다음의 수학식에 의해 표현된다.
F = ρE - (1/2)E2grad ε+ (1/2) grad ((E2m(dε/dm)
여기서, ρ는 실(true)전하밀도, E는 전기장, ε은 유전상수, m은 질량밀도이다.
실 전하의 이동은 일반적으로 적기 때문에, 위의 식을 플라즈마에쳐에 적용하면 힘(F)은 위 식에서의 두 번째 항[(1/2)E2grad ε]과 세 번째 항 [(1/2) grad ((E2m(dε/dm)]에 크게 의존함을 알 수 있다.
위 식에서, 두 번째 항은 유전상수가 변화하는 위치에 전기장이 존재하는 경우에 유전체에 가해지는 힘, 즉, 플라즈마 주변의 상부전극 및 하부전극에 가까이, 또는 처리실벽 가까이 형성된 외장에 축적된 처리실에서 내부부품들과 그 위에 반응생성물막 사이의 부분에 작용하는 힘을 나타낸다. 유전상수의 작은 변화, 즉, 처리실의 내부부품들과 반응생성물간의 유전상수의 작은 차이가 두 번째 항의 값이 작아지게 한다면, 반응생성물막에 작용하는 힘이 작아지게 되고, 반응생성물을 벗겨내거나 깨트리는 것은 더 어렵게 된다. 반응생성물의 유전상수에 가까운 유전상수를 갖는 재료로 이루어지는 구성부품들이 입자들의 발생조건을 고려하여 처리되는 반도체기판 둘레의 구성부품들로 한정된다. 스테이지(6)의 주변부(6A)와 애노드(8)의 표면부(8A)에 대해서만 취해지는 이 대책은 매우 효과적이다.
이 실시예에서도, 제1실시예에서 설명된 것과 동일한 이점들이 실질적으로 얻어질 수 있다.
제8실시예
이 발명의 제8실시예를 설명한다.
발명의 제8실시예의 플라즈마에쳐의 구성은, 이 플라즈마에쳐에 사용되는 구성부품들이 처리실에 축적된 반응생성물들의 탄성계수에 가까운 탄성계수를 갖는 재료로 이루어진다는 점에서, 전술한 제7실시예의 구성과는 크게 다르다.
도 13에 보인 것과 실질적으로 동일한 구성을 갖는 이 실시예의 플라즈마에쳐에서, 플라즈마에쳐에 사용되는 게이트밸브(4)의 표면부(4A), 처리실(5)의 벽표면부(5A), 스테이지(6)의 주변부(6A), 캐소드(7)의 표면부(7A) 및 애노드(8)의 표면부(8A)를 포함한 구성부품들은 처리실(5)에 축적된 반응생성물들의 탄성계수에 가까운 탄성계수를 갖는 재료로 이루어진다. 이 구성을 채택함으로써, 구성부품들에 축적된 반응생성물막이 벗겨지는 것을 방지할 수 있고, 그래서 입자들의 발생을 줄일 수 있다. 그 이유를 다음의 단락들에서 설명한다.
제7실시예의 플라즈마에쳐에 관해 전술한 바와 같이, 실 전하의 이동은 플라즈마에쳐에서는 일반적으로 적다. 그러므로, 전술한 힘(F)은 위의 식에서의 두 번째 항[(1/2)E2grad ε]과 세 번째 항 [(1/2) grad ((E2m(dε/dm)]에 크게 의존한다.
이 식에서, 세 번째 항은 유전체가 힘의 작용 하에서 변형되어 질량밀도와 함께 유전상수가 변화하는 장소에 전기장이 존재하는 경우에 생기는 힘을 나타낸다. 이 힘의 크기는 처리실 내의 부품들과 반응생성물들간의 탄성계수의 차이에 의존한다. 처리실 내의 부품들과 반응생성물들간의 탄성계수의 차이가 작다면, 세 번째 항은 작아지게 된다. 그러므로 반응생성물에 작용하는 힘은 작아져서, 반응생성물이 벗겨지거나 깨지는 것을 더 어렵게 한다.
이 실시예에서도, 전술한 바와 같이, 제7실시예에서 설명된 것들과 동일한 이점들일 실질적으로 얻어질 수 있다.
본 발명의 실시예들은 도면들을 참조하여 위에서 상세히 설명되었지만, 세부 구성들은 이러한 실시예들에 한정되지는 않고, 발명의 정신으로부터 벗어나지 않는 범위 내의 설계상의 개조는 본 발명의 범위 내에 있다. 예를 들어, 플라즈마에쳐는 플라즈마발생기의 일 예로서 설명되었지만, 이것에 한정되지는 않고, 플라즈마CVD장치 또는 플라즈마스퍼터링장치와 같은 다른 플라즈마발생기들 중의 어느 것에도 적용될 수 있다. DRAM배선을 형성하는 경우가 반도체장치 제조방법으로서 설명되었다. 그러한 이것은 제한적인 의미는 아니며, 본 발명은 절연막 또는 전도막을 포함하는 박막의 처리, 또는 소망의 형상으로의 반도체기판 자체의 처리에도 적용할 수 있다. 실시예들에서 보여진 고주파전력의 수치값들과 인가시간의 값들은 예가 되는 것뿐이고, 사용목적에 응하여 적절히 변경될 수 있다.
제7 및 제8실시예들의 변형예들로서, 음의 전원이 유지보수를 용이하기 하기위해 처리실 내부에 뗄 수 있게 부착된 라이너(liner)에 부착될 수 있다. 이 라이너는, 처리실과 마찬가지로, 알루미늄으로 통상 만들어지므로, 처리실에 음의 전원을 직접 연결하는 경우에서와 거의 동일한 이점들이 있다. 제7 및 제8실시예들의 변형예들로서, 플라즈마에쳐에서 사용된 구성부품은 처리실에 축적된 반응생성물의 그것들에 가까운 유전상수 및 탄성계수를 갖는 재료로 이루어져, 제7 및 제8실시예들에서와 실질적으로 동일한 이점들이 제공될 수 있다. 개별 실시예들의 단일 응용은 별문제로 하고, 이 실시예들은 적절한 조합의 형태로 구현되어도 좋다. 이는 처리실에서 생성된 입자들이 반도체기판에 부착되는 것을 억제하는데 상승적인 효과를 제공한다.
이 발명은 여러 실시예들에 관련하여 지금까지 개시되었지만, 이 기술분야의 숙련자들에게는 다양한 다른 방식들로 이 발명을 실용화하는 것이 쉽사리 가능할 것이다.
이상 설명한 바와 같이, 본 발명의 반도체장치 제조방법에 따르면, 반도체기판을 처리실 내에 유지하면서 복수의 공정들을 행하는 경우, 이러한 공정들은 각 처리에 응하여 고주파전력의 레벨을 절환함으로서 복수의 연속하는 단계들을 행해질 수 있다. 단계들을 처리하는 동안 고주파전력은 결코 0이 되지 않고, 따라서 처리실 내에서 입자들이 떨어지는 범위를 매우 작게 할 수 있다.
그러므로, 플라즈마를 이용한 복수의 연속하는 단계들을 통해 복수의 공정들을 행하는 경우, 반도체기판에 부착되는 입자들의 발생을 억제할 수 있고, 또한 입자들이 발생되는 경우에도, 반도체기판에 부착되는 입자들의 수를 줄일 수 있어, 입자들의 악영향을 줄일 수 있다.

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  9. 반도체제조장치에 있어서,
    처리실;
    상기 처리실 내에서 처리될 반도체기판을 탑재하기 위한 캐소드; 및
    상기 처리실 내에서 캐소드에 대향하게 배치된 애노드전극를 포함하며,
    상기 반도체기판은 처리기체를 상기 처리실 내에 도입되어 소망의 처리를 받고, 플라즈마는 상기 캐소드로의 고주파전력의 인가를 통해 상기 처리실 내에서 발생되고,
    상기 반도체제조장치는, 상기 처리실 내에 상기 반도체기판을 유지하면서 복수의 처리단계들의 각각에 응하여 고주파전력의 레벨을 절환함으로써 상기 캐소드에 고주파전력을 인가하는 고주파전력제어부; 및
    상기 처리실 및 상기 처리실 내에 형성된 벌크플라즈마 사이의 전위차가 더 크게 되도록 하기 위한 전위차부여부를 포함하는 반도체제조장치.
  10. 삭제
  11. 제9항에 있어서, 상기 전위차부여부는 상기 처리실에 음의 전위를 주는 음의 전원을 포함하는 반도체제조장치.
  12. 반도체기판을 플라즈마처리하기 위한 반도체제조장치에 있어서,
    처리실;
    상기 처리실 내에서 처리될 반도체기판을 탑재하기 위한 캐소드로서, 플라즈마가 상기 캐소드로의 고주파전력의 인가를 통해 상기 처리실 내에서 발생되게 하는 캐소드; 및
    상기 처리실 내에서 캐소드에 대향하게 배치된 애노드를 포함하며,
    상기 반도체제조장치에서 사용되는 적어도 하나의 구성부품은 상기 처리실 내에 퇴적된 반응생성물의 유전상수에 가까운 유전상수를 갖는 재료로 이루어진 반도체제조장치.
  13. 반도체기판을 플라즈마처리하기 위한 반도체제조장치에 있어서,
    처리실;
    상기 처리실 내에서 처리될 반도체기판을 탑재하기 위한 캐소드로서, 플라즈마가 상기 캐소드로의 고주파전력의 인가를 통해 상기 처리실 내에서 발생되게 하는 캐소드; 및
    상기 처리실 내에서 캐소드에 대향하게 배치된 애노드를 포함하며,
    상기 반도체제조장치에서 사용되는 적어도 하나의 구성부품은 상기 처리실 내에 퇴적된 반응생성물의 탄성계수에 가까운 탄성계수를 갖는 재료로 이루어진 반도체제조장치.
  14. 반도체기판을 플라즈마처리하기 위한 반도체제조장치에 있어서,
    처리실;
    상기 처리실 내에서 처리될 반도체기판을 탑재하기 위한 캐소드로서, 플라즈마가 상기 캐소드로의 고주파전력의 인가를 통해 상기 처리실 내에서 발생되게 하는 캐소드; 및
    상기 처리실 내에서 캐소드에 대향하게 배치된 애노드를 포함하며,
    상기 반도체제조장치에서 사용되는 적어도 하나의 구성부품은 상기 처리실 내에 퇴적된 반응생성물의 유전상수 및 탄성계수에 가까운 유전상수 및 탄성계수를 갖는 재료로 이루어진 반도체제조장치.
  15. 반도체제조장치에 있어서,
    챔버에 탑재된 반도체기판을 처리하기 위해 플라즈마가 발생되는 챔버;
    상기 챔버 및 상기 플라즈마 사이에 전위차를 부여하는 전압발생기를 포함하는 반도체조제장치.
  16. 제15항에 있어서, 상기 전압발생기는 상기 챔버에 음의 전위를 부여하는 반도체제조장치.
  17. 제15항에 있어서, 상기 전압발생기는 상기 챔버에 연결된 반도체제조장치.
  18. 제17항에 있어서, 상기 전압발생기는 상기 챔버의 외벽에 연결된 반도체제조장치.
  19. 제15항에 있어서, 상기 전압발생기는 상기 챔버의 가로의 벽들 및 상기 플라즈마 간에 비발진의 전위차를 부여하는 반도체제조장치.
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