KR100444607B1 - Method of forming an isolation layer in a semiconductor device - Google Patents

Method of forming an isolation layer in a semiconductor device Download PDF

Info

Publication number
KR100444607B1
KR100444607B1 KR10-2002-0065149A KR20020065149A KR100444607B1 KR 100444607 B1 KR100444607 B1 KR 100444607B1 KR 20020065149 A KR20020065149 A KR 20020065149A KR 100444607 B1 KR100444607 B1 KR 100444607B1
Authority
KR
South Korea
Prior art keywords
trench
film
oxide film
device isolation
pad
Prior art date
Application number
KR10-2002-0065149A
Other languages
Korean (ko)
Other versions
KR20040036799A (en
Inventor
최명규
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2002-0065149A priority Critical patent/KR100444607B1/en
Publication of KR20040036799A publication Critical patent/KR20040036799A/en
Application granted granted Critical
Publication of KR100444607B1 publication Critical patent/KR100444607B1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Element Separation (AREA)

Abstract

소자 분리 영역 및 액티브 영역이 정의된 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계; 상기 소자 분리 영역의 상기 패드 질화막, 패드 산화막 및 반도체 기판의 일부를 제거하여 상기 반도체 기판 내에 트랜치를 형성하는 단계; SEG 공정을 실시하여 트랜치 내에 실리콘 박막을 형성하는 단계; 세정 공정을 실시하여 상기 패드 산화막의 일부가 제거되는 단계; 트랜치 라운딩 산화 공정을 실시하여 상기 트랜치 상부 코너와 트랜치 내에 산화막을 형성하는 단계; 전체 구조 상부에 HDP 산화막을 증착하는 단계: CMP 공정을 실시하는 단계; 상기 패드 질화막을 제거하는 단계를 포함하여 이루어 진 반도체 소자의 소자 분리막 형성방법이 개시된다.Sequentially forming a pad oxide film and a pad nitride film on the semiconductor substrate in which the device isolation region and the active region are defined; Removing a portion of the pad nitride film, the pad oxide film, and the semiconductor substrate in the device isolation region to form a trench in the semiconductor substrate; Performing a SEG process to form a silicon thin film in the trench; Performing a cleaning process to remove a portion of the pad oxide film; Performing a trench rounding oxidation process to form an oxide film in the trench upper corners and trenches; Depositing an HDP oxide layer over the entire structure: performing a CMP process; Disclosed is a method of forming an isolation layer for a semiconductor device, the method including removing the pad nitride layer.

Description

반도체 소자의 소자분리막 형성방법{Method of forming an isolation layer in a semiconductor device}Method of forming an isolation layer in a semiconductor device

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 얕은 트랜치 분리(shallow trench isolation:STI)방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly, to a method of shallow trench isolation (STI).

반도체 소자의 제조 공정에서는 반도체 기판에 형성된 각각의 소자를 전기적으로 분리시키기 위하여 소자 분리 영역에 소자 분리막을 형성한다. 종래에는 LOCOS(Local oxidation) 공정으로 소자 분리막을 형성하였으나, 소자의 집적도가 높아짐에 따라, 최근에는 반도체 기판을 약 3500Å 깊이로 식각하여 트랜치를 형성한 후 갭 충진 물질인 고밀도 플라즈마(HDP)산화막으로 트랜치를 매립고 CMP공정으로 평탄화하여 소자 분리막을 형성한다. 이러한 소자 분리막을 트랜치형 소자 분리막이라 한다.In the manufacturing process of the semiconductor device, an element isolation film is formed in the device isolation region so as to electrically separate each device formed on the semiconductor substrate. Conventionally, a device isolation film is formed by a LOCOS (Local oxidation) process. However, as the degree of integration of devices increases, recently, a trench is formed by etching a semiconductor substrate to a depth of about 3500 Å and then used as a high density plasma (HDP) oxide film as a gap filling material. The trench is embedded and planarized by a CMP process to form an isolation layer. This device isolation film is called a trench device isolation film.

이러한 트랜치형 소자 분리막에 있어서 필드영역을 식각하여 트랜치를 형성하고 측벽 산화 공정을 통해 식각 공정에 의한 손상을 보상하며, 트랜치 상부 모서리를 라운딩 시키게 된다. 그러므로 이 공정은 적정한 온도와 두께 및 산화 분위기 설정을 통하여 트랜치 라운딩을 이루면서 완전한 식각 손상을 보상하기 위한 필수적인 공정이다. 그러나 현재의 공정 조건으로는 액티브 영역과 필드 영역이 만나는 트랜치 상부 모서리에서의 모트(Moat)발생은 피할 수 없으며 또한 샤프한 트렌치 상부 코너를 갖는 구조에 의해 기생 누설 전류등을 발생시키고 GOI(Gate Oxide Integrity)열화, Inverse Narrow Width Effect, Subthreshold Hump 현상등을 야기하기도 한다. 무트란 STI 구조에서 상부 코너에 발생하는 호를 말하며 통상 무트 깊이는 액티브 영역으로부터 리세스된 필드의 하단부 까지를 말한다.In the trench type isolation layer, the trench is formed by etching the field region to compensate for the damage caused by the etching process through the sidewall oxidation process, and the upper corner of the trench is rounded. Therefore, this process is an essential process to compensate for complete etch damage while achieving trench rounding through proper temperature, thickness and oxidizing atmosphere settings. However, under the current process conditions, the occurrence of moat in the upper corner of the trench where the active region and the field region meet is unavoidable. Also, the structure having the sharp upper corner of the trench generates parasitic leakage current and the gate oxide integrity. It may cause deterioration, inverse narrow width effect, and subthreshold bump phenomenon. Mutes are arcs that occur at the top corners of an STI structure, and typically the mute depth is from the active area to the bottom of the recessed field.

통상 STI 공정에 있어서, 질화막 제거 공정 이후의 습식식각에서 진행되는 등방성 에치에 의하여 필드 산화막의 리세스 양 만큼 측면의 필드 또한 식각이 이루어 지며, STI 산화 공정에서는 액티브 영역의 실리콘과 산소 가스가 반응하여 산화막을 형성한다. 이때 액티브 영역으로 정의 되어진 부분이 감소하고 상대적으로상부의 패드 질화막의 경계 지점은 액티브 영역의 끝 지점에서 필드 산화막 영역으로 침투하는 결과를 가져와 무트가 발생하게 되는 것이다.In the STI process, the lateral field is also etched by the recess amount of the field oxide film by the isotropic etching performed after the nitride film removing process. In the STI oxidation process, silicon and oxygen gas in the active region react with each other. An oxide film is formed. At this time, the portion defined as the active region decreases, and the upper boundary point of the pad nitride film penetrates into the field oxide region at the end of the active region, resulting in a mute.

따라서 본 발명은 얕은 접합 트랜치 분리 공정중 라운딩 산화시 액티브영역의 실리콘 소스를 SEG(Self Epitaxial Growth)공정을 통하여 성장시켜 정의 되어진 액티브 영역의 감소를 막아주고 상대적인 패드 질화막의 측면 성장을 방지하여 무트의 발생을 억제할 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.Accordingly, the present invention prevents the defined active area from decreasing by growing the silicon source of the active area through the SEG (Self Epitaxial Growth) process during the rounding oxidation during the shallow junction trench isolation process, and prevents the lateral growth of the pad nitride layer relative to It is an object of the present invention to provide a method for forming a device isolation film of a semiconductor device capable of suppressing occurrence.

도 1a 내지 도 1j는 본 발명에 따른 반도체 소자의 소자분리막 형성방벙을 설명하기 위한 단면도.1A to 1J are cross-sectional views illustrating a device isolation film formation method of a semiconductor device according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

10: 반도체 기판 20: 패드 산화막10 semiconductor substrate 20 pad oxide film

30: 패드 질화막 40: 포토레지스트 패턴30: pad nitride film 40: photoresist pattern

50: 트랜치 60: HDP 산화막50: trench 60: HDP oxide film

55:실리콘 박막55: silicon thin film

상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 소자분리막 형성방법은 소자 분리 영역 및 액티브 영역이 정의된 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계;A method of forming a device isolation film of a semiconductor device according to the present invention for achieving the above object includes sequentially forming a pad oxide film and a pad nitride film on a semiconductor substrate on which a device isolation region and an active region are defined;

상기 소자 분리 영역의 상기 패드 질화막, 패드 산화막 및 반도체 기판의 일부를 제거하여 상기 반도체 기판 내에 트랜치를 형성하는 단계;Removing a portion of the pad nitride film, the pad oxide film, and the semiconductor substrate in the device isolation region to form a trench in the semiconductor substrate;

SEG 공정을 실시하여 트랜치 내에 실리콘 박막을 형성하는 단계;Performing a SEG process to form a silicon thin film in the trench;

세정 공정을 실시하여 상기 패드 산화막의 일부가 제거되는 단계;Performing a cleaning process to remove a portion of the pad oxide film;

트랜치 라운딩 산화 공정을 실시하여 상기 트랜치 상부 코너와 트랜치 내에 산화막을 형성하는 단계;Performing a trench rounding oxidation process to form an oxide film in the trench upper corners and trenches;

전체 구조 상부에 HDP 산화막을 증착하는 단계:Depositing an HDP oxide over the entire structure:

CMP 공정을 실시하는 단계;Performing a CMP process;

상기 패드 질화막을 제거하는 단계를 포함하여 이루어 진다.And removing the pad nitride film.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 1a 내지 도 1j는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.1A to 1J are cross-sectional views of devices for describing a method of forming a device isolation film of a semiconductor device according to the present invention.

도 1a를 참조하면, 반도체 기판(10)상부에 패드 산화막(20)및 패드 질화막(30)이 형성된다. 패드 산화막(20)은 50 내지 150Å의 두께로 형성되는 것이 적절하며 반도체 기판(10)과 패드 질화막(30)의 스트레스 완화용 버퍼층으로 작용한다. 패드 질화막(30)은 500 내지 1500 Å의 두께로 형성되는 것이 바람직하며 CMP 공정의 스토핑 층으로 작용한다.Referring to FIG. 1A, a pad oxide film 20 and a pad nitride film 30 are formed on a semiconductor substrate 10. The pad oxide film 20 is preferably formed to a thickness of 50 to 150 kPa, and serves as a stress relaxation buffer layer of the semiconductor substrate 10 and the pad nitride film 30. The pad nitride film 30 is preferably formed to a thickness of 500 to 1500 kPa and serves as a stopping layer of the CMP process.

도 1b를 참조하면, 액티브 영역과 필드 영역을 설정하기 위해 패드 질화막(30)상부에 포토레지스트 패턴(40)이 형성된다.Referring to FIG. 1B, a photoresist pattern 40 is formed on the pad nitride film 30 to set the active region and the field region.

도 1c를 참조하면, 포토레지스트 패턴(40)에 의해 노출된 영역(필드 영역)을 반도체 기판(10)으로부터 대략 3000Å 내지 4500Å의 깊이로 에치하여 그로인하여 트랜치(50)가 형성된다.Referring to FIG. 1C, a trench 50 is formed by etching a region (field region) exposed by the photoresist pattern 40 to a depth of approximately 3000 GPa to 4500 GPa from the semiconductor substrate 10.

도 1d를 참조하면, 포토레지스트 패턴(40)을 제거하고, 자연 산화막을 완전히 제거하기 위해 SEG전 세정 공정을 [HF : H2O = 1 : 99]용액에서 약 30~60초 동안 실시한다.Referring to FIG. 1D, in order to remove the photoresist pattern 40 and completely remove the natural oxide layer, a pre-SEG cleaning process is performed in a [HF: H 2 O = 1: 1: 99] solution for about 30 to 60 seconds.

도 1e를 참조하면, SEG 공정을 실시하여 트랜치(50)의 벽면과 바닥면에 실리콘 박막을 50~500Å의 두께로 성장시킨다. SEG 공정은 700~850℃의 온도 및 5~200Torr의 압력 조건에서 실시된다. SEG 공정시 실리콘 소스는 DCS(SiH2Cl2) 100~300sccm을 사용하고 에찬트는 HCl 30~100sccm을 사용한다.Referring to FIG. 1E, a SEG process is performed to grow a silicon thin film on the wall and bottom surface of the trench 50 to a thickness of 50 to 500 μs. SEG process is carried out at a temperature of 700 ~ 850 ℃ and pressure conditions of 5 ~ 200 Torr. In the SEG process, silicon source uses DCS (SiH 2 Cl 2 ) 100 ~ 300sccm and etchant uses HCl 30 ~ 100sccm.

도 1f를 참조하면, 전 세정 공정을 SC-1(NH4OH : H2O2:H2O = 1 : 5 : 50)용액을 이용하여 약 50 ℃에서 대략 10분 동안 진행하고 [HF : H2O = 1 : 99]용액에서 약 360초 동안 세정한다. 이 세정 공정에 의해 패드 산화막(20)의 일부가 제거되어 홈(25)이 형성된다.Referring to FIG. 1F, the pre-cleaning process is performed at about 50 ° C. for about 10 minutes using an SC-1 (NH 4 OH: H 2 O 2 : H 2 O = 1: 5: 50) solution, and [HF: H 2 O = 1: 99] Rinse in solution for about 360 seconds. A part of the pad oxide film 20 is removed by this cleaning process to form the groove 25.

도 1g와 관련하여, 트랜치 라운딩 산화 공정을 실시하여 트랜치 측벽 상부와 내부에 산화막(70)을 형성한다. 트랜치 라운딩 산화 공정은 약 1050 ℃의 고온 건식 산화(dry oxidation)분위기에서 실시하여 100Å의 두께로 상부 라운딩을 실현시킨다.1G, a trench rounding oxidation process is performed to form an oxide film 70 over and inside the trench sidewalls. The trench rounding oxidation process is carried out in a high temperature dry oxidation atmosphere at about 1050 ° C. to realize top rounding to a thickness of 100 kPa.

도 1h는 트랜치가 채워지도록 전체 구조 상부에 HDP 산화막(60)을 약 4000~6000Å의 두께로 증착한 후 1000℃의 온도 및 N2 분위기에 어닐 공정을 30분 동안 실시한 상태의 단면도이다.1H is a cross-sectional view of the HDP oxide layer 60 deposited on the entire structure to a thickness of about 4000 to 6000 Pa to fill the trench, followed by annealing at 1000 ° C. and N 2 atmosphere for 30 minutes.

도 1i는 CMP 공정을 실시한 상태의 단면도로써, 필드 영역의 두께를 액티브 영역보다 400~600Å 높아 지도록 하는 것이 바람직하다.FIG. 1I is a cross-sectional view of the CMP process in which the thickness of the field region is 400-600 Pa higher than the active region.

도 1j는 패드 질화막(30)을 제거하여 STI 구조가 완성된 상태의 단면도를 나타낸다.FIG. 1J illustrates a cross-sectional view of the state in which the STI structure is completed by removing the pad nitride film 30.

상술한 공정에 있어서, STI 상부 모서리 영역은 SEG공정, 라운딩 산화 전세정 공정 및 라운딩 산화의 열 공정에서 STI 상부 코너의 산화 속도 증가를 이용하여 라운딩된 트렌치 상부 코너 구조를 갖게 할 수 있다. 또한 SEG 공정을 통하여 활성역역의 감소를 완전히 제거할 수 있으며 트랜치 갭 충진 특성을 향상시킬 수 있다. 이는 트랜치 입구 보다는 하부에서 좁은 공간을 형성하기 때문이다.In the above-described process, the STI upper corner region may have a rounded trench upper corner structure by using an increase in the oxidation rate of the STI upper corner in the SEG process, the rounding oxidation pre-cleaning process, and the thermal process of rounding oxidation. In addition, the SEG process can completely eliminate the reduction of active area and improve the trench gap filling characteristics. This is because it forms a narrow space at the bottom rather than the trench inlet.

본 발명은 STI 트랜치 식각 공정 후 STI 트랜치 내부에 SEG 공정을 통하여 얇은 박막을 형성하므로써 이후 라운딩 산화 공정에서의 액티브 영역 감소부분을 보상할 수 있다.According to the present invention, since the thin film is formed through the SEG process after the STI trench etching process, the active area reduction part in the rounding oxidation process can be compensated for later.

또한, 상대적으로 질화막을 액티브 영역의 중심으로 이동시키고, 샤프한 트랜치 상부 코너를 라운딩 산화 전 세정 공정과 SEG 성장이후 라운딩 산화 공정을 통하여 트랜치 상부 코너 부분을 라운딩시킬 수 있다.In addition, the nitride film may be relatively moved to the center of the active region, and the upper portion of the trench may be rounded by the round trench upper corner through a pre-round cleaning process and a rounding oxidation process after SEG growth.

결과적으로 무트 및 GOI 열화, Inverse Narrow Width Effect, Subthreshold Hump 현상등을 감소시켜 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있다.As a result, the device's electrical characteristics and reliability can be improved by reducing Mute and GOI degradation, Inverse Narrow Width Effect, and Subthreshold Hump.

Claims (9)

소자 분리 영역 및 액티브 영역이 정의된 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계;Sequentially forming a pad oxide film and a pad nitride film on the semiconductor substrate in which the device isolation region and the active region are defined; 상기 소자 분리 영역의 상기 패드 질화막, 패드 산화막 및 반도체 기판의 일부를 제거하여 상기 반도체 기판 내에 트랜치를 형성하는 단계;Removing a portion of the pad nitride film, the pad oxide film, and the semiconductor substrate in the device isolation region to form a trench in the semiconductor substrate; SEG 공정을 실시하여 트랜치 내에 실리콘 박막을 형성하는 단계;Performing a SEG process to form a silicon thin film in the trench; 세정 공정을 실시하여 상기 패드 산화막의 일부가 제거되는 단계;Performing a cleaning process to remove a portion of the pad oxide film; 트랜치 라운딩 산화 공정을 실시하여 상기 트랜치 상부 코너와 트랜치 내부에 산화막을 형성하는 단계;Performing a trench rounding oxidation process to form an oxide film in the trench upper corner and in the trench; 전체 구조 상부에 HDP 산화막을 증착하는 단계:Depositing an HDP oxide over the entire structure: CMP 공정을 실시하는 단계;Performing a CMP process; 상기 패드 질화막을 제거하는 단계를 포함하여 이루어 진 것을 특징으로 하는 소자 분리막 형성방법.And removing the pad nitride film. 제 1항에 있어서,The method of claim 1, 상기 세정 공정은 SC-1(NH4OH : H2O2:H2O = 1 : 5 : 50)용액을 이용하여 약 50 ℃ 대략 10분 동안 전 세정 공정을 실시한 후 [HF : H2O = 1 : 99]용액에서 약360초 동안 실시하는 것을 특징으로하는 반도체 소자의 소자분리막 형성방법.The cleaning process is a pre-cleaning process for about 10 minutes using a SC-1 (NH 4 OH: H 2 O 2 : H 2 O = 1: 5: 50) solution for about 10 minutes [HF: H 2 O = 1: 99] The device isolation film forming method of a semiconductor device, characterized in that performed for about 360 seconds in a solution. 제 1항에 있어서,The method of claim 1, 상기 트랜치 라운딩 산화 공정은 약 1050℃의 고온 건식 산화(dry oxidation)분위기에서 실시되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.Wherein the trench rounding oxidation process is performed in a high temperature dry oxidation atmosphere at about 1050 [deg.] C. 제 1 항에 있어서,The method of claim 1, 상기 실리콘 박막은 50~500Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.The silicon thin film is a device isolation film forming method of a semiconductor device, characterized in that formed to a thickness of 50 ~ 500Å. 제 1항에 있어서,The method of claim 1, 상기 SEG 공정시 실리콘 소스는 DCS(SiH2Cl2) 100~300sccm을 사용하고 에찬트는 HCl 30~100sccm을 사용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.In the SEG process, a silicon source using DCS (SiH 2 Cl 2 ) 100 ~ 300sccm and etchant HCl 30 ~ 100sccm characterized in that the device isolation film forming method of the semiconductor device. 제 1항에 있어서,The method of claim 1, 상기 HDP 산화막 증착 후 1000℃의 온도 및 N2분위기에서 30분동안 어닐공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.And performing an annealing process for 30 minutes at a temperature of 1000 ° C. and an N 2 atmosphere after depositing the HDP oxide film. 제 1항에 있어서,The method of claim 1, 상기 트랜치 형성 후 [HF : H2O = 1 : 99]용액에서 약 30~60초 동안 세정 공정을 실시하는 단계를 더 포함하는 것을 특징으로하는 반도체 소자의 소자 분리막 형성방법.And forming a trench in the [HF: H 2 O = 1: 99] solution for about 30 to 60 seconds after the trench is formed. 제 1항에 있어서,The method of claim 1, 상기 트랜치는 상기 반도체 기판 표면 기준으로 3000~4500Å의 깊이로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The trench is a device isolation film forming method of a semiconductor device, characterized in that formed with a depth of 3000 ~ 4500mm on the basis of the semiconductor substrate surface. 제 1 항에 있어서,The method of claim 1, 상기 패드 산화막은 50~150Å, 패드 질화막은 500 내지 1500 Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.The pad oxide film is 50 ~ 150 Å, the pad nitride film is a device isolation film forming method, characterized in that formed in a thickness of 500 to 1500 Å.
KR10-2002-0065149A 2002-10-24 2002-10-24 Method of forming an isolation layer in a semiconductor device KR100444607B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2002-0065149A KR100444607B1 (en) 2002-10-24 2002-10-24 Method of forming an isolation layer in a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0065149A KR100444607B1 (en) 2002-10-24 2002-10-24 Method of forming an isolation layer in a semiconductor device

Publications (2)

Publication Number Publication Date
KR20040036799A KR20040036799A (en) 2004-05-03
KR100444607B1 true KR100444607B1 (en) 2004-08-16

Family

ID=37335439

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0065149A KR100444607B1 (en) 2002-10-24 2002-10-24 Method of forming an isolation layer in a semiconductor device

Country Status (1)

Country Link
KR (1) KR100444607B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112885771A (en) * 2019-11-29 2021-06-01 长鑫存储技术有限公司 Method for manufacturing semiconductor device and semiconductor device

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5911645A (en) * 1982-07-12 1984-01-21 Nec Corp Manufacture of semiconductor device
JPH0555358A (en) * 1991-08-29 1993-03-05 Fujitsu Ltd Manufacture of semiconductor device
KR19990073663A (en) * 1998-03-02 1999-10-05 김규현 Trench manufacturing method for semiconductor device isolation
KR20000027703A (en) * 1998-10-29 2000-05-15 김규현 Method for manufacturing a shallow trench for a semiconductor device isolation
US6274455B1 (en) * 1997-12-29 2001-08-14 Hyundai Electronics Industries Co., Ltd. Method for isolating semiconductor device
KR20020019287A (en) * 2000-09-05 2002-03-12 박종섭 Method for fabricating trench in semiconductor device
KR100327656B1 (en) * 1998-06-29 2002-07-02 박종섭 Device Separation Method of Semiconductor Device
JP2002217280A (en) * 2001-01-15 2002-08-02 Semiconductor Leading Edge Technologies Inc Method for manufacturing semiconductor device

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5911645A (en) * 1982-07-12 1984-01-21 Nec Corp Manufacture of semiconductor device
JPH0555358A (en) * 1991-08-29 1993-03-05 Fujitsu Ltd Manufacture of semiconductor device
US6274455B1 (en) * 1997-12-29 2001-08-14 Hyundai Electronics Industries Co., Ltd. Method for isolating semiconductor device
KR19990073663A (en) * 1998-03-02 1999-10-05 김규현 Trench manufacturing method for semiconductor device isolation
KR100327656B1 (en) * 1998-06-29 2002-07-02 박종섭 Device Separation Method of Semiconductor Device
KR20000027703A (en) * 1998-10-29 2000-05-15 김규현 Method for manufacturing a shallow trench for a semiconductor device isolation
KR20020019287A (en) * 2000-09-05 2002-03-12 박종섭 Method for fabricating trench in semiconductor device
JP2002217280A (en) * 2001-01-15 2002-08-02 Semiconductor Leading Edge Technologies Inc Method for manufacturing semiconductor device

Also Published As

Publication number Publication date
KR20040036799A (en) 2004-05-03

Similar Documents

Publication Publication Date Title
US6689665B1 (en) Method of forming an STI feature while avoiding or reducing divot formation
JP3439387B2 (en) Method for manufacturing semiconductor device
KR100444607B1 (en) Method of forming an isolation layer in a semiconductor device
US20040038495A1 (en) Method of providing a thick thermal oxide in trench isolation
US6720235B2 (en) Method of forming shallow trench isolation in a semiconductor substrate
KR100473732B1 (en) Method of forming an isolation layer in a semiconductor device
KR20070002945A (en) Method for forming trench type isolation layer in semiconductor device
KR20040059445A (en) Method for forming trench type isolation layer in semiconductor device
KR100905997B1 (en) Method for forming trench type isolation layer in semiconductor device
KR101026474B1 (en) Method for forming isolation layer of semiconductor device
US7186627B2 (en) Method for forming device isolation film of semiconductor device
KR100501643B1 (en) Method of forming an isolation layer in a semiconductor device
KR100431087B1 (en) Method for manufacturing semiconductor device
KR100357199B1 (en) Method for manufacturing semiconductor device
KR101004810B1 (en) Method for forming isolation of semiconductor device
KR100526464B1 (en) Method for manufacturing isolation of semiconductor device
KR100624330B1 (en) Method for Forming Isolation Structure
KR20070066166A (en) Method for forming isolation layer of semiconductor device
KR100663609B1 (en) Method for manufacturing isolation layer in semiconductor device
KR100473728B1 (en) Method of forming a isolation layer in a semiconductor device
KR100667906B1 (en) Method of forming isolation layer in semiconductor device
KR100494144B1 (en) Field oxide film formation method of semiconductor device
KR20010058966A (en) A method for forming a field oxide of semiconductor device
KR20050003021A (en) Fabricating method of semiconductor device
KR20040037992A (en) Method of forming an isolation layer in a semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120720

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20130730

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150716

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20160718

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20170719

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20180717

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20190716

Year of fee payment: 16