KR100501643B1 - Method of forming an isolation layer in a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 반도체 기판의 소자 분리 영역에 트렌치를 형성하고, 식각 손상을 보상하면서 트렌치의 상부 모서리를 둥글게 라운딩 처리하기 위하여 열 산화 공정으로 트렌치의 측벽 및 저면에 산화막을 형성한 후, 불산 용액을 이용한 세정 공정 시 식각되지 않은 질화산화막을 산화막 및 반도체 기판의 계면과 산화막의 표면에 각각 형성함으로써, 후속 세정 공정에 의해 소자 분리막의 가장 자리에 모우트가 발생되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 소자 분리막 형성 방법이 개시된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a device isolation layer of a semiconductor device, wherein a trench is formed in a device isolation region of a semiconductor substrate, and the sidewalls and the bottom of the trench are thermally oxidized to round the top edge of the trench while compensating for etching damage. After the oxide film was formed in the oxide film, an unetched nitride oxide film was formed on the interface between the oxide film and the semiconductor substrate and on the surface of the oxide film during the cleaning process using a hydrofluoric acid solution. Disclosed is a method of forming a device isolation film of a semiconductor device which can be prevented from being improved to improve process reliability and device electrical characteristics.
Description
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 반도체 기판에 트렌치를 형성한 후 트렌치에 절연 물질을 매립하여 얕은 접합 구조의 분리막(Shallow Trench Isolation; STI)을 형성하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly, to forming a shallow trench isolation (STI) by forming an insulating material in a trench after forming a trench in a semiconductor substrate. It relates to a forming method.
최근 들어, 반도체 소자간의 전기적인 격리를 위한 소자 분리막으로 얕은 접합을 갖는 소자 분리막을 형성한다. Recently, an element isolation film having a shallow junction is formed as an element isolation film for electrical isolation between semiconductor devices.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다. 1A to 1E are cross-sectional views of devices for describing a method of forming a device isolation film of a semiconductor device according to the prior art.
도 1a를 참조하면, 반도체 기판(11) 상에 패드 산화막(12) 및 패드 질화막(13)을 순차적으로 형성한다. 이후, 식각 공정으로 소자 분리 영역의 패드 질화막(13) 및 패드 산화막(12)을 제거하고, 반도체 기판(11)을 소정 깊이까지 식각하여 트렌치(14)를 형성한다. Referring to FIG. 1A, a pad oxide film 12 and a pad nitride film 13 are sequentially formed on a semiconductor substrate 11. Thereafter, the pad nitride layer 13 and the pad oxide layer 12 in the isolation region are removed by the etching process, and the semiconductor substrate 11 is etched to a predetermined depth to form the trench 14.
여기서, 패드 산화막(12)은 패드 질화막(13)과 반도체 기판(11) 계면의 스트레스를 완화시키기 위하여 형성한다. Here, the pad oxide film 12 is formed to relieve stress at the interface between the pad nitride film 13 and the semiconductor substrate 11.
도 1b를 참조하면, 트렌치를 형성하기 위한 식각 공정 시 발생된 플라즈마 손상 등을 제거하고, 트렌치(14)의 상부 모서리를 둥글게 라운딩 처리하기 위하여 산소 분위기에서 산화 공정으로 트렌치(14)의 측벽 및 저면에 산화막(15)을 성장시킨다. 이때, 산화 공정으로 산화막(15)을 50 내지 150Å의 두께로 형성한다. Referring to FIG. 1B, the sidewalls and the bottom surface of the trench 14 are oxidized in an oxygen atmosphere to remove plasma damage generated during the etching process for forming the trench and to round the upper edge of the trench 14. The oxide film 15 is grown. At this time, the oxide film 15 is formed to a thickness of 50 to 150 kPa by the oxidation process.
도 1c를 참조하면, 트렌치(14)가 충분히 매립되도록 전체 상부에 절연 물질층(16)을 형성한 후 평탄화 공정으로 패드 질화막(13) 상부의 절연 물질층(16)을 제거한다. 이때, 절연 물질층(16)은 고밀도 플라즈마 산화막(High Plasma Density)으로 형성하며, 트렌치(14)가 완전히 매립되도록 5000 내지 7000Å의 두께로 형성한다.Referring to FIG. 1C, the insulating material layer 16 is formed on the entire upper portion of the trench 14 so as to sufficiently fill the trench 14, and then the insulating material layer 16 on the pad nitride layer 13 is removed by a planarization process. At this time, the insulating material layer 16 is formed of a high plasma density (High Plasma Density), and the trench 14 is formed to a thickness of 5000 to 7000 되도록 to completely fill.
도 1d를 참조하면, 평탄화 공정을 위해 형성된 패드 질화막(13)을 제거한다. 이로써, STI 공정이 완료되어 얕은 접합을 갖는 소자 분리막(17)이 형성된다. Referring to FIG. 1D, the pad nitride film 13 formed for the planarization process is removed. As a result, the STI process is completed to form the device isolation layer 17 having the shallow junction.
이후, 도면에는 도시되어 있지 않지만, 후속 공정으로 NMOS, PMOS 트랜지스터로 구분을 위해 마스킹 작업을 실시한 후 웰 및 문턱 전압 조절을 위한 이온 주입 공정을 실시하며, 포토레지스터 제거 및 세정 공정을 진행한다. Subsequently, although not shown in the drawings, a masking operation is performed to separate NMOS and PMOS transistors as a subsequent process, followed by an ion implantation process for well and threshold voltage adjustment, and a photoresist removal and cleaning process.
도 1e를 참조하면, 패드 질화막(13)의 스트레스 완화를 위하여 형성한 패드 산화막(12)을 세정 공정으로 제거한다. 한편, 패드 질화막(13)이나 패드 산화막(12)을 제거하는 세정 공정이나, 후속 공정에서 실시되는 세정 공정에서 소자 분리막(17)의 상부 모서리가 식각되어 움푹 파인 모우트(A)가 발생될 수 있다.Referring to FIG. 1E, the pad oxide film 12 formed to relieve stress of the pad nitride film 13 is removed by a cleaning process. Meanwhile, in the cleaning process for removing the pad nitride film 13 or the pad oxide film 12 or in the cleaning process performed in a subsequent process, the upper edge of the device isolation layer 17 may be etched to generate a recessed moat A. have.
상기의 공정으로 소자 분리막을 형성할 경우 다음과 같은 문제점이 발생된다. When the device isolation layer is formed by the above process, the following problems occur.
첫째, 패드 질화막을 제거한 후 후속 불산 세정 및 세정 공정에 의해 소자 분리막이 식각되는데, 특히 상부 모서리(Top corner) 부분이 과도하게 식각되어 트랜지스터의 문턱 전압이 변하거나, 누설 전류가 발생되거나, 트랜지스터의 전류-전압 그래프에서 굴곡 현상 등이 발생될 수 있다. 여기서, 세정 공정으로는 게이트 산화막을 형성하기 전에 잔존 산화막이나 자연 산화막을 제거하는 공정, 듀얼 게이트 산화막 형성 시 저전압용 게이트 산화막이 형성될 영역의 고전압용 산화막을 제거하는 세정 공정, 전극 패터닝 시 식각 공정, 스페이서 형성 시 식각 공정(특히, 이 공정에서 실리콘 질화막과 산화막의 식각 선택비가 낮아 실리콘 질화막 밑의 소자 분리막이 과도하게 식각됨), 그리고 자기 정렬 실리사이드 형성 시의 세정 공정 등을 예로 들 수 있다. First, after removing the pad nitride layer, the device isolation layer is etched by a subsequent hydrofluoric acid cleaning and cleaning process. In particular, the top corner portion is excessively etched to change the threshold voltage of the transistor, generate a leakage current, or A bending phenomenon may occur in the current-voltage graph. Here, the cleaning process includes removing the remaining oxide film or the natural oxide film before forming the gate oxide film, cleaning process for removing the high voltage oxide film in the region where the low voltage gate oxide film is to be formed when forming the dual gate oxide film, and etching during electrode patterning. For example, the etching process (particularly, the etching selectivity of the silicon nitride film and the oxide film is excessively etched due to low etching selectivity of the silicon nitride film in this process), and the cleaning process for forming the self-aligned silicide.
둘째, 트렌치의 상부 모서리에서 소자 분리막이 식각되어 움푹 파인 모우트가 발생되면, 이 부분에서 게이트 산화막이 얇게 형성되어 낮은 전압에서도 브레이크 다운이 발생될 수 있다.Second, when the device isolation layer is etched at the upper edge of the trench to form a recessed moor, a thin gate oxide may be formed at this portion, and breakdown may occur even at a low voltage.
셋째, 게이트 전극을 형성하기 위하여 폴리실리콘층을 형성한 후 패터닝을 위한 식각 공정 시 폴리실리콘 성분이 모우트에 잔류하여 트랜지스터의 누설 전류가 발생될 수 있다. Third, after forming the polysilicon layer to form the gate electrode, a polysilicon component may remain in the moat during the etching process for patterning, thereby generating a leakage current of the transistor.
넷째, 실리사이드층을 형성하는 공정에서 트렌치의 상부 모서리에도 실리사이드층이 형성되어 정션의 누설 전류 특성이 저하되는 문제점이 발생될 수 있다.Fourth, in the process of forming the silicide layer, a silicide layer may be formed at the upper edge of the trench, thereby causing a problem in that leakage current characteristics of the junction may be degraded.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 반도체 기판의 소자 분리 영역에 트렌치를 형성하고, 식각 손상을 보상하면서 트렌치의 상부 모서리를 둥글게 라운딩 처리하기 위하여 열 산화 공정으로 트렌치의 측벽 및 저면에 산화막을 형성한 후, 불산 용액을 이용한 세정 공정 시 식각되지 않은 질화산화막을 산화막 및 반도체 기판의 계면과 산화막의 표면에 각각 형성함으로써, 후속 세정 공정에 의해 소자 분리막의 가장 자리에 모우트가 발생되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는데 그 목적이 있다. Therefore, in order to solve the above problem, the present invention provides a trench in the device isolation region of the semiconductor substrate, and an oxide film on the sidewalls and the bottom of the trench by a thermal oxidation process to round the upper edge of the trench while compensating for etching damage. After the formation of the oxide, the nitride oxide film which was not etched in the cleaning process using the hydrofluoric acid solution was formed on the interface of the oxide film and the semiconductor substrate and the surface of the oxide film, respectively, so that the moat is generated at the edge of the device isolation film by the subsequent cleaning process. It is an object of the present invention to provide a method for forming a device isolation layer of a semiconductor device, which can prevent the process and improve the reliability of the process and the electrical characteristics of the device.
본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판 상에 소자 분리 영역이 정의된 소자 분리 마스크를 형성하는 단계와, 소자 분리 영역의 반도체 기판에 트렌치를 형성하는 단계와, 트렌치의 측벽 및 저면에 산화막을 형성하는 단계와, 산화막 및 반도체 기판 사이에 제1 질화산화막을 형성하는 단계와, 산화막의 표면에 제2 질화산화막을 형성하는 단계와, 트렌치를 절연 물질로 매립하는 단계, 및 소자 분리 마스크 상부의 절연 물질을 제거하는 단계를 포함한다. The method of forming a device isolation layer of a semiconductor device according to an embodiment of the present invention includes forming a device isolation mask in which a device isolation region is defined on a semiconductor substrate, forming a trench in a semiconductor substrate in the device isolation region, and forming a trench. Forming an oxide film on the sidewalls and the bottom surface, forming a first nitride oxide film between the oxide film and the semiconductor substrate, forming a second nitride oxide film on the surface of the oxide film, filling the trench with an insulating material, And removing the insulating material over the device isolation mask.
상기에서, 산화막은 건식 산화 공정으로 형성하는 것이 바람직하다.In the above, the oxide film is preferably formed by a dry oxidation process.
한편, 제1 질화 산화막은 열 질화 처리 공정으로 형성할 수 있으며, 열 질화 처리 공정은 300sccm 내지 900sccm의 NO 또는 N2O 가스를 공급하면서 700℃ 내지 950℃의 온도에서 실시하는 것이 바람직하다. 이때, 열 질화 처리 공정 시 5slm 내지 10slm의 N2 가스를 더 공급할 수도 있다.On the other hand, the first nitride oxide film can be formed by a thermal nitriding treatment step, the thermal nitriding treatment step is preferably carried out at a temperature of 700 ℃ to 950 ℃ while supplying NO or N 2 O gas of 300sccm to 900sccm. At this time, in the thermal nitriding treatment process, 5 slm to 10 slm N 2 gas may be further supplied.
제2 질화산화막은 플라즈마 질화 공정으로 형성할 수 있으며, 플라즈마 질화 공정은 N2 가스, N2/Ar 혼합 가스 또는 N2/He 혼합 가스 분위기와 150℃ 내지 600℃의 온도와 100mTorr 내지 1000mTorr의 압력에서 100W 내지 1000W의 바이어스를 인가하여 10초 내지 30초 동안 실시하는 것이 바람직하다.The second nitride oxide film may be formed by a plasma nitridation process, and the plasma nitridation process may be performed using an N 2 gas, an N 2 / Ar mixed gas, or an N 2 / He mixed gas, a temperature of 150 ° C. to 600 ° C., and a pressure of 100 mTorr to 1000 mTorr. It is preferable to perform for 10 seconds to 30 seconds by applying a bias of 100W to 1000W.
소자 분리 마스크 상부의 절연 물질을 제거한 후에는, 제2 질화산화막의 결합을 안정화시키기 위하여 N2 분위기에서 700℃ 내지 1050℃의 온도로 10초 내지 30초 동안 급속 어닐링을 실시할 수도 있다.After removing the insulating material on the device isolation mask, rapid annealing may be performed at a temperature of 700 ° C. to 1050 ° C. for 10 seconds to 30 seconds in an N 2 atmosphere to stabilize the bonding of the second nitride oxide film.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.On the other hand, when a film is described as being "on" another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. In the drawings, the thickness or size of each layer is exaggerated for clarity and convenience of explanation. Like numbers refer to like elements on the drawings.
도 2a 내지 도 2f는 본원 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.2A to 2F are cross-sectional views of devices for describing a method of forming a device isolation film of a semiconductor device according to an embodiment of the present invention.
도 2a를 참조하면, 반도체 기판(201) 상에 패드 산화막(202) 및 패드 질화막(203)을 순차적으로 형성한다. 이후, 식각 공정으로 소자 분리 영역의 패드 질화막(203) 및 패드 산화막(202)을 제거하여 소자 분리 마스크를 형성하고, 반도체 기판(201)을 소정 깊이까지 식각하여 트렌치(204)를 형성한다. Referring to FIG. 2A, a pad oxide film 202 and a pad nitride film 203 are sequentially formed on the semiconductor substrate 201. Thereafter, the pad nitride layer 203 and the pad oxide layer 202 of the device isolation region are removed by an etching process to form a device isolation mask, and the semiconductor substrate 201 is etched to a predetermined depth to form the trench 204.
상기에서, 패드 산화막(202)은 50Å 내지 200Å의 두께로 형성하고, 패드 질화막(203)은 700 내지 3000Å의 두께로 형성한다. 여기서, 패드 산화막(202)은 패드 질화막(203)과 반도체 기판(201) 계면의 스트레스를 완화시키기 위하여 형성한다. 한편, 트렌치(204)는 3000 내지 5000Å의 깊이로 형성한다. In the above, the pad oxide film 202 is formed to a thickness of 50 kPa to 200 kPa, and the pad nitride film 203 is formed to a thickness of 700 to 3000 kPa. Here, the pad oxide film 202 is formed to relieve stress at the interface between the pad nitride film 203 and the semiconductor substrate 201. On the other hand, the trench 204 is formed to a depth of 3000 to 5000 kPa.
도 2b를 참조하면, 트렌치를 형성하기 위한 식각 공정 시 발생된 플라즈마 손상 등을 제거하고, 트렌치(204)의 상부 모서리를 둥글게 라운딩 처리하기 위하여 산소 분위기에서 산화 공정으로 트렌치(204)의 측벽 및 저면에 산화막(205)을 성장시킨다. 이때, 산화 공정은 건식 산화 공정으로 진행하며, 산화막(205)을 50 내지 80Å의 두께로 형성하는 것이 바람직하다. Referring to FIG. 2B, the sidewalls and the bottom surface of the trench 204 are oxidized in an oxygen atmosphere to remove plasma damage generated during the etching process for forming the trench and to round the upper edge of the trench 204. The oxide film 205 is grown on the substrate. At this time, the oxidation process proceeds to a dry oxidation process, and it is preferable to form the oxide film 205 to a thickness of 50 to 80 kPa.
도 2c를 참조하면, 산화막(205)과 반도체 기판(201) 사이에 제1 질화산화막(206)을 형성한다. 여기서 제1 질화산화막(206)은 질화산소 분위기에서 어닐링 공정으로 형성할 수 있다. 이때, 어닐링 공정은 질화 산소로 300sccm 내지 900sccm의 NO 또는 N2O 가스를 공급하면서 700℃ 내지 950℃의 온도에서 실시하는 것이 바람직하며, 5slm 내지 10slm의 N2 가스를 함께 공급해주는 것도 가능하다.Referring to FIG. 2C, a first nitride oxide film 206 is formed between the oxide film 205 and the semiconductor substrate 201. Here, the first nitride oxide film 206 may be formed by an annealing process in an oxygen nitride atmosphere. At this time, the annealing process is preferably carried out at a temperature of 700 ℃ to 950 ℃ while supplying 300 sccm to 900 sccm NO or N 2 O gas as oxygen nitride, it is also possible to supply the N 2 gas of 5 slm to 10 slm.
산화막(205)을 질화산소 분위기에서 질화시키면 질소 이온은 실리콘 이온과 결합하면서 산화막과 실리콘막 사이에 다량으로 존재하는 특성이 있기 때문에, 산화막(205)과 반도체 기판(201) 사이에 제1 질화산화막(206)이 형성된다. 이러한 제1 질화산화막(206)은 안정적인 결합을 하고 있다. When the oxide film 205 is nitrided in an oxygen nitride atmosphere, since nitrogen ions are bonded to silicon ions and are present in a large amount between the oxide film and the silicon film, a first nitride oxide film is formed between the oxide film 205 and the semiconductor substrate 201. 206 is formed. The first nitride oxide film 206 has a stable bond.
이어서, 산화막(205)의 표면에는 제2 질화산화막(207)을 형성한다. 여기서 제2 질화산화막(207)은 플라즈마 질화법으로 형성할 수 있다. 이때, 플라즈마 질화 공정은 N2 가스, N2/Ar 혼합 가스 또는 N2/He 혼합 가스 분위기에서 실시할 수 있으며, 150℃ 내지 600℃의 온도와 100mTorr 내지 1000mTorr의 압력에서 100W 내지 1000W의 바이어스를 인가하여 10초 내지 30초 동안 실시하는 것이 바람직하다.Subsequently, a second nitride oxide film 207 is formed on the surface of the oxide film 205. The second nitride oxide film 207 may be formed by plasma nitridation. In this case, the plasma nitriding process may be performed in an N 2 gas, N 2 / Ar mixed gas, or N 2 / He mixed gas atmosphere, and the bias of 100 W to 1000 W at a temperature of 150 ° C. to 600 ° C. and a pressure of 100 mTorr to 1000 mTorr. It is preferably applied for 10 seconds to 30 seconds.
이로써, 산화막(205)의 상부층와 하부층에는 질화산화막(206 및 207)이 형성된다. 불산과 물의 혼합 비율이 약 1:99인 식각 용액에 대하여 질화산화막의 식각률은 약 3Å/min 정도이다. 열산화막의 식각률이 30Å/min인 것에 비하면 식각률이 10배 정도 낮기 때문에, 후속 세정 공정에서 산화막(205)이 식각되는 것을 최대한 억제하여 소자 분리막의 가장 자리에 모우트가 형성되는 것을 방지할 수 있다.As a result, nitride oxide films 206 and 207 are formed on the upper and lower layers of the oxide film 205. The etching rate of the nitride oxide film is about 3 μs / min for the etching solution having a hydrofluoric acid and water ratio of about 1:99. Since the etching rate of the thermal oxide film is about 10 times lower than the etching rate of 30 μs / min, it is possible to prevent the oxide film 205 from being etched as much as possible in the subsequent cleaning process to prevent the formation of the moat at the edge of the device isolation layer. .
도 2d를 참조하면, 트렌치(204)가 충분히 매립되도록 전체 상부에 절연 물질층(206)을 형성한 후 평탄화 공정으로 패드 질화막(203) 상부의 절연 물질층(206)을 제거한다. 이때, 절연 물질층(206)은 고밀도 플라즈마 산화막(High Plasma Density)으로 형성하며, 트렌치(204)가 완전히 매립되도록 5000 내지 7000Å의 두께로 형성한다.Referring to FIG. 2D, the insulating material layer 206 is formed over the entire portion of the trench 204 so as to fill the trench 204, and then the insulating material layer 206 on the pad nitride layer 203 is removed by a planarization process. At this time, the insulating material layer 206 is formed of a high plasma density (High Plasma Density), the trench 204 is formed to a thickness of 5000 to 7000 되도록 to be completely embedded.
도 2e를 참조하면, 평탄화 공정을 위해 형성된 패드 질화막(도 2d의 203)을 인산 용액으로 제거한다. 이로써, STI 공정이 완료되어 얕은 접합을 갖는 소자 분리막(208)이 형성된다. 이때, 소자 분리막(208)의 가장 자리에는 제1 및 제2 질화 산화막(206 및 207)이 노출되면서 소자 분리막(208)의 가장 자리가 식각되는 것을 억제하여 모우트가 발생되는 것이 방지된다. Referring to FIG. 2E, the pad nitride film (203 of FIG. 2D) formed for the planarization process is removed with a phosphoric acid solution. As a result, the STI process is completed to form the device isolation layer 208 having a shallow junction. In this case, the edges of the device isolation layer 208 are prevented from being etched while the first and second nitride oxide films 206 and 207 are exposed at the edges of the device isolation layer 208, thereby preventing the occurrence of moats.
이어서, 도 2c에서 플라즈마 질화 공정에 의해 형성된 제2 질화산화막(207)이 안정된 결합을 이룰 수 있도록 하기 위하여 급속 어닐링을 실시할 수도 있다. 급속 어닐링은 N2 분위기에서 700℃ 내지 1050℃의 온도로 10초 내지 30초 동안 실시하는 것이 바람직하다.Subsequently, rapid annealing may be performed in order to make the second nitride oxide film 207 formed by the plasma nitridation process in FIG. 2C achieve stable bonding. Rapid annealing is preferably carried out for 10 seconds to 30 seconds at a temperature of 700 ℃ to 1050 ℃ in N 2 atmosphere.
이후, 도면에는 도시되어 있지 않지만, 후속 공정으로 NMOS, PMOS 트랜지스터로 구분을 위해 마스킹 작업을 실시한 후 웰 및 문턱 전압 조절을 위한 이온 주입 공정을 실시하며, 포토레지스터 제거 및 세정 공정을 진행한다. Subsequently, although not shown in the drawings, a masking operation is performed to separate NMOS and PMOS transistors as a subsequent process, followed by an ion implantation process for well and threshold voltage adjustment, and a photoresist removal and cleaning process.
도 2f를 참조하면, 패드 질화막(도 2d의 203)의 스트레스 완화를 위하여 형성한 패드 산화막(도 2e의 202)을 세정 공정으로 제거한다.Referring to FIG. 2F, the pad oxide film (202 of FIG. 2E) formed to relieve stress of the pad nitride film (203 of FIG. 2D) is removed by a cleaning process.
상술한 방법으로 소자 분리막을 형성함으로써 다음과 같은 효과를 얻을 수 있다. By forming the device isolation film by the above-described method, the following effects can be obtained.
첫째, 패드 질화막을 제거한 후 후속 불산 세정 및 세정 공정에 의해 소자 분리막이 식각되는 것을 방지하여 모우트가 형성되는 것을 방지할 수 있다. 이를 통해, 트랜지스터의 문턱 전압이 변하거나, 누설 전류가 발생되거나, 트랜지스터의 전류-전압 그래프에서 굴곡 현상 등이 발생되는 것을 방지할 수 있다.First, after removing the pad nitride film, the device isolation film may be prevented from being etched by a subsequent hydrofluoric acid cleaning and cleaning process to prevent the formation of the moat. Through this, it is possible to prevent the threshold voltage of the transistor from changing, a leakage current, or the occurrence of a bend in the transistor's current-voltage graph.
둘째, 트렌치의 상부 모서리에서 소자 분리막이 식각되어 움푹 파인 모우트가 발생되지 않으므로, 이 부분에서 게이트 산화막이 얇게 형성되는 것을 방지하여 브레이크 다운이 발생되는 것을 최대한 억제할 수 있다.Second, since the device isolation layer is etched at the upper edge of the trench so that the recessed moat is not generated, it is possible to prevent the gate oxide layer from being thinly formed in this portion, thereby suppressing the breakdown.
셋째, 게이트 전극을 형성하기 위하여 폴리실리콘층을 형성한 후 패터닝을 위한 식각 공정 시 폴리실리콘 성분이 거의 잔류하지 않아 트랜지스터의 누설 전류 특성을 향상시킬 수 있다. Third, after forming the polysilicon layer to form the gate electrode, the polysilicon component hardly remains in the etching process for patterning, thereby improving leakage current characteristics of the transistor.
넷째, 실리사이드층을 형성하는 공정에서 트렌치의 상부 모서리에 실리사이드층이 형성되는 것을 방지하여 정션의 누설 전류 특성을 향상시킬 수 있다.Fourth, in the process of forming the silicide layer, it is possible to prevent the silicide layer from being formed at the upper edge of the trench to improve leakage current characteristics of the junction.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도. 1A to 1E are cross-sectional views of a device for explaining a device isolation film forming method of a semiconductor device according to the prior art.
도 2a 내지 도 2f는 본원 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.2A to 2F are cross-sectional views of devices for describing a method of forming a device isolation film of a semiconductor device according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11, 201 : 반도체 기판 12, 202 : 패드 산화막11, 201: semiconductor substrate 12, 202: pad oxide film
13, 203 : 패드 질화막 14, 204 : 트렌치13,203: pad nitride film 14,204: trench
15, 205 : 산화막 206 : 제1 질화산화막, 열 질화산화막15, 205: oxide film 206: first nitride oxide film, thermal nitride oxide film
207 : 제2 질화산화막, 플라즈마 질화산화막207: second nitride oxide film, plasma nitride oxide film
16, 208 : 절연 물질층 17, 209 : 소자 분리막16, 208: insulating material layer 17, 209: device isolation film
A : 모우트A: Mout
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0044944A KR100501643B1 (en) | 2003-07-03 | 2003-07-03 | Method of forming an isolation layer in a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0044944A KR100501643B1 (en) | 2003-07-03 | 2003-07-03 | Method of forming an isolation layer in a semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050004678A KR20050004678A (en) | 2005-01-12 |
| KR100501643B1 true KR100501643B1 (en) | 2005-07-18 |
Family
ID=37219313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0044944A KR100501643B1 (en) | 2003-07-03 | 2003-07-03 | Method of forming an isolation layer in a semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100501643B1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100663000B1 (en) * | 2005-06-08 | 2006-12-28 | 동부일렉트로닉스 주식회사 | Method for Forming Trench Isolation Layer of Semiconductor Device |
| KR101034094B1 (en) * | 2008-11-18 | 2011-05-13 | 주식회사 동부하이텍 | Semiconductor device manufacturing method for preventing divot |
-
2003
- 2003-07-03 KR KR10-2003-0044944A patent/KR100501643B1/en active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050004678A (en) | 2005-01-12 |
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