KR20050003021A - Fabricating method of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 게이트 산화막이나 또는 문턱전압 조절용 이온주입공정에서 사용되는 스크린 산화막을 Chlorine 계열 의 가스를 첨가제로 사용하는 건식 산화방법을 이용하여 형성하여, 실리콘의 (111) 결정방향으로의 산화속도를 증가시켜 트렌치 탑 라운드(Trench top round)를 향상시킨 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and in particular, a gate oxide film or a screen oxide film used in an ion implantation process for adjusting the threshold voltage is formed by using a dry oxidation method using a Chlorine-based gas as an additive, 111) The present invention relates to a method for manufacturing a semiconductor device in which a trench top round is improved by increasing an oxidation rate in a crystal direction.
반도체 소자를 제조하는 경우, 소자를 전기적으로 분리시키기 위하여 소자분리막을 형성한다. 이러한 소자분리막을 형성하는 방법으로는 통상적으로 열산화막을 이용한 국부적 산화방법(Local Oxidation of Silicon : LOCOS)과 집적도에 유리한 트렌치(trench) 구조를 이용한 얕은 트렌치 소자분리막 형성방법(Shallow Trench Isolation : STI)이 많이 적용되고 있다.When fabricating a semiconductor device, an element isolation film is formed to electrically isolate the device. As a method of forming such a device isolation layer, a local trench method using a thermal oxide film (Local Oxidation of Silicon: LOCOS) and a shallow trench isolation method (STI) using a trench structure which is advantageous for integration are used. This is applied a lot.
그 중에서 열산화막 등을 이용한 로코스(LOCOS) 기법은, 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인과, 버즈비크(bird's beak)에 따른 활성영역의 감소와 같은 문제점을 갖고 있기 때문에 이를 해결할 수 있는 소자분리 기술에 요구되었다.Among them, the LOCOS technique using a thermal oxide film has a process instability such as deterioration of a field oxide film due to a decrease in design rules of a semiconductor device, and an active region according to a bird's beak. Because of the problems such as the reduction of the required device isolation technology that can solve this problem.
이에 따라 대두된 기술이 얕은 트렌치 소자분리 기법(Shallow Trench Isolation : 이하, STI)이다. STI 기법은 반도체 기판에 트렌치를 형성하고, 트렌치 내부를 절연막으로 매립(gap-fill)함으로써 활성영역과 필드영역을 정의하는 소자분리 기법으로, 이러한 STI 기법은 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.The emerging technology is the shallow trench isolation (STI). The STI technique is a device isolation technique that defines an active region and a field region by forming a trench in a semiconductor substrate and gap-filling the inside of the trench with an insulating film. The STI technique is not applicable to an ultra-high density semiconductor device manufacturing process. It is a promising technology.
이러한 STI 공정에서 트렌치의 측벽과 바닥의 실리콘 기판을 보호하기 위하여 라이너 질화막(liner nitride)을 사용하는 방법이 널리 사용되고 있는데, 라이너 질화막에 의하여 실리콘 기판에 응집된 스트레스가 감소하고, 소자 분리막에서 실리콘 기판으로의 도판트(dopant)들의 확산작용이 억제되는 등의 효과를 얻을 수 있어, 결국 소자의 리프레쉬 특성이 향상되는 것으로 알려져 있다.In this STI process, a method using a liner nitride film is widely used to protect the silicon substrate on the sidewalls and the bottom of the trench. The stress deposited on the silicon substrate by the liner nitride film is reduced, and the silicon substrate in the device isolation layer is reduced. It is known that the effect of diffusion of dopants into the substrate is suppressed, and thus the refresh characteristics of the device are improved.
이러한 장점을 가지는 라이너 질화막을 이용한 STI 형성방법을 도1a 내지 도1c를 참조하여 설명한다.An STI forming method using a liner nitride film having such an advantage will be described with reference to FIGS. 1A to 1C.
먼저, 도1a에 도시된 바와같이 반도체 기판(10) 상에 패드산화막(11)과 패드질화막(12) 및 감광막(13)을 차례로 형성한 다음, 노광/현상공정을 진행하여 소자분리막이 형성될 영역의 패드산화막(11)과 패드질화막(12)을 완전히 제거하는 패터닝 작업을 실시하여 반도체 기판(10)을 노출시킨다.First, as shown in FIG. 1A, a pad oxide film 11, a pad nitride film 12, and a photoresist film 13 are sequentially formed on a semiconductor substrate 10, and then an exposure / development process is performed to form a device isolation film. The semiconductor substrate 10 is exposed by patterning to completely remove the pad oxide film 11 and the pad nitride film 12 in the region.
다음으로 감광막(13)을 제거하고 패드질화막(12)을 식각마스크로 하여 반도체 기판(10)을 일정두께 식각하여 소자분리막이 매립될 트렌치 구조를 형성한다.Next, the photoresist layer 13 is removed and the semiconductor layer 10 is etched by a predetermined thickness using the pad nitride layer 12 as an etching mask to form a trench structure in which the device isolation layer is embedded.
다음으로 도1b에 도시된 바와같이 트렌치 측벽과 바닥의 실리콘 기판을 보호하기 위한 목적으로 일정두께의 실리콘 기판을 열산화법을 이용하여 산화시키고(측벽산화막 형성), 이어서 측벽산화막(15) 상에 다시 일정두께의 얇은 라이너 질화막(16)을 화학기상증착(Chemical Vapor Deposition)법을 이용해 증착한다. 다음으로 라이너 질화막(16) 상에 다시 얇은 두께의 라이너 산화막(미도시)을 CVD 법으로 증착하면, 트렌치용 라이너가 형성된다.Next, as shown in FIG. 1B, a silicon substrate having a predetermined thickness is oxidized using a thermal oxidation method (side wall oxide film formation) for the purpose of protecting the silicon sidewalls of the trench sidewalls and the bottom, and then on the sidewall oxide film 15 again. A thin liner nitride film 16 having a predetermined thickness is deposited by using chemical vapor deposition (Chemical Vapor Deposition) method. Next, when a thin liner oxide film (not shown) is deposited on the liner nitride film 16 by CVD, a liner for trenches is formed.
다음으로 소자분리막으로 사용될 절연막(17)으로 트렌치를 매립한후, 평탄화를 위한 화학기계연마를 수행한다.Next, after the trench is filled with the insulating film 17 to be used as the device isolation film, chemical mechanical polishing for planarization is performed.
다음으로 도1c에 도시된 바와같이, 패드 질화막(12)을 제거시킬 목적으로 인산용액(H3PO4)을 이용한 세정공정을 진행하고, 잔류한 패드산화막(11)을 제거할 목적으로 HF 또는 BOE 용액을 이용한 세정공정을 진행하면, 도1c에 도시된 바와같은 트렌지 소자분리막이 완성된다.Next, as illustrated in FIG. 1C, a cleaning process using a phosphate solution (H 3 PO 4 ) is performed for the purpose of removing the pad nitride film 12, and HF or the purpose of removing the remaining pad oxide film 11 is performed. When the cleaning process using the BOE solution is performed, a trench isolation layer as shown in FIG. 1C is completed.
이와같이 트렌치 소자분리막을 형성하고 나서 후속공정으로 게이트의 임계전압(threshold voltage)을 조절하기 위한 이온주입공정이 진행된다. 이러한 이온주입공정시 기판을 보호하기 위해 스크린 산화막(screen oxide)이 형성되는데, 이하에서는 이를 Vt 산화막 이라 칭하기로 한다.After forming the trench isolation layer as described above, an ion implantation process for adjusting the threshold voltage of the gate is performed in a subsequent process. In order to protect the substrate during the ion implantation process, a screen oxide is formed. Hereinafter, this is referred to as a Vt oxide.
일반적으로 Vt 산화막은 고온 건식산화방법으로 형성되며, 이때 트렌치 구조의 탑 코너 부분은 활성영역에 비하여 산화속도가 느리기 때문에 산화막이 잘 성장하지 않으며, 이러한 현상을 게이트 산화막(gate oxide) 형성시에도 동일하게 발생한다. 이를 도1d에 도시하였다.In general, the Vt oxide layer is formed by a high temperature dry oxidation method, and the oxide layer does not grow well because the top corner portion of the trench structure is slower than the active region, and this phenomenon is the same even when forming the gate oxide layer. Occurs. This is shown in Figure 1d.
도1d를 참조하면 종래기술에서는 스크린 산화막 또는 게이트 산화막(18)을 형성하는 공정시, 트렌치 탑 코너부분에서는 실리콘 결정면의 각이 그대로 존재한 상태로 스크린 산화막 또는 게이트 산화막(18)이 형성되었다.Referring to FIG. 1D, the screen oxide film or the gate oxide film 18 is formed in a state where the angle of the silicon crystal surface remains in the trench top corner portion in the process of forming the screen oxide film or the gate oxide film 18 in the prior art.
결국, 트렌치 탑 코너에 실리콘 결정면의 각이 그대로 존재한 상태에서, 후속 세정공정에 의해서 소자분리막이 기판보다 낮아지는 모우트(mout)현상이 발생하면, 후속 게이트 패터닝 공정에서 게이트 잔류막을 형성시켜 소자간의 브리지를 유발시키며, 또한 소자의 임계전압을 감소시키는등의 부작용을 일으킨다.As a result, if a mout phenomenon occurs in which the device isolation film is lower than the substrate by the subsequent cleaning process while the angle of the silicon crystal plane remains in the trench top corner, the gate residual film is formed in the subsequent gate patterning process. It causes the bridge between the liver and side effects such as reducing the threshold voltage of the device.
특히, 라이너 질화막을 사용하는 STI 구조에서는 라이너 질화막의 꺼짐 현상으로 인해 모우트 현상이 더욱 심해지는 것으로 알려져 있다.In particular, in the STI structure using the liner nitride film, it is known that the mote phenomenon becomes more severe due to the turning off of the liner nitride film.
결국, 라이너 질화막을 사용하는 STI 구조에서는 트렌치 탑 코너의 각을 최소화시키는 라운딩(rounding) 작업이 가장 중요한 공정중의 하나가 되었으며 이를 해결하기 위하여 트렌치 구조 식각시에 탑 코너 라운드를 형성하거나 또는 측벽산화막(wall oxide) 형성전 세정 공정에서 패드 산화막에 언더 컷(under cut)을 형성시키는 등의 다양한 방안이 강구되고 있다.As a result, in the STI structure using the liner nitride layer, the rounding operation that minimizes the angle of the trench top corner has become one of the most important processes. Various methods, such as forming an under cut on the pad oxide layer in a cleaning process before forming the wall oxide, have been made.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 트렌치 탑 코너 부분의 라운드를 형성하여 소자특성을 향상시킨 반도체 소자의 제조방법을 제공함을 그 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and an object thereof is to provide a method for manufacturing a semiconductor device having improved rounding of device characteristics by forming a round of a trench top corner.
도1a 내지 도1d는 종래의 반도체 소자 제조공정을 도시한 공정단면도,1A to 1D are process cross-sectional views showing a conventional semiconductor device manufacturing process;
도2a 내지 도2d는 본 발명의 일실시예에 따른 반도체 소자 제조공정을 도시한 공정단면도.2A through 2D are cross-sectional views illustrating a semiconductor device manufacturing process in accordance with an embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
20 : 기판20: substrate
21 : 패드산화막21: pad oxide film
22 : 패드질화막22: pad nitride film
23 : 패드감광막23: pad photosensitive film
24 : 트렌치24: trench
25 : 측벽산화막25: sidewall oxide film
26 : 라이너 질화막26: liner nitride film
27 : 소자분리막27: device isolation film
28 : 스크린 산화막 또는 게이트 산화막28: screen oxide film or gate oxide film
상기한 목적을 달성하기 위한 본 발명은, 기판 상에 버퍼산화막 및 패드질화막을 차례로 형성하는 단계; 소자분리 마스크 공정 및 식각 공정을 통해 상기 버퍼산화막 및 상기 패드질화막을 패터닝하고 상기 기판에 트렌치를 형성하는 단계; 상기 트렌치 내벽에 라이너 질화막과 라이너 산화막을 형성하고 상기 트렌치를 소자분리막으로 매립하는 단계; 상기 패드질화막을 제거하는 단계; 산소와 Chlorine 계열의 가스를 이용한 건식산화법으로 스크린 산화막을 형성하는 단계; 문턱전압 조절용 이온주입공정을 수행하는 단계; 및 산소와 Chlorine 계열의 가스를 이용한 건식산화법으로 게이트 산화막을 형성하는 단계를 포함하여 이루어진다.The present invention for achieving the above object, the step of sequentially forming a buffer oxide film and a pad nitride film on the substrate; Patterning the buffer oxide layer and the pad nitride layer through a device isolation mask process and an etching process and forming a trench in the substrate; Forming a liner nitride layer and a liner oxide layer on the inner wall of the trench and filling the trench with an isolation layer; Removing the pad nitride film; Forming a screen oxide film by dry oxidation using oxygen and a chlorine-based gas; Performing an ion implantation process for adjusting the threshold voltage; And forming a gate oxide film by a dry oxidation method using oxygen and a chlorine-based gas.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 라이너 질화막이 적용된 STI 소자분리막을 사용하는 반도체 소자에서, 게이트 산화막이나 Vt 산화막을 Chlorine 계열의 가스가 첨가된 건식산화법으로 형성하여, 실리콘의 (111) 결정방향으로의 산화속도를 증가시켜 트렌치 탑 라운드(Trench top round)를 향상시킨 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In particular, in a semiconductor device using an STI device isolation film to which a liner nitride film is applied, a gate oxide film or a Vt oxide film is formed by a dry oxidation method in which a chlorine-based gas is added, thereby forming The present invention relates to a method of manufacturing a semiconductor device having an improved trench top round by increasing the oxidation rate in a crystal direction.
게이트 산화막이나 Vt 산화막을 형성하는 산화공정에서 O2 가스에 HCl 이나 TCA 등의 Chlorine 계열의 가스를 첨가제로 사용하게 되면, 실리콘의 (111) 방향 결정면의 산화속도가 현저하게 증가되어 트렌치 탑 코너부분에 형성되는 산화막의 두께가 증가한다.When chlorine-based gas such as HCl or TCA is used as an additive in the O2 gas in the oxidation process to form the gate oxide film or the Vt oxide film, the oxidation rate of the crystal plane of the (111) direction of silicon is significantly increased, The thickness of the oxide film formed increases.
결과적으로 트렌치 탑 코너 부분에서 Si 결정면의 각이 모두 사라지게 되므로, 트렌치 탑 코너 부분을 곡면으로 라운딩 할수 있게 된다. 이는 곧, 후속 게이트 패터닝공정에서 게이트 잔류막의 발생을 방지할 수 있을 뿐만 아니라 소자의 임계전압이 감소하는 것을 방지할 수 있다.As a result, since the angle of the Si crystal plane disappears from the trench top corner part, it is possible to round the trench top corner part to the curved surface. This, in turn, can prevent the generation of the gate residual film in the subsequent gate patterning process and can also prevent the threshold voltage of the device from decreasing.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention.
도2a 내지 도2d는 본 발명의 일실시에에 따른 반도체 소자 제조방법을 도시한 공정단면도로서 이를 참조하며 설명한다.2A to 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
먼저, 도2a에 도시된 바와같이 반도체 기판(20) 상에 패드산화막(21)과 패드질화막(22) 및 감광막(23)을 차례로 형성한 다음, 노광/현상공정을 진행하여 소자분리막이 형성될 영역의 패드산화막(21)과 패드질화막(22)을 완전히 제거하는 패터닝 작업을 실시하여 반도체 기판(20)을 노출시킨다.First, as shown in FIG. 2A, the pad oxide layer 21, the pad nitride layer 22, and the photoresist layer 23 are sequentially formed on the semiconductor substrate 20, and then an exposure / development process is performed to form an isolation layer. The semiconductor substrate 20 is exposed by patterning to completely remove the pad oxide film 21 and the pad nitride film 22 in the region.
다음으로 감광막(미도시)을 제거하고 패드질화막(22)을 식각마스크로 하여 반도체 기판(20)을 일정두께 식각하여 소자분리막이 매립될 트렌치 구조(24)를 형성한다.Next, the photoresist layer (not shown) is removed and the semiconductor substrate 20 is etched by a predetermined thickness using the pad nitride layer 22 as an etch mask to form a trench structure 24 in which the device isolation layer is to be embedded.
다음으로 도2b에 도시된 바와같이 트렌치 측벽과 바닥의 실리콘 기판을 보호하기 위한 목적으로 일정두께의 실리콘 기판을 열산화법을 이용하여 산화시켜 측벽산화막(25)을 형성한다.Next, as shown in FIG. 2B, the silicon substrate having a predetermined thickness is oxidized using a thermal oxidation method to form the sidewall oxide layer 25 to protect the silicon substrates on the trench sidewalls and the bottom.
다음으로 측벽산화막(25) 상에 일정두께의 얇은 라이너 질화막(26)을 화학기상증착법을 이용하여 증착하고 라이너 질화막(26) 상에 다시 얇은 두께의 라이너 산화막(미도시)을 CVD 법으로 증착하면, 트렌치용 라이너가 형성된다.Next, a thin liner nitride film 26 having a predetermined thickness is deposited on the sidewall oxide film 25 by chemical vapor deposition, and a thinner liner oxide film (not shown) is deposited on the liner nitride film 26 by CVD. A trench liner is formed.
이어서 HDP 산화막 등의 절연막으로 트렌치 구조를 매립한 후, 평탄화를 위한 화학기계연마를 수행한다.Subsequently, the trench structure is filled with an insulating film such as an HDP oxide film, and then chemical mechanical polishing is performed for planarization.
이어서 도2c에 도시된 바와같이 패드 질화막을 제거시킬 목적으로 인산용액(H3PO4)을 이용한 세정공정을 진행하고, 잔류한 패드산화막을 제거할 목적으로 HF 또는 BOE 용액을 이용한 세정공정을 진행하면, 도2c에 도시된 트렌지 소자분리막이 완성된다.Subsequently, as shown in FIG. 2C, a cleaning process using a phosphate solution (H 3 PO 4 ) is performed to remove the pad nitride film, and a cleaning process using a HF or BOE solution is performed to remove the remaining pad oxide film. Then, the trench isolation film shown in Fig. 2C is completed.
이와같이 트렌치 소자분리막이 완성된 이후에, 후속공정으로 임계전압을 조절하기 위한 이온주입 공정이 진행되는데, 이러한 이온주입공정에서 기판을 보호막 목적으로 스크린 산화막(28)이 형성된다.After the trench isolation layer is completed as described above, an ion implantation process for adjusting the threshold voltage is performed in a subsequent process. In this ion implantation process, the screen oxide layer 28 is formed for the purpose of protecting the substrate.
도2d는 스크린 산화막(28)을 형성하는 공정을 도시한 도면으로 도2c에 도시된 트렌치 탑 코너 부분을 확대하여 도시한 도면이다.FIG. 2D is a view showing a process of forming the screen oxide film 28, in which the trench top corner portion shown in FIG. 2C is enlarged.
본 발명의 일실시예에서는 일반적인 고온 건식 산화법을 진행함에 있어서, HCl나 또는 TCA(TriChloethane)와 같은 Chlorine 계열의 가스를 첨가제로 사용하여, 스크린 산화막(28)을 형성하였다.In the exemplary embodiment of the present invention, the screen oxide layer 28 is formed by using a Chlorine-based gas such as HCl or TriChloethane (TCA) as an additive in the general high temperature dry oxidation process.
본 발명의 일실시예에 따른 스크린 산화막(28) 형성공정은 800 ∼ 1100℃ 의 온도범위에서 수행되며, 스크린 산화막은 20 ∼ 150Å 정도의 두께를 갖는 것이 바람직하다. 또한, O2가스와 Chlorine 계열의 첨가제의 부피분율은 1 : 0.005 ∼ 1 : 0.1 정도인 것이 바람직하다.Screen oxide film 28 forming process according to an embodiment of the present invention is carried out in a temperature range of 800 ~ 1100 ℃, it is preferable that the screen oxide film has a thickness of about 20 ~ 150Å. In addition, the volume fraction of the O 2 gas and the Chlorine-based additive is preferably about 1: 0.005 to about 1: 0.1.
본 발명의 일실시예에서와 같이 Chlorine 계열의 가스를 첨가제로 사용하여 스크린 산화막(28)을 형성하게 되면, 트렌치 탑 코너 부분의 산화속도가 현저하게 증가되어, 트렌치 탑 코너부분의 산화막 두께가 활성영역에 형성되는 산화막의 두께에 비해 두꺼워지며, 결과적으로 트렌치 탑 코너부분을 스크린 산화막이 곡면을 갖도록 라운딩할 수 있다.When the screen oxide layer 28 is formed using Chlorine-based gas as an additive as in one embodiment of the present invention, the oxidation rate of the trench top corner portion is significantly increased, so that the oxide thickness of the trench top corner portion is active. It becomes thicker than the thickness of the oxide film formed in the region, and as a result, the trench top corner portion can be rounded so that the screen oxide film has a curved surface.
즉, 일반적인 O2가스만을 사용하는 종래의 일반적인 건식 산화공정에 비해 실리콘의 (111) 방향 결정면의 산화속도가 증가되므로, 트렌치 탑 코너부분을 라운딩 할 수 있는 것이다.That is, since the oxidation rate of the (111) direction crystal surface of silicon is increased compared to the conventional dry oxidation process using only general O 2 gas, it is possible to round the trench top corner.
도2d를 참조하면, 트렌치 탑 코너 부분에서는 실리콘 결정면의 각이 모두 사리지게 되어 라운드가 현저히 개선되었음을 알 수 있다.Referring to FIG. 2D, it can be seen that in the trench top corner part, the angle of the silicon crystal plane disappears so that the round is remarkably improved.
이와같은 본 발명의 기술적 사상은 게이트 산화막(gate oxide)을 형성하는 공정에서도 동일하게 적용되어, 트렌치 탑 코너부분의 라운드를 개선할 수 있다.The technical idea of the present invention may be similarly applied to a process of forming a gate oxide, thereby improving rounding of the trench top corner portion.
결국, 트렌치 탑 코너부분의 라운드가 개선됨으로써 후속으로 수행되는 게이트 패터닝 공정에서, 게이트 잔류막의 발생을 방지할 수 있게 되며 따라서, 소자간의 브리지 현상과 임계전압의 저하를 방지할 수 있다.As a result, in the subsequent gate patterning process, the rounding of the trench top corner portion is improved, thereby preventing generation of the gate residual film, thereby preventing the bridge phenomenon between the devices and the lowering of the threshold voltage.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in the art.
본 발명을 반도체 소자의 제조에 적용하면, 트렌치 탑 코너부분의 라운드가 개선됨으로써 후속으로 수행되는 게이트 패터닝 공정에서, 게이트 잔류막의 발생을 방지할 수 있게 되며 따라서, 소자간의 브리지 현상과 임계전압의 저하를 방지할 수 있다.Application of the present invention to the fabrication of semiconductor devices improves the rounding of the trench top corners, thereby making it possible to prevent the generation of gate residual films in subsequent gate patterning processes, thereby reducing the bridge phenomenon and the threshold voltage between the devices. Can be prevented.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030043147A KR20050003021A (en) | 2003-06-30 | 2003-06-30 | Fabricating method of semiconductor device |
Applications Claiming Priority (1)
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| Publication Number | Publication Date |
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| KR20050003021A true KR20050003021A (en) | 2005-01-10 |
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ID=37218267
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100700284B1 (en) * | 2005-12-28 | 2007-03-26 | 동부일렉트로닉스 주식회사 | Method of fabricating the trench isolation layer in semiconductor device |
| KR100977633B1 (en) * | 2008-03-07 | 2010-08-24 | 주식회사 하이닉스반도체 | Method of manufacturing semiconductor device |
-
2003
- 2003-06-30 KR KR1020030043147A patent/KR20050003021A/en not_active Application Discontinuation
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